CN115915911B - 一种半导体集成电路器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体集成电路器件及其制造方法，该半导体集成电路器件通过刻蚀控制第一电极的轮廓使得第一电极的厚度递增或递减，从而可通过施加不同的电压，在第一电极和第二电极之间的阻变层中，有序地形成导电丝，实现线性或特定的阻变特性，进而应用于存算一体(CIM)或神经网络计算等更广泛的场景中。
Description
技术领域
本申请涉及半导体器件领域，尤其涉及一种阻变式存储器(RRAM)及其制造方法。
背景技术
阻变式存储器的基本结构包括顶电极、阻变层和底电极，通常使用自底而上逐层叠加的三明治结构，导电细丝分布较为随机。在极端情况下，甚至会有两个导电丝同时形成。
这就无法满足需要线性阻变特性的应用需求，例如，存算一体(compute-in-memory，CIM)或神经网络计算等。
发明内容
针对上述技术问题，本申请人创造性地提供了一种半导体集成电路器件及其制造方法。
根据本申请实施例的第一方面，提供一种半导体集成电路器件，该半导体集成电路器件包括至少一个阻变存储单元，阻变存储单元包括第一电极、阻变层和第二电极，第一电极和第二电极分别位于阻变层的两侧，第一电极的厚度递增或递减。
根据本申请一实施例，递增或递减为线性递增或递减。
根据本申请一实施例，线性递增或递减的斜率可定制。
根据本申请一实施例，导电细丝形成在阻变层的侧壁，相应地，第一电极的厚度递增或递减包括：第一电极的厚度自上而下地递增或递减。
根据本申请一实施例，半导体集成电路器件为由至少四个阻变存储单元形成的阵列结构，在阵列结构中，一个晶体管对应四个阻变存储单元。
根据本申请一实施例，第一电极为储氧层。
根据本申请实施例的第二方面，提供一种半导体集成电路器件的制造方法，该制造方法包括：在衬底上形成第一电极，衬底包括与第一金属层连接的第一通孔；对第一电极进行刻蚀，使得第一电极的厚度自上而下递增或递减；在第一电极上方形成阻变层；在阻变层上方形成第二电极。
根据本申请一实施例，第一电极为储氧层，相应地，在衬底上形成第一电极包括：沉积储氧层；沉积硬掩膜；涂布光阻并曝光。
根据本申请一实施例，对第一电极进行刻蚀，使得第一电极的厚度自上而下递增或递减，包括：对第一电极进行干式刻蚀，通过调整干式刻蚀的参数使第一电极的厚度自上而下递增或递减。
根据本申请一实施例，该制造方法还包括：制造至少四个阻变存储单元，并通过布线实现一个晶体管对应四个阻变存储单元的矩阵结构
根据本申请实施例一实施方式，该制造方法还包括：在第二电极上方形成第二金属层，使第二金属层与第一存储单元的第二电极连接。
本申请公开了一种半导体集成电路器件及其制造方法，该半导体集成电路器件通过刻蚀控制第一电极的轮廓使得第一电极的厚度递增或递减，从而可通过施加不同的电压，在第一电极和第二电极之间的阻变层中有序地形成导电丝，实现线性或特定的阻变特性，进而应用于存算一体或神经网络计算等更广泛的场景中。
需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。
附图说明
通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了现有技术中阻变式存储器的结构剖面示意图；
图2示出了本申请半导体集成电路器件一实施例的结构剖面示意图；
图3示出了本申请半导体集成电路器件另一实施例的结构剖面示意图；
图4示出了本申请半导体集成电路器件另一实施例的结构剖面示意图；
图5示出了本申请半导体集成电路器件另一实施例的结构剖面示意图；
图6示出了图5所示本申请半导体集成电路器件另一实施例的结构截面示意图；
图7示出了本申请半导体集成电路器件另一实施例的结构剖面示意图；
图8示出了图7所示本申请半导体集成电路器件另一实施例去除硬掩模层的结构截面示意图；
图9示出了图7所示本申请半导体集成电路器件另一实施例顶部的结构截面示意图；
图10示出了本申请半导体集成电路器件的制造方法的流程示意图；
图11示出了本申请图2所示实施例的制造过程示意图；
图12示出了本申请图2所示实施例的制造过程中某一阶段的结构剖面示意图；
图13示出了本申请图2所示实施例的制造过程中某一阶段的结构剖面示意图；
图14示出了本申请图2所示实施例的制造过程中某一阶段的结构剖面示意图；
图15示出了本申请图2所示实施例的制造过程中某一阶段的结构剖面示意图；
图16示出了本申请图2所示实施例的制造过程中某一阶段的结构剖面示意图；
图17示出了本申请图2所示实施例的制造过程中某一阶段的结构剖面示意图。
具体实施方式
为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
为了多角度地描述半导体集成电路器件的立体结构，本申请将半导体集成电路器件垂直切割得到的结构示意图称为结构剖面示意图；将半导体集成电路器件水平切割得到的结构示意图称为结构截面示意图。
在本申请文件中会多次提到电极的厚度，该厚度并不固定指电极的高度或宽度，而是指电极与导电细丝形成方向一致的两个极值点之间的距离。例如，如果导电细丝形成方向是垂直的，则电极的厚度是电极最高点与最低点之间的距离；如果导电细丝形成方向是水平的，则电极的厚度是电极最左点与最右点之间的距离，以此类推。
目前，较为常用的阻变式存储器，如图1所示，往往采用自底而上逐层叠加的三明治结构，包括：衬底101、与衬底第一金属层连接的通孔102、底电极103、阻变层104、储氧层105、顶电极106和金属层107。
其中，阻变层104在外加电压、电流等电信号的作用下，可在垂直方向形成导电细丝108，实现高阻态到低阻态的转换；相应地，当外加反向电压、电流等电信号的作用下，导电细丝又会断裂，实现低阻态到高阻态的转换。当使用不同阻态可代表不同的数值时，例如，高阻态代表1和低阻态代表0，就可以通过各个阻变存储单元的阻态变化实现数据0和1的存储。
在图1所示的阻变式存储器中，底电极103的厚度(T1)和顶电极106及储氧层105的厚度(T2)较为均匀并具有一定宽度，使导电细丝108的形成有较大的伸缩空间，很难控制导电细丝形成的数量或位置。
因此，如图1所示的阻变式存储器难以在多个阻态之间进行稳定转换，也就无法实现存算一体或神经网络计算所需的多值存储。
而本申请发明人通过不断实验和深入研究发现，电极的厚度和形成导电细丝所需的电压大小具有一定联系：电极越厚，形成导电细丝所需的电压越小；电极越薄，形成导电细丝所需的电压越大。
由此，本申请发明人创造性地想到，如果能够使得某一电极的厚度递增或递减，则可通过施加递增的电压，有序地形成数量递增的导电细丝，从而呈现多个阻态，并通过电压的变化在多个阻态之间进行稳定转换，实现线性阻变特性。
基于以上发明思路，本申请提供了一种半导体集成电路器件及其制造方法。
图2示出了本申请半导体集成电路器件一实施例的结构剖面示意图。如图2所述，该半导体集成电路器件包括至少一个阻变存储单元，其中，每个阻变存储单元包括第一电极203、阻变层205和第二电极206，第一电极203和第二电极206分别位于阻变层205的两侧，第一电极203的厚度递增。
在图2所示的本申请半导体集成电路器件实施例中，第一电极203和第二电极206分别位于阻变层205的左右两侧。第一电极203的上方还设置有硬掩模层204，以阻断第一电极203和金属层208之间可能产生的电连通。如此，可使得导电细丝形成在阻变层205垂直方向的侧壁内。
由于导电细丝形成在阻变层205垂直方向的侧壁内，因此导电细丝形成的方向更接近水平方向，而第一电极203的厚度就主要指第一电极203水平方向最左点与最右点的距离(例如，T11和T12)。
如图2所示，第一电极203的剖面近似梯形，其厚度自上而下线性递增(T12大于T11)。如此，就可通过逐步增加电压，使得导电细丝有序地自下而上地形成导电细丝，从而实现线性阻变特性。
例如，首先，施加x伏电压，在厚度为T12的电极对应的位置生成一组导电细丝，使得阻变存储单元处于第一阻态；然后，将电压增大到y伏(y大于x)，不仅在厚度为T12的电极对应的位置生成一组导电细丝，还在厚度为T11的电极对应的位置生成另一组导电细丝，共两组导电细丝，使得阻变存储单元处于第二阻态，以此类推。
如此，就可通过施加不同电压，使得阻变存储单元较为稳定地呈现出多个阻态，对应多个数值，例如，0.1、0.2、0.3、……、1等，应用于存算一体或神经网络计算等更广泛的场景中。
此外，第一电极203所具有的固定斜率的自上而下线性递增结构，在制作过程中，还利于后续介电质(ULK)的填充，减少填充中可能产生的孔洞。
在本申请半导体集成电路器件的不同实施例中，还可根据线性阻变单元所实现的多值范围，对线性递增的斜率进行定制或做出调整，以平衡性能、空间、成本等多种因素。
在本申请半导体集成电路器件的另一些实施例中，第一电极的厚度也可能自上而下线性递减。在第一电极的厚度自上而下递减的实施例中，则可通过逐步增加电压，使得导电细丝有序地自上而下地形成导电细丝，从而实现线性阻变特性。
此外，在图2所示的本申请半导体集成电路器件实施例，还具有衬底201、用于连接阻变存储单元和衬底201的通孔202、用于填充阻变单元之间空隙并阻断阻变单元之间电连通的介电材料207、与第二电极206连接的金属层208以及用于阻断第一电极203和金属层208之间电连通的硬掩模204。
其中，衬底201、用于连接阻变存储单元和衬底201的通孔202、金属层208和用于填充阻变单元之间空隙并阻断阻变单元之间电连通的介电材料207均为阻变存储单元工作的常见结构。
硬掩模204则主要用于阻断第一电极203和金属层208之间电连通，防止第二电极206及与之连接的金属层208意外与第一电极203连接的通孔202及与通孔连接的导电材料电连通，发生短路。此外，硬掩模204还可促使导电细丝形成在阻变层205垂直方向的侧壁内。而由于阻变层205垂直方向的侧壁是通过沉积形成的，可避免刻蚀产生的损伤，使得导电细丝的形成更为稳定，器件的性能更好寿命更长。
在本申请半导体集成电路器件另一些实施例中，还可以使用不饱和金属氧化物材料制造第一电极203，或者直接使用储氧层取代原有电极作为第一电极203。如此，可减少阻变存储单元的层级，降低阻变存储单元的高度，更容易满足微缩化需求。
在本申请半导体集成电路器件的另一些实施例中，第一电极的厚度自上而下递增或递减时，也可以是非线性的。
图3就示出了本申请半导体集成电路器件的另一实施例，包括至少一个阻变存储单元，其中，每个阻变存储单元包括第一电极303、阻变层305和第二电极306，第一电极303和第二电极306分别位于阻变层305的两侧，第一电极303的厚度自上而下递增。
此外，图3所示的本申请半导体集成电路器件实施例，也具有衬底301、用于连接阻变存储单元和衬底301的通孔302、用于填充阻变单元之间空隙并阻断阻变单元之间电连通的介电材料307、与第二电极306连接的金属层308以及用于阻断第一电极303和金属层308之间电连通的硬掩模304。
与图2所示的本申请半导体集成电路器件实施例不同的是，在图3所示的本申请半导体集成电路器件实施例的第一电极303的剖面边缘具有一定的弧度，其厚度递增的趋势并非是线性增长的直线，而是非线性增长的曲线。
采用图3所示的本申请半导体集成电路器件实施例所采用的结构，同样可通过逐步增加电压，使得导电细丝309有序地自下而上地形成导电细丝，以实现期望的特定阻变特性。
图4示出了本申请半导体集成电路器件的另一实施例，包括至少一个阻变存储单元，其中，每个阻变存储单元包括第一电极403、阻变层405和第二电极406，第一电极403和第二电极406分别位于阻变层405的两侧，第一电极403的厚度自上而下递增。
此外，图4所示的本申请半导体集成电路器件实施例，也具有衬底401、用于连接阻变存储单元和衬底401的通孔402、用于填充阻变单元之间空隙并阻断阻变单元之间电连通的介电材料407、与第二电极406连接的金属层408以及用于阻断第一电极403和金属层408之间电连通的硬掩模404。
与图2或图3所示的本申请半导体集成电路器件实施例不同的是，在图4所示的本申请半导体集成电路器件实施例，只具有单侧的第二电极406。如此，可进一步缩小阻变存储单元之间的距离，使半导体集成电路器件所占的平面面积更小。
本申请半导体集成电路器件实施例还可以包括多个阻变存储单元，并通过布线，使多个阻变存储单元形成阵列结构。
图5和图6示出了本申请半导体集成电路器件另一实施例，该实施例通过布线串联了多个如图4所示的阻变存储单元。
其中，图5为两个阻变单元串联的结构剖面示意图，而图6则是多个阻变存储单元通过布线串联形成阵列的截面示意图。
如图5和图6所示，多个阻变存储单元的第二电极通过金属层508串联，而多个阻变存储单元的第一电极则通过通孔连接到衬底上。如此，可更为明显地看到由于图4所示的本申请半导体集成电路器件实施例，只具有单侧的第二电极406，从而使半导体集成电路器件所占的平面面积更小。
图7至图9示出了本申请半导体集成电路器件另一实施例，该实施例通过布线，使得多个如图2所示的阻变存储单元形成1T4R结构的阵列。
其中，图7示出了两个晶体管(T71、T72)通过金属层7108和7408(金属层7408在金属层7108的后端，故在图7中未示出)串联的结构剖面示意图。
如图7所示，晶体管T71对应的阻变存储单元R711与晶体管T72对应的阻变存储单元R721通过第二金属层7108串联。其中，阻变存储单元R711、R713和另外一个方向的R712、R714(图7中未示出)共同对应一个晶体管T71。阻变存储单元R721、R723和另外一个方向的R722、R724(图7中未示出)共同对应一个晶体管T72。
图8示出了多个阻变存储单元阵列在去掉硬掩模层之后的结构截面示意图。如图8所示，晶体管T71在4个角分别对应4个阻变存储单元：R711、R713、R712和R714。晶体管T72在4个角分别对应4个阻变存储单元：R721、R723、R722和R724。晶体管T72与晶体管T71邻接，并与其它阻变存储单元形成阵列。
图9示出了图8所示的阻变存储单元通过布线串联形成阵列的顶部截面示意图。
如图9所示，每个晶体管分别对应4个阻变存储单元，每个阻变存储单元的第二电极(上电极)分别连接有一个第二金属层，而4个阻变存储单元通过通孔共同连接到衬底上的一个第一金属层，从而实现了1T4R的阵列结构。
以晶体管T1为例，在4个角与之对应有4个阻变存储单元：R711、R712、R713和R714；R711、R712、R713和R714的第一电极(下电极)都通过通孔与衬底上的第一金属层7208(图9中未示出)连接；R711的第二电极(上电极)与第二金属层7108连接；R712的第二电极(上电极)与第二金属层7608连接；R713的第二电极(上电极)与第二金属层7508连接；R714的第二电极(上电极)与第二金属层7408连接。
如此，第一金属层7208可与第二金属层7108控制R711；第一金属层7208可与第二金属层7608控制R712；第一金属层7208可与第二金属层7508控制R713；第一金属层7208可与第二金属层7408控制R714。
而每个金属层又会将不同晶体管对应的各个阻变存储单元连接起来形成阵列。
例如，第二金属层7108分别与晶体管T71对应的R711的上电极、T72对应的R721的第二电极(上电极)连接。第一金属层7208(图9中未示出)通过通孔与R711的第一电极(下电极)连接；第二金属层7108和第一金属层7208共同控制R711。第一金属层7308(图9中未示出)通过通孔与R721的第一电极(下电极)连接；第二金属层7108与衬底上的第一金属层7308共同控制R721。
第二金属层7408分别与T71对应的R714的第二电极(上电极)、T72对应的R724的上电极连接。第一金属层7208(图9中未示出)通过通孔与R714的第一电极(下电极)；第二金属层7408和第一金属层7208共同控制R714。第一金属层7308(图9中未示出)通过通孔与R724的第一电极(下电极)连接；第二金属层7408与衬底上的第一金属层7308共同控制R724。
第二金属层7508分别与T71对应的R713的第二电极(上电极)、T72对应的R723的上电极连接。第一金属层7208(图9中未示出)通过通孔与R713的第一电极(下电极)；第二金属层7508和第一金属层7208共同控制R713。第一金属层7308(图9中未示出)通过通孔与R723的第一电极(下电极)连接；第二金属层7508与衬底上的第一金属层7308共同控制R723。
第二金属层7608分别与T71对应的R712的第二电极(上电极)、T72对应的R722的上电极连接。第一金属层7208(图9中未示出)通过通孔与R712的第一电极(下电极)；第二金属层7608和第一金属层7208共同控制R712。第一金属层7308(图9中未示出)通过通孔与R722的第一电极(下电极)连接；第二金属层7608与衬底上的第一金属层7308共同控制R722。
通过图7至图9所示实施例不难看出，本申请半导体集成电路器件所具有的结构特点，不仅可以实现线性阻变特性，还可以在原有1个阻变存储单元对应一个晶体管的相同面积上，实现4个阻变存储单元对应一个晶体管的阵列，从而大大提高了阻变存储单元的密集度，进而大幅缩减了半导体集成电路器件的平面面积，可更好地满足微缩化需求。
进一步地，本申请还提供一种半导体集成电路器件的制造方法，如图10所示，该制造方法包括：
操作S1010，在衬底上形成第一电极，衬底包括与第一金属层连接的第一通孔；
其中，衬底指制造本申请半导体集成电路器件实施例所基于的电子元件的统称，通常包含有底板、底板上方的介电材料层、介电材料层中打孔并沉积金属材料的通孔，以及与通孔连接的金属层和电路等。
在衬底上形成第一电极，可通过沉积电极材料，然后进行图案化形成多个隔离的存储单元的方式来实现。
其中，电极材料可使用任意适用的电极材料，而沉积工艺也可使用任何适用的沉积工艺，例如，物理气相沉积法、化学气相沉积法或原子沉积法等。
操作S1020，对第一电极进行刻蚀，使得第一电极的厚度自上而下递增或递减；
其中，对第一电极进行刻蚀，可采用任何适用的刻蚀工艺，例如干刻蚀或湿刻蚀等，以实现第一电极自上而下厚度递增或递减的轮廓。
操作S1030，在第一电极上方形成阻变层；
在第一电极上方形成阻变层，可通过在形成预期轮廓的第一电极上方沉积阻变层材料来实现。
其中，沉积时可使用任意适用的阻变层材料，而沉积工艺也可使用任何适用的沉积工艺，例如，物理气相沉积法、化学气相沉积法或原子沉积法等。
操作S1040，在阻变层上方形成第二电极。
在阻变层上方形成第二电极，可通过在阻变层上方沉积电极材料来实现。
其中，沉积时可使用任意适用的电极材料，而沉积工艺也可使用任何适用的沉积工艺，例如，物理气相沉积法、化学气相沉积法或原子沉积法等。
需要说明的是，上述步骤仅为制造本申请实施例半导体集成电路器件的主要步骤，而不是全部步骤。在制造半导体集成电路器件的过程中，还可能会依据半导体集成电路器件的产品设计，包括磨平去顶、沉积介电材料、布线、焊接等其他步骤。
根据本申请一实施例，第一电极为储氧层，相应地，在衬底上形成第一电极包括：沉积储氧层；沉积硬掩膜；涂布光阻并曝光。
根据本申请一实施例，对第一电极进行刻蚀，使得第一电极的厚度自上而下递增或递减，包括：对第一电极进行干式刻蚀，通过调整干式刻蚀的参数使第一电极的厚度自上而下递增或递减。
根据本申请一实施例，该制造方法还包括：制造至少四个阻变存储单元，并通过布线实现一个晶体管对应四个阻变存储单元的矩阵结构
根据本申请实施例一实施方式，该制造方法还包括：在第二电极上方形成第二金属层，使第二金属层与第一存储单元的第二电极连接。
图11示出了制造图2所示的半导体集成电路器件的主要过程，包括：
步骤S1110，在图12所示的衬底201上方，依次沉积储氧材料203、硬掩模层材料204，在通孔202对应的位置涂布光阻205，进行曝光，得到图13所示的结构；
其中，通孔202与衬底201上的第一金属层连接，可作为阻变存储单元的下端子，其中，端子指用于连接外部导线的部件。
步骤S1120，对硬掩模层材料204和储氧材料203进行干刻蚀，并通过调整干刻蚀的参数(例如，polymer gas)，使硬掩模层材料204和储氧材料203形成厚度自上而下递增的结构，再移除光阻205，得到如图14所示；
其中，移除光阻205时可以采用干刻蚀工艺。
步骤S1130，依次沉积阻变层材料205和第二电极材料206，得到如图15所示的结构；
步骤S1140，移除阻变层205、第二电极206的顶部并保留侧壁，得到如图16所示的结构；
其中，移除阻变层205、第二电极206的顶部时，可以采用干刻蚀工艺，也可以采用化学机械研磨(CMP)工艺。
步骤S1150，沉积介电层材料207，得到图17所示的结构；
步骤S1160，利用化学机械研磨技术磨平介电层207，再沉积第二金属层208，并进行布线，即可得到图2所示的本申请半导体集成电路器件实施例。
需要说明的是，在本申请半导体集成电路器件的上述各个实施例，包括应用本申请半导体集成电路器件制造方法制造各实施例的过程中，并不对各个部件所使用的材料进行限定。
例如，第一电极和第二电极可使用任何适用的一种或多种电极材料，包括但不限于：铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。
阻变层可使用任何适用的一种或多种阻变层材料，包括但不限于：氧化铝(AlxOy)、氧化铜(CuxOy)、氧化铪(HfxOy)等过渡金属氧化物(TMO)。
储氧层可使用任何适用的一种或多种储氧层材料，包括但不限于：钛(Ti)和钽(Ta)等。
硬掩模层可使用任何适用的一种或多种硬掩模层材料，包括但不限于：可以是SiN或其它对储氧层具有选择比的材质。其中，对储氧层具有选择比的材质指与储氧层所使用的材质不同，并使得硬掩膜和储氧层刻蚀速率的比值不同的材质。
介电材料可使用任何适用的一种或多种介电材料，包括但不限于：超低K(ULK)材料或其它介电材质，例如氮化物(Nitride)、氧化物(Oxide)等。
金属层可使用任何适用的一种或多种金属材料，包括但不限于：铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。
此外，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。以上所描述的器件实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个装置，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种半导体集成电路器件，所述半导体集成电路器件包括至少一个阻变存储单元，所述阻变存储单元包括第一电极、阻变层和第二电极，所述第一电极和所述第二电极分别位于所述阻变层的两侧，其特征在于，
所述第一电极的厚度递增或递减；
施加递增的电压，有序地形成数量递增的导电丝，所述导电丝形成在所述阻变层垂直方向的侧壁内，所述阻变层覆盖在所述第一电极的侧表面。
2.根据权利要求1所述的半导体集成电路器件，其特征在于，所述递增或递减为线性递增或递减。
3.根据权利要求2所述的半导体集成电路器件，其特征在于，所述线性递增或递减的斜率可定制。
4.根据权利要求1所述的半导体集成电路器件，其特征在于，相应地，所述第一电极的厚度递增或递减，包括：
第一电极的厚度自上而下地递增或递减。
5.根据权利要求1所述的半导体集成电路器件，其特征在于，所述半导体集成电路器件为由至少四个阻变存储单元形成的阵列结构，在所述阵列结构中，一个晶体管对应四个阻变存储单元。
6.根据权利要求1-5任一项所述的半导体集成电路器件，其特征在于，所述第一电极为储氧层。
7.一种如权利要求1所述的半导体集成电路器件的制造方法，其特征在于，所述制造方法包括：
在衬底上形成第一电极，所述衬底包括与第一金属层连接的第一通孔；
对所述第一电极进行刻蚀，使得所述第一电极的厚度自上而下递增或递减；
在所述第一电极上方形成阻变层；
在所述阻变层上方形成第二电极；
移除所述阻变层、所述第二电极的顶部并保留侧壁。
8.根据权利要求7所述的制造方法，其特征在于，所述第一电极为储氧层，
相应地，所述在衬底上形成第一电极包括：
沉积储氧层；
沉积硬掩膜；
涂布光阻并曝光。
9.根据权利要求7所述的制造方法，其特征在于，所述对所述第一电极进行刻蚀，使得所述第一电极的厚度自上而下递增或递减，包括：
对所述第一电极进行干式刻蚀，通过调整所述干式刻蚀的参数使所述第一电极的厚度自上而下递增或递减。
10.根据权利要求7所述的制造方法，其特征在于，所述制造方法还包括：
制造至少四个阻变存储单元，并通过布线实现一个晶体管对应四个阻变存储单元的矩阵结构。
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