CN115910957A - 半导体结构及其形成方法、半导体布置 - Google Patents

半导体结构及其形成方法、半导体布置 Download PDF

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Abstract

示例性半导体结构包括具有第一侧和第二侧的器件衬底。介电层设置在器件衬底的第一侧上方。贯通孔沿着第一方向延伸穿过介电层并且从第一侧穿过器件衬底延伸至第二侧。贯通孔具有沿着第一方向的总长度和沿着不同于第一方向的第二方向的宽度。总长度是介电层中的贯通孔的第一长度和器件衬底中的贯通孔的第二长度的总和。第一长度小于第二长度。保护环设置在介电层中和贯通孔周围。本发明的实施例还涉及形成半导体结构的方法、半导体布置。

Description

半导体结构及其形成方法、半导体布置
技术领域
本发明的实施例涉及半导体结构及其形成方法、半导体布置。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。半导体制造工艺的持续进步已经产生具有半导体器件的集成电路(“IC”)，其中半导体器件具有更精细的部件和/或更高的集成度。功能密度(即每个IC芯片面积的互连器件的数量)通常增加，而部件尺寸(即可以使用制造工艺创建的最小组件)减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
已经开发了先进的IC封装技术以进一步减小结合到许多电子器件中的IC的密度和/或改进IC的性能。例如，IC封装已经演化，使得多个IC可以垂直地堆叠成所谓的三维(“3D”)封装件或2.5D封装件(使用中介层)。贯通孔(也称为硅通孔(TSV))是用于电和/或物理连接堆叠的IC的一种技术。虽然现有的贯通孔对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体结构，包括：器件衬底，具有第一侧和第二侧；介电层，设置在所述器件衬底的所述第一侧上方；贯通孔，沿着第一方向延伸穿过所述介电层并且从所述第一侧穿过所述器件衬底延伸至所述第二侧，其中：所述贯通孔具有沿着所述第一方向的总长度和沿着不同于所述第一方向的第二方向的宽度，所述总长度是所述介电层中的所述贯通孔的第一长度和所述器件衬底中的所述贯通孔的第二长度的总和，并且所述第一长度小于所述第二长度；以及保护环，设置在所述介电层中和所述贯通孔周围。
本发明的另一实施例提供了一种半导体布置，包括：第一半导体结构，具有位于半导体衬底上方的介电层；第二半导体结构；导电结构，穿过所述第一半导体结构的所述介电层延伸第一距离并且穿过所述第一半导体结构的所述半导体衬底延伸第二距离至所述第二半导体结构，其中，所述第一距离与所述第二距离的比率为0.25至0.5；互连结构的堆叠件，设置在所述介电层中，其中，所述互连结构的堆叠件在所述导电结构周围形成环。
本发明的又一实施例提供了一种形成半导体结构的方法，包括：在半导体衬底的第一侧上方形成后段制程(BEOL)结构，其中，所述后段制程结构包括设置在介电层中的图案化的金属层，所述半导体衬底具有与所述第一侧相对的第二侧，所述后段制程结构具有第一厚度，所述半导体衬底具有第二厚度，并且所述第二厚度大于所述第一厚度；形成沟槽，所述沟槽延伸穿过所述后段制程结构的所述介电层并且延伸至所述半导体衬底中深度D，其中，所述深度D大于所述第一厚度并且小于所述第二厚度；在所述沟槽中形成导电结构；以及对所述半导体衬底的所述第二侧执行减薄工艺以暴露所述导电结构，其中，在所述减薄工艺之后，所述导电结构从所述半导体衬底的所述第一侧延伸至所述第二侧。
附图说明
当结合附图阅读时，从以下详细描述可以最佳理解本发明。应该强调，根据工业中的标准实践，各种部件未按比例绘制，并且仅用于说明的目的。为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
图1是根据本发明的各个方面的具有改进的衬底通孔(TSV)(即，垂直导电互连结构)设计的半导体结构的部分或整体的局部截面图。
图2是根据本发明的各个方面的图1的半导体结构的部分或整体的局部顶视图。
图3和图4是根据本发明的各个方面的图1和图2的半导体结构的部分的放大截面图。
图5A至图5D是根据本发明的各个方面的可以在图1和图2的半导体结构中实现的保护环和相应的TSV的部分或整体的顶视图。
图6是根据本发明的各个方面的包括图1和图2的半导体结构的半导体装置的部分或整体的局部图解截面图。
图7A至图7I是根据本发明的各个方面的在形成TSV和相应的保护环的各个制造阶段处的工件的部分或整体的局部截面图。
图8A至图8E是根据本发明的各个方面的可以在图7E的制造阶段处实现的在形成TSV沟槽的各个制造阶段处的工件的部分或整体的局部截面图。
图9是根据本发明的各个方面的用于制造半导体结构(诸如图1和图2的半导体结构)的方法的部分或整体的流程图。
图10是根据本发明的各个方面的可以在图1和图2的半导体结构中实现的器件衬底的部分或整体的局部图解截面图。
具体实施方式
本发明总体涉及集成电路(IC)封装，更具体地，涉及用于IC封装的增强贯通孔结构。
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，空间相对术语(例如，“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等))用于便于本发明描述一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同定向。此外，当用“约”、“近似”、“基本上”等来描述数值或数值范围时，该术语旨在涵盖考虑到如本领域普通技术人员所理解的在制造期间固有地出现的变化而在合理范围内的数值。例如，基于与制造具有与该数值相关联的特性的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述的数值的合理范围，诸如在所描述的数值的+/-10％内。例如，具有“约5nm”的厚度的材料层可以涵盖从4.5nm到5.5nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关联的制造公差为+/-10％。在另一个示例中，描述为具有“基本相同”尺寸和/或“基本”定向在特定方向和/或配置(例如，“基本平行”)的两个部件涵盖两个部件之间的尺寸差异和/或可能是由与制造这两个部件相关联的制造公差固有但并非有意产生的两个部件与精确指定定向的轻微定向变化。更进一步地，本发明可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示本文描述的各个实施例和/或配置之间的关系。
已经开发了先进的IC封装技术以进一步降低结合到许多电子器件中的集成电路(IC)的密度和/或改进集成电路的性能。例如，IC封装已经演化，使得多个IC可以垂直地堆叠成三维(“3D”)封装件或2.5D封装件(例如，实现中介层的封装件)。贯通孔(也称为硅通孔(TSV))是用于电和/或物理连接堆叠的IC的一种技术。例如，在第一芯片垂直地堆叠在第二芯片上方的情况下，可以形成垂直地延伸穿过第一芯片到第二芯片的TSV。TSV将第一芯片的第一导电结构(例如，第一引线)电和/或物理地连接至第二芯片的第二导电结构(例如，第二引线)。TSV是导电结构，诸如铜结构，并且可以穿过整个第一芯片延伸至第二芯片。
保护环通常形成在TSV周围以保护TSV，改进TSV性能，改进TSV结构稳定性，屏蔽和/或减少可能不利地影响第一芯片和/或第二芯片的TSV引起的噪声，或它们的组合。当形成第一芯片的后段制程(BEOL)结构(诸如第一芯片的第一引线)时，可以形成保护环。第一引线可以设置在第一芯片的第一器件衬底上方并且连接至第一器件衬底，并且有助于第一器件衬底的器件和/或结构的操作和/或电通信。TSV可以在形成BEOL结构之后形成，例如，通过蚀刻穿过由保护环限定的区域中的BEOL结构的介电层并且穿过第一器件衬底以形成暴露第二芯片的TSV沟槽以及用导电材料填充TSV沟槽。在一些实施例中，TSV沟槽可以暴露第二芯片的BEOL结构，该BEOL结构可以设置在第二芯片的第二器件衬底上方并且连接至第二器件衬底，并且有助于第二器件衬底的器件和/或结构的操作和/或电通信。在一些实施例中，TSV沟槽从第一器件衬底的顶部延伸至第一器件衬底的底部之上的一段距离。在这样的实施例中，可以对第一器件衬底的底部执行平坦化工艺和/或研磨工艺，直到到达TSV。平坦化工艺和/或研磨工艺可以配置为去除TSV的部分以实现第一器件衬底中的TSV的期望长度和/或期望深度。在一些实施例中，在平坦化工艺和/或研磨工艺之前和/或之后形成第一芯片的BEOL结构的最顶部金属化层。最顶部金属化层包括物理和/或电连接至保护环的TSV的顶部金属层。在一些实施例中，在形成TSV和最顶部金属化层之后，第一芯片附接至第二芯片。
已观察到将TSV插入到第一芯片中会在第一芯片的第一器件衬底和BEOL结构之间的界面区域处的第一芯片的第一器件衬底中生成应力，特别是包括TSV和保护环的界面区域的部分处。本发明提出了可以减小这种应力的TSV设计，诸如特定TSV尺寸。在一些实施例中，TSV沿着第一方向延伸穿过第一衬底，该第一衬底包括例如BEOL结构和器件衬底。TSV具有沿着第一方向的总长度和沿着不同于第一方向的第二方向的宽度。总长度是TSV的第一部分的第一长度和TSV的第二部分的第二长度的总和。TSV的第一部分设置在BEOL结构中并且延伸穿过BEOL结构，并且TSV的第二部分设置在器件衬底中并且延伸穿过器件衬底。第一长度小于第二长度，并且宽度小于第一长度。在一些实施例中，第一长度与第二长度的比率为约0.25至约0.5以最小化BEOL结构与包括TSV和保护环的器件衬底的界面区域处的应力。大于约0.5的比率表示TSV的第二部分更短和/或更浅，这可能不期望地增大BEOL结构(特别是BEOL结构的介电层)和器件衬底(例如，器件衬底的半导体衬底)的界面处的应力。小于约0.25的比率表示TSV的第一部分更短和/或更浅，这会增大界面区域处的TSV上的应力。在一些实施例中，宽度与第一长度的比率为约0.5至约2.0。在一些实施例中，第一长度大于约1.5μm(例如，约1.5μm至约2.5μm)。在一些实施例中，宽度大于约1.5μm(例如，约1.5μm至约2.5μm)。在一些实施例中，TSV与保护环之间的距离为约0.2μm至约0.5μm。本文中在以下页面中描述了提出的TSV结构和/或其尺寸和/或制造的细节。不同的实施例可能具有不同的优点，并且没有特定优点是任何实施例都需要的。
图1是根据本发明的各个方面的具有改进的TSV设计的半导体结构100的部分或整体的局部截面图。图2是根据本发明的各个方面的具有改进的TSV设计的半导体结构100的部分或整体的局部顶视图。图1的截面图沿着图1的线2-2'，并且在图2中去除图1中描绘的半导体结构100的顶部接触层TC。图3和图4是据本发明的各个方面的图1和图2的半导体结构100的部分的放大截面图。图5A至图5D是根据本发明的各个方面的可以在图1和图2的半导体结构100中实现的保护环和相应的TSV的部分或整体的顶视图。图6是根据本发明的各个方面的包括图1和图2的半导体结构100的半导体布置的部分或整体的局部图解截面图。为了便于描述和理解，本文同时讨论图1、图2、图3、图4、图5A至图5D和图6。为了清楚起见，已经简化了图1、图2、图3、图4、图5A至图5D和图6以更好地理解本发明的发明构思。可以在半导体结构100中添加附加部件，并且可以在半导体结构100的其他实施例中替换、修改或消除下面描述的一些部件。
在图1中，器件衬底102描绘为具有侧104(例如，前侧)和与侧104相对的侧106(例如，背侧)。器件衬底102可以包括通过前段制程(FEOL)处理在侧104上和/或上方制造的电路(未示出)。例如，器件衬底102可以包括各种器件组件/部件，诸如半导体衬底、掺杂阱(例如，n阱和/或p阱)、隔离部件(例如，浅沟槽隔离(STI)结构和/或其他合适的隔离结构)、金属栅极(例如，具有栅电极和栅极电介质的金属栅极)、沿着金属栅极的侧壁的栅极间隔件、源极/漏极部件(例如，外延源极/漏极)、其他合适的器件组件/部件或它们的组合。在一些实施例中，器件衬底102包括平面晶体管，其中平面晶体管的沟道形成在相应源极/漏极之间的半导体衬底中，并且相应的金属栅极设置在沟道上(例如，其中形成沟道的半导体衬底的部分上)。在一些实施例中，器件衬底102包括具有沟道的非平面晶体管，沟道形成在从半导体衬底延伸的半导体鳍中并且位于半导体鳍上/中的相应源极/漏极之间，其中相应的金属栅极设置在半导体鳍的沟道上并且包裹半导体鳍的沟道(即非平面晶体管是鳍式场效应晶体管(FinFET))。在一些实施例中，器件衬底102包括具有沟道的非平面晶体管，沟道形成在悬置在半导体衬底上方的半导体层中并且在相应的源极/漏极之间延伸，其中相应的金属栅极设置在沟道上并且围绕沟道(即，非平面晶体管是全环栅(GAA)晶体管)。取决于设计要求，器件衬底102的各种晶体管可以配置为平面晶体管和/或非平面晶体管。
器件衬底102可以包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体(MOS)FET(MOSFET)、互补MOS(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。各种微电子器件可以配置为提供IC的功能不同的区域，诸如逻辑区域(即核心区域)、存储器区域、模拟区域、外周区域(例如，输入/输出(I/O)区域)、伪区域、其他合适的区域或它们的组合。逻辑区域可以配置有标准单元，每个标准单元可以提供逻辑器件和/或逻辑功能，诸如反相器、与门、与非门、或门、或非门、非门、异或门、异或非门、其他合适的逻辑器件或它们的组合。存储器区域可以配置有存储器单元，每个存储器单元可以提供存储器件和/或存储功能，诸如闪存、非易失性随机存取存储器(NVRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他易失性存储器、其他非易失性存储器、其他合适的存储器或它们的组合。在一些实施例中，存储器单元和/或逻辑单元包括晶体管和互连结构，它们组合以分别提供存储器件/功能和逻辑器件/功能。
多层互连(MLI)部件110设置在器件衬底102的侧104上方。MLI部件110电连接器件衬底102的各种器件(例如，晶体管)和/或组件和/或MLI部件110的各种器件(例如，设置在MLI部件110内的存储器器件)和/或组件，使得各种器件和/或组件可以如设计要求所指定的那样操作。MLI部件110包括配置为形成互连(路由)结构的介电层和导电层(例如，图案化的金属层)的组合。导电层形成垂直互连结构(诸如器件层级接触件和/或通孔)和/或水平互连结构(诸如导线)。垂直互连结构通常连接MLI部件110的不同层/层级(或不同平面)中的水平互连结构。在操作期间，互连结构可以在器件衬底102和/或MLI部件110的器件和/或组件之间路由电信号，和/或将电信号(例如，时钟信号、电压信号和/或接地信号)分配给器件衬底102和/或MLI部件110的器件和/或器件组件。虽然MLI部件110是用给定数量的介电层和金属层描绘的，但是本发明预期MLI部件110具有更多或更少的介电层和/或金属层。
MLI部件110可以包括通过后段制程(BEOL)处理在侧104上和/或上方制造的电路，并且因此也可以称为BEOL结构。MLI部件110包括n层级互连层、(n+x)层级互连层和它们之间的中间互连层(即，(n+1)层级互连层、(n+2)层级互连层等)，其中n是大于或等于1的整数，并且x是大于或等于1的整数。n层级互连层到(n+x)层级互连层中的每个包括相应的金属化层和相应的通孔层。例如，n层级互连层包括相应的n通孔层(表示为Vn)和位于n通孔层上方的相应的n金属化层(表示为Mn)，(n+1)层级互连层包括相应的(n+1)通孔层(表示为Vn+1)和位于(n+1)通孔层上方的相应的(n+1)金属化层(表示为Mn+1)，对于中间层到(n+x)层级互连层，以此类推，(n+x)层级互连层包括相应的(n+x)通孔层(表示为Vn+x)和位于(n+x)通孔层上方的(n+x)金属化层(表示为Mn+x)。在所描绘的实施例中，n等于1，x等于9，并且MLI部件110包括十个互连层，诸如包括V1层和M1层的第一层级互连层、包括V2层和M2层的第二层级互连层，依此类推，直至包括V10层和M10层的第十层级互连层。每个通孔层物理和/或电连接下面的金属化层和上面的金属化层、物理和/或电连接下面的器件层级接触层(例如，中段制程(MEOL)互连层，诸如M0层)和上面的金属化层、物理和/或电连接下面的器件部件(例如，栅极的栅电极或源极/漏极)和上面的金属化层，或者物理和/或电连接下面的金属化层和上面的顶部接触层。例如，V2层位于M1层和M2层之间，物理连接和电连接至M1层和M2层。在另一示例中，V1层位于M1层和下面的器件层级接触层和/或下面的器件部件之间，物理连接和电连接至M1层和下面的器件层级接触层和/或下面的器件部件。在一些实施例中，金属化层和通孔层还电连接至器件衬底102。例如，金属化层和通孔层的第一组合电连接至器件衬底102的晶体管的栅极，并且金属化层和通孔层的第二组合电连接至晶体管的源极/漏极，使得可以将电压施加至栅极和/或源极/漏极。
MLI部件110包括介电层115，介电层115具有设置在其中的金属线116、通孔118、其他导电部件或它们的组合。Mn金属化层至Mn+x金属化层中的每个包括位于介电层115的相应部分中的图案化的金属层(即，以期望的图案布置的一组金属线116)。Vn通孔层至Vn+x通孔中的每个包括位于介电层115的相应部分中的图案化的金属层(即，以期望的图案布置的一组通孔118)。介电层115包括介电材料，诸如氧化硅、正硅酸乙酯(TEOS)氧化物、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)、硼掺杂的PSG(BPSG)、低k介电材料(例如，介电常数小于氧化硅的介电常数(例如，k<3.9))、其他合适的介电材料或它们的组合。示例性的低k介电材料包括氟硅酸盐玻璃(FSG)、碳掺杂的氧化物、
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(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、苯并环丁烯(BCB)、SiLK(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在一些实施例中，介电层115包括低k介电材料(诸如碳掺杂的氧化物)或极低k介电材料(例如，k≤2.5)(诸如多孔碳掺杂的氧化物)。
介电层115可以具有多层结构。例如，介电层115包括至少一个层间介电(ILD)层、设置在相应的ILD层之间的至少一个接触蚀刻停止层(CESL)以及设置在相应的ILD层和器件衬底102之间的至少一个CESL。在这样的实施例中，CESL的材料不同于ILD层的材料。例如，其中ILD层包括低k介电材料，CESL可以包括硅和氮(例如，氮化硅、氮氧化硅、碳氮化硅或它们的组合)或其他合适的介电材料。ILD层和/或CESL可以具有多层结构，该多层结构具有多种介电材料。在一些实施例中，n层级互连层到(n+x)层级互连层中的每个包括介电层115的相应的ILD层和/或相应的CESL，并且相应的金属线116和通孔118位于相应的ILD层和/或相应的CESL中。在一些实施例中，Mn层至Mn+x层中的每个包括介电层115的相应的ILD层和/或相应的CESL，其中相应的金属线116位于相应的ILD层和/或相应的CESL中。在一些实施例中，Vn层至Vn+x层中的每个包括介电层115的相应的ILD层和/或相应的CESL，其中相应的通孔118位于相应的ILD层和/或相应的CESL中。
顶部接触(TC)层设置在MLI部件110上方，并且在所示实施例中，设置在MLI部件110的最顶部金属化层(即M10层)上方。TC层包括位于介电层115的相应部分中的图案化的金属层。例如，TC层包括接触层和通孔层，接触层包括以期望的图案布置的接触件120和接触件122，通孔层包括以期望的图案布置的通孔124。通孔层(例如，通孔124)将接触层(例如，接触件120和接触件122)物理和/或电连接至MLI部件110(例如，Mn+x层的金属线116)。接触件120和/或接触件122可以促进MLI部件110和/或器件衬底102与外部电路的电连接，并且因此可以称为外部接触件。在一些实施例中，接触件120和/或接触件122是凸块下金属化(UBM)结构。在一些实施例中，介电层115包括至少一个钝化层，诸如设置在MLI部件110的最顶部金属化层(例如，M10层)上方的钝化层。在这样的实施例中，TC层可以包括钝化层，其中接触件120、接触件122和通孔124设置在钝化层中。钝化层包括与下面的MLI部件110的ILD层的介电材料不同的材料。在一些实施例中，钝化层包括聚酰亚胺、未掺杂的硅酸盐玻璃(USG)、氧化硅、氮化硅、其他合适的钝化材料或它们的组合。在一些实施例中，钝化层的介电材料的介电常数大于MLI部件110的最顶部ILD层的介电常数。钝化层可以具有多层结构，该多层结构具有多种介电材料。例如，钝化层可以包括氮化硅层和USG层。
金属线116、通孔118、接触件120、接触件122和通孔124包括导电材料，包括例如铝、铜、钛、钽、钨、钌、钴、铱、钯、铂、镍、锡、金、银、其他合适的金属、它们的合金、它们的硅化物或它们的组合。在一些实施例中，金属线116、通孔118、接触件120、接触件122、通孔124或它们的组合包括体金属层(也称为金属填充层、导电插塞、金属插塞或它们的组合)。在一些实施例中，金属线116、通孔118、接触件120、接触件122、通孔124或它们的组合包括设置在体金属层和介电层115之间的阻挡层、粘附层和/或其他合适的层。阻挡层可以包括钛、钛合金(例如，TiN)、钽、钽合金(例如，TaN)、其他合适的阻挡材料(例如，可以防止金属成分从金属线116、通孔118、接触件120、接触件122、通孔124或它们的组合扩散到介电层115中的材料)或它们的组合。在一些实施例中，金属线116、通孔118、接触件120、接触件122、通孔124或它们的组合包括不同的金属材料。例如，MLI部件110的下部金属线116和/或通孔118可以包括钨、钌、钴或它们的组合，而MLI部件100的较高金属线116和/或通孔118可以包括铜。在一些实施例中，金属线116、通孔118、接触件120、接触件122、通孔124或它们的组合包括相同的金属材料。
每个金属化层是具有金属线116的图案化的金属层，其中图案化的金属层具有相应的节距。MLI部件110的金属化层因此可以通过它们相应的节距来分组。图案化的金属层的节距通常是指图案化的金属层的金属线(例如，金属线116)的宽度与图案化的金属层的直接相邻的金属线之间的间距(即图案化的金属层的直接相邻的金属线116的边缘之间的横向距离)的总和。在一些实施例中，图案化的金属层的节距是图案化的金属层的直接相邻的金属线116的中心之间的横向距离。具有相同节距的金属化层可以分组在一起。例如，在图1中，MLI部件110具有具有节距P1的金属化层的集合110a(例如，M1层至M8层)和具有节距P2的金属化层的集合110b(例如，M9层和M10层)。节距P1和节距P2不同。在所描绘的实施例中，节距P1小于节距P2，使得介电层115中的金属化层的节距随着金属化层与器件衬底102的前侧104之间的距离增大而增大。本发明预期了节距P1、节距P2和/或节距P3的其他变化(例如，节距P1大于节距P2和节距P3)。取决于IC技术节点和/或IC代(例如，20nm、5nm等)，MLI部件110可以包括具有不同节距的任意数量的金属化层集合(组)。在一些实施例中，MLI部件110包括具有不同节距的金属化层的三个集合至六个集合。
衬底通孔(TSV)130(也称为硅通孔或半导体通孔)设置在介电层115中。TSV 130物理和/或电连接至相应的接触件122，该接触件122还物理和电连接至保护环140。在图1中，TC层的相应的通孔124将TSV 130物理和电连接至接触件122。相应的通孔124可以是当形成TSV 130时或当形成TC层时形成的TSV 130的部分。TSV 130从接触件122延伸穿过介电层115并且穿过器件衬底102。TSV 130从器件衬底102的侧104延伸至侧106，使得TSV 130完全延伸穿过器件衬底102。TSV 130沿着z方向具有总长度H(也可以称为TSV 130的高度)。总长度H在接触件122和器件衬底102的侧106之间。总长度H是介电层115中的TSV 130的长度(例如，长度(和/或高度)Ha)和器件衬底102中的TSV 130的长度(例如，长度(和/或高度)Hb)的总和。TSV 130还具有沿着x方向的宽度DTSV。在所描绘的实施例中，TSV 130在顶视图中具有圆形形状(图2和图5A)，并且宽度DTSV表示TSV 130的直径。在这样的实施例中，TSV 130可以是延伸穿过介电层115的圆柱形结构。TSV 130在顶视图中可以具有不同的形状，诸如正方形、菱形、梯形、六边形、八边形或其他合适的形状。在一些实施例中，宽度DTSV沿着TSV 130的长度H(例如，沿着z方向)基本相同。在一些实施例中，宽度DTSV沿着长度H变化。例如，在图1中，TSV 130具有轻微锥形的侧壁，使得宽度DTSV从TSV 130的顶部(与接触件122交界)到TSV 130的底部(在器件衬底102的侧106处)减小。在一些实施例中，宽度DTSV沿着介电层115中的长度Ha增大或减小，但是沿着器件衬底102中的长度Hb基本相同，反之亦然。取决于侧壁配置(例如，锥形侧壁、基本垂直的侧壁、非线性侧壁(具有例如一个或多个曲线段)、具有阶梯形轮廓的侧壁、具有其他合适轮廓的侧壁或它们的组合)，本发明预期TSV 130沿其长度H具有宽度DTSV的任何变化。
TSV 130包括导电材料，包括例如铝、铜、钛、钽、钨、钌、钴、铱、钯、铂、镍、锡、金、银、其他合适的金属、它们的合金、它们的硅化物或它们的组合。在一些实施例中，TSV 130包括体金属层(也称为金属填充层、导电插塞、金属插塞或它们的组合)和阻挡层，其中阻挡层设置在体金属层和介电层115之间。阻挡层可以包括钛、钛合金(例如，TiN)、钽、钽合金(例如，TaN)、其他合适的阻挡材料(例如，可以防止金属成分从TSV 130扩散到介电层115中的材料)或它们的组合。在一些实施例中，体金属层是铜插塞或钨插塞，并且阻挡层是金属氮化物层(例如，TaN层或TiN层)。在一些实施例中，体金属层包括位于阻挡层和金属插塞之间的晶种层。晶种层可以包括铜、钨、其他合适的金属(诸如本文所描述的那些)、它们的合金或它们的组合。在一些实施例中，TSV 130包括位于体金属层或阻挡层和介电层115之间的介电衬垫。介电衬垫包括氧化硅、氮化硅、其他合适的介电材料或它们的组合。体金属层、阻挡层、晶种层、介电衬垫或它们的组合可以具有多层结构。在一些实施例中，TSV130包括多晶硅(例如，金属插塞是多晶硅插塞)。
TSV 130、保护环140、绝缘体层(例如，介电层115和/或TSV 130的介电衬垫)和器件衬底102(例如，器件衬底102的硅衬底，围绕TSV 130)的不同热膨胀系数(CTE)在TSV 130内和/或周围引起热应力和/或机械应力，热应力和/或机械应力降低TSV 130的可靠性并且因此降低半导体结构100的可靠性。这种应力可以在TSV 130的制造期间和/或之后产生，特别是当TSV 130是金属填充的TSV(诸如铜TSV)时，这种情况尤其普遍。例如，半导体结构100在制造期间和/或之后所经历的温度差会导致结构变化(例如，晶粒尺寸和/或晶界变化)和/或在TSV 130和/或半导体结构100中引起热机械应力。结构变化和/或热机械应力会引起TSV 130、介电层115和/或器件衬底102中的破裂。结构变化和/或热机械应力会引起TSV130和介电层115的分离和/或TSV 130和器件衬底102的分离。换句话说，分层可能发生在半导体结构100的金属/电介质界面(例如，TSV 130/介电层115)、金属/半导体界面(例如，TSV130/器件衬底102的半导体衬底)、半导体/电介质界面(例如，器件衬底102的半导体衬底/介电层115)或它们的组合处。
本发明认识到，TSV插入深度影响半导体结构100中生成的应力的量以及这种应力在半导体结构100中(特别是在界面区域IF处)的分布。因此，本发明提出调节TSV插入深度以减小和/或消除来自TSV 130、器件衬底102、保护环140、半导体结构100或它们的组合的应力、TSV 130、器件衬底102、保护环140、半导体结构100或它们的组合内和/或周围生成的应力。例如，长度Ha配置为小于长度Hb以提供介电层115中的TSV插入深度，该TSV插入深度小于器件衬底102中(即，在硅中)的TSV插入深度。配置在介电层115中具有比器件衬底102更浅的TSV插入深度的半导体结构100可以改进应力分布和/或减小来自TSV 130、器件衬底102、保护环140、半导体结构100的其他组件或它们的组合的应力、TSV 130、器件衬底102、保护环140、半导体结构100的其他组件或它们的组合内和/或周围的应力。与器件衬底102相比，介电层115中的较浅的TSV插入深度还可以减小这种应力对TSV 130、器件衬底102、保护环140、半导体结构100的其他组件或它们的组合的影响。
随着长度Ha与长度Hb的比率增大(这对应于器件衬底102中的TSV130的TSV插入深度减小，而介电层115中的TSV 130的TSV插入深度增大)，应力趋于集中在器件衬底102和介电层115之间的界面(即，硅/电介质界面)处。随着长度Ha与长度Hb的比率减小(这对应于器件衬底102中的TSV 130的TSV插入深度增大，而介电层115中的TSV 130的TSV插入深度减小)，应力趋于集中在TSV 130上。考虑到这一点，在所描绘的实施例中，TSV 130配置为具有约0.25至约0.5(即，0.5≥Ha/Hb≥0.25)的长度Ha与长度Hb的比率以优化TSV插入深度，最小化半导体结构100中的应力，优化半导体结构100中的应力分布(特别是在界面区域IF处)，或它们的组合。例如，大于0.5(即，Ha/Hb>0.5)的长度Ha与长度Hb的比率在器件衬底102中提供相对较浅的TSV插入深度，这不期望地增大器件衬底102和介电层115之间的界面处的应力和/或将应力分布在器件衬底102和介电层115之间的界面处，而小于0.25的长度Ha与长度Hb的比率(即，Ha/Hb<0.25)在器件衬底102中提供相对较深的TSV插入深度(即，TSV 130的大部分(主要部分)位于器件衬底102中)，这不期望地增大TSV 130上的应力和/或将应力分布TSV 130上。因此，约0.25至约0.5的长度Ha与长度Hb的比率平衡来自TSV 130的应力、TSV130内和/或周围的应力以及来自器件衬底102和介电层115之间的界面的应力、器件衬底102和介电层115之间的界面内和/或周围的应力。当在晶圆上形成用于TSV(诸如TSV 130)的TSV沟槽时，约0.25至约0.5的长度Ha与长度Hb的比率提供改进的蚀刻工艺控制，从而提供在整个晶圆上具有基本均匀的尺寸(诸如深度和/或宽度)的TSV沟槽(以及因此随后形成的TSV)。小于0.25和/或大于0.5的长度Ha与长度Hb的比率提供较小(有时较差)的蚀刻工艺控制，这导致TSV沟槽(以及随后形成的TSV)在整个晶圆上具有不同的尺寸和/或与沟槽的预定尺寸不同的尺寸。
TSV 130还配置有约0.5至约2的宽度DTSV与长度Ha的比率(即2≥DTSV/Ha≥0.5)以优化蚀刻工艺控制，优化TSV插入深度，最小化半导体结构100中的应力，优化半导体结构100中的应力分布(特别是，在界面区域IF处)或它们的组合。小于0.5和/或大于2的宽度DTSV与长度Ha的比率提供较小(有时较差)的蚀刻工艺控制，这导致TSV沟槽(以及随后形成的TSV)在整个晶圆上具有不同的尺寸和/或与沟槽的预定尺寸不同的尺寸。在一些实施例中，宽度DTSV大于约1.5μm。例如，宽度DTSV为约1.5μm至约2.5μm(即，2.5≥DTSV≥1.5)以优化蚀刻工艺控制，最小化蚀刻引起的缺陷或它们的组合。在一些实施例中，长度Ha大于约1.5μm。例如，长度Ha为约1.5μm至约2.5μm(即，2.5≥Ha≥1.5)以平衡来自TSV 130的应力、TSV 130内和/或周围的应力，平衡来自器件衬底102和介电层115之间的界面的应力、器件衬底102和介电层115之间的界面内和/或周围的应力，优化蚀刻工艺控制，或它们的组合。小于1.5μm和/或大于2.5μm的宽度DTSV和/或长度Ha可以提供较小(有时较差)的蚀刻工艺控制，这导致TSV沟槽(以及随后形成的TSV)在整个晶圆上具有不同的尺寸，和/或与TSV沟槽的预定尺寸不同的尺寸。小于1.5μm的宽度DTSV可能导致TSV沟槽的高宽比(即，沟槽的高度(长度)与沟槽的宽度的比率)太大，这会减小蚀刻工艺控制和/或降低金属填充能力(即，可能难以用导电材料充分填充高宽比太大的TSV沟槽，导致TSV中具有气隙和/或空隙)。大于2.5μm的宽度DTSV可能产生开放区域(即，当形成TSV沟槽时，介电层115和/或器件衬底102的暴露部分)，这增加半导体结构100对蚀刻引起的缺陷(诸如微掩蔽)的敏感性(例如，其中溅射掩模材料和/或蚀刻反应副产物重新沉积在晶圆上并且在蚀刻期间用作微掩模和/或引起桥接缺陷)。
保护环140设置在介电层115中和TSV 130周围。保护环140从TC层穿过介电层115延伸至器件衬底102的侧104。保护环140物理和/或电连接至TC层。例如，通孔124将保护环140物理和电连接至接触件122，如上所述，接触件122也物理和/或电连接至TSV 130。保护环140可以物理和/或电连接至器件衬底102。例如，MEOL层(即，器件层级接触件和/或通孔)可以将保护环140物理和/或电连接至器件衬底102，诸如至器件衬底102中的掺杂区域(例如，n阱和/或p阱)。在一些实施例中，保护环140电连接至电压。在一些实施例中，保护环140电连接至电接地。在一些实施例中，保护环140配置为使TSV 130与MLI部件110、器件衬底102、其他器件部件和/或器件组件或它们的组合电绝缘。在一些实施例中，保护环140吸收来自TSV 130的热机械应力、TSV 130内和/或周围的热机械应力。在一些实施例中，保护环140减小来自TSV 130的热机械应力、TSV 130内和/或周围的热机械应力。在一些实施例中，保护环140降低或消除半导体结构100中的破裂和/或分层。在一些实施例中，保护环140为TSV 130提供结构支撑、完整性、增强或它们的组合。
保护环140具有沿着x方向的宽度Db。从顶视图观察(图2和图5A)，保护环140是TSV130周围的圆环，并且保护环140在TSV 130周围连续延伸。在这样的实施例中，宽度Db表示保护环140的内径。在一些实施例中，保护环140在顶视图中具有其他形状，诸如图5B至图5D中所描绘的那些。例如，保护环140可以是方形环(图5B)、六角环(图5C)、八角环(图5D)或其他合适形状的环。在一些实施例中，保护环140是不连续的(例如，由离散段形成的环)。
保护环140通过介电层115与TSV 130分隔开。沿着x方向的间距S(也称为距离)在保护环140和TSV 130之间。在一些实施例中，间距S为约0.2μm至约0.5μm以最大化保护环140对TSV 130提供的保护和/或屏蔽。大于0.5μm的间距S太大并且阻止保护环140充分保护TSV 130。例如，当保护环140TSV 130间隔开太远(例如，大于0.5μm)，保护环140不能充分吸收和/或减小来自TSV 130的应力、TSV 130内和/或周围的应力。然后应力可能不期望地集中在TSV 130上，这会降低TSV 130的性能和/或结构完整性。小于0.2μm的间距S太小并且可能导致保护环140和TSV130之间的物理连接，这使保护环140的目的和/或功能无效。例如，当保护环140与TSV 130间隔太近(例如，小于0.2μm)，保护环140本质上是TSV 130的延伸(并且形成TSV 130的部分)并且不能按预期保护TSV130。例如，保护环140不能提供电绝缘；减少或消除来自TSV 130的应力、TSV 130内和/或周围的应力；减少或消除破裂；提供结构完整性；或它们的组合。在一些实施例中，尺寸Db与尺寸DTSV的比率配置为优化间距S。
保护环140与MLI部件110一起制造，并且保护环140可以被认为是MLI部件110的部分。例如，保护环140包括互连结构的堆叠件，其中互连结构沿着z方向(或沿着TSV 130的纵向方向)垂直堆叠。每个互连结构包括相应的金属线116和相应的通孔118。在图1中，互连结构的堆叠件包括a互连结构、(a+b)互连结构和它们之间的中间互连结构(即，(a+1)互连结构、(a+2)互连结构等)，其中a是大于或等于1的整数，并且b是大于或等于1的整数。在所描绘的实施例中，a等于n(例如，a＝1)，b等于x(例如，b＝9)，并且保护环140具有与MLI部件110的每个层级互连层对应的互连结构。例如，a互连结构在n层级互连层中的TSV 130周围形成导电环，(a+1)互连结构在(n+1)层级互连层中的TSV 130周围形成导电环，对于中间互连结构，以此类推，并且(a+b)互连结构在(n+x)层级互连层中的TSV 130周围形成导电环。本发明预期保护环140具有比MLI部件110的互连层的层级数更多或更少的互连结构的数量。例如，保护环140可以从(n+x)层级互连层延伸至MLI部件110的(n+5)互连层。
在图1至图3中，保护环140具有内侧壁142(即，最靠近TSV 130的保护环140的侧壁)和外侧壁144(即，与内侧壁142相对的保护环140的侧壁)。在顶视图中，内侧壁142和外侧壁144分别形成最内环142i和最外环144o。保护环140在内侧壁142(和/或最内环142i)和外侧壁144(和/或最外环144o)之间具有宽度W。宽度Db由内侧壁142(和/或最内环142i)限定，并且间距S在内侧壁142(和/或最内环142i)和TSV 130之间。在截面图中，内侧壁142沿着z方向延伸并且由保护环140的互连结构的面向TSV的侧壁(即，互连结构的金属线116的面向TSV的侧壁和/或通孔118的面向TSV的侧壁)形成，并且外侧壁144沿着z方向延伸并且由与面向TSV的侧壁相对的保护环140的互连结构的侧壁(即，分别与金属线116的面向TSV的侧壁和通孔118的面向TSV的侧壁相对的金属线116的侧壁和/或通孔118的侧壁)形成。互连结构布置为使它的金属线116的面向TSV的侧壁基本垂直对准，使得内侧壁142具有基本垂直的截面轮廓。例如，在图3中，线C是沿着z方向的轴，该轴表示保护环140的a互连结构至(a+b)互连结构的基本上垂直的侧壁和面向TSV的侧壁，该侧壁形成保护环140的内侧壁142，与线C垂直对准。在一些实施例中，当内侧壁142从线C的任何横向偏移小于约0.01μm时，内侧壁142被认为是基本垂直的。例如，如果保护环的互连结构的面向TSV的侧壁(例如，金属线116的面向TSV的侧壁和/或通孔118的面向TSV的侧壁)从线C向左或向右横向偏移(即，面向TSV的侧壁未与线C垂直对准)，任何这样的偏移量(即横向距离)为±0.01μm。
在一些实施例中，TC层具有沿着z方向的高度(长度)hl，保护环140的互连结构、金属线116、通孔118或它们的组合分成多组(或集合)，并且TC层和多组保护环140配置有沿着z方向的不同的厚度(也称为高度或长度)以优化TSV插入深度，最小化半导体结构100中的应力，优化半导体结构100中的应力分布(特别是，在界面区域IF处)，或它们的组合。例如，在图1和图3中，保护环140的互连结构分组为互连结构的集合140a和互连结构的集合140b，其中集合140b位于TC层和集合140a之间。集合140a包括a互连结构至(a+7)互连结构，并且集合140b包括(a+8)互连结构和(a+b)互连结构。集合140a具有沿着z方向的高度(长度)h3，并且集合140b具有沿着z方向的高度(长度)h2。在一些实施例中，高度h1大于高度h3并且高度h3大于高度h2以优化TSV插入深度，最小化半导体结构100中的应力，优化半导体结构100中的应力分布(特别是在界面区域IF处)，或它们的组合。在一些实施例中，基于互连结构所属的金属化层的节距来确定保护环140的互连结构组。例如，互连结构的集合140a对应于具有节距P1的金属化层的集合110a，并且互连结构的集合140b对应于具有节距P2的金属化层的集合110b。
如上所述，保护环140的每个互连结构具有相应的金属线116和相应的通孔118。图4描绘了示例性互连结构，该示例性互连结构表示保护环140的a互连结构至(a+b)互连结构中的任一个。在图4中，互连结构的金属线116具有沿着x方向的宽度W1和沿着z方向的厚度t1，并且保护环140的互连结构的通孔118具有沿着x方向的宽度W2和沿着z方向的厚度t2。金属线116具有侧壁116a(例如，面向TSV的侧壁)和侧壁116b(例如，与面向TSV的侧壁相对的侧壁)，并且宽度W1在侧壁116a和侧壁116b之间。通孔118具有侧壁118a(例如，面向TSV的侧壁)和侧壁118b(例如，与面向TSV的侧壁相对的侧壁)，并且宽度W2在侧壁118a和侧壁118b之间。宽度W1大于宽度W2。厚度t2大于、小于或等于厚度t1。
金属线116和通孔118垂直定向以分别使金属线116的侧壁116a和通孔118的侧壁118a垂直对准。换言之，互连结构配置有垂直对准的面向TSV的侧壁，该面向TSV的侧壁形成内侧壁142的部分。当面向TSV的侧壁垂直对准并且宽度W1不同于宽度W2时，诸如所描绘的，与面向TSV的侧壁相对的侧壁(形成外侧壁144的部分)没有垂直对准。例如，金属线116的侧壁116b不与通孔118的侧壁118b垂直对准。在一些实施例中，宽度W1与宽度W2的比率大于1以提供具有不同宽度的金属线116和通孔118，这可以通过防止面向TSV的侧壁(即，侧壁116a和侧壁118a)和与面向TSV的侧壁相对的侧壁(例如，侧壁116b和侧壁118b)均垂直对准，最小化保护环140内、来自保护环140和/或保护环140周围的应力。在宽度W1与宽度W2的比率等于1(即，宽度W1等于宽度W2)并且金属线116与通孔118垂直对准的情况下，金属线116和通孔118的面向TSV的侧壁和与面向TSV的侧壁相对的侧壁均垂直对准，这防止保护环140内、来自保护环140和/或保护环140周围的应力的充分释放。在一些实施例中，宽度W1与宽度W2的比率等于1，但是金属线116和通孔118以排除它们的侧壁垂直对准的方式垂直定向。
在一些实施例中，保护环140的金属线116具有相同的宽度。在一些实施例中，保护环140的金属线116具有不同的宽度(例如，不同的宽度W1)，并且保护环140的互连结构垂直定向以提供金属线116的面向TSV的侧壁的垂直对准，使得内侧壁142是基本垂直和/或基本线性的。在这样的实施例中，外侧壁144的非均匀轮廓取决于金属线116的宽度W1如何沿着TSV 130的高度Ha变化。例如，外侧壁144可以具有阶梯轮廓、锥形轮廓、锯齿轮廓、波浪轮廓、曲线轮廓、其他合适的轮廓或它们的组合。在一些实施例中，保护环140的金属线116的宽度沿着TSV 130的高度Ha增大(即，保护环140的金属线116的宽度从器件衬底102的侧104到接触件122增大)。例如，保护环140的金属线116的宽度W1沿着高度Ha从第一宽度增大到第二宽度。在这样的实施例中，a互连结构的金属线116的宽度W1可以等于第一宽度，(a+b)互连结构的金属线116的宽度W1可以等于第二宽度，并且中间互连结构的金属线116的宽度W1可以在第一宽度和第二宽度之间。在一些实施例中，保护环140的金属线116的宽度沿着TSV130的高度Ha减小(即，保护环140的金属线116的宽度从器件衬底102的侧104到接触件122减小)。在一些实施例中，保护环140的同一集合的互连结构的金属线116具有相同的宽度，但是这些集合具有不同的宽度，并且保护环140的互连结构垂直定向以提供集合的金属线116的面向TSV的侧壁的垂直对准。例如，集合140a的金属线116的宽度W1可以等于第一宽度，并且集合140b的金属线116的宽度W1可以等于第二宽度，其中第一宽度和第二宽度不同。在一些实施例中，第一宽度大于第二宽度。在一些实施例中，第一宽度小于第二宽度。在一些实施例中，保护环140的同一集合的互连结构的金属线116具有不同的宽度，并且形成内侧壁142的集合的金属线116的侧壁基本垂直对准。例如，集合140a的金属线116的宽度W1不同，但是集合140a的金属线116的面向TSV的侧壁垂直对准。
在一些实施例中，保护环140的通孔118具有相同的宽度。在一些实施例中，保护环140的通孔118具有不同的宽度(例如，不同的宽度W2)，并且保护环140的互连结构垂直定向以提供通孔118的面向TSV的侧壁的垂直对准，使得内侧壁142是基本垂直和/或基本线性的。在这样的实施例中，外侧壁144的非均匀轮廓取决于通孔118的宽度W2如何沿着TSV 130的高度Ha变化。例如，外侧壁144可以具有阶梯轮廓、锥形轮廓、锯齿轮廓、波浪轮廓、曲线轮廓、其他合适的轮廓或它们的组合。在一些实施例中，保护环140的通孔118的宽度沿着TSV130的高度Ha增大(即，保护环140的通孔118的宽度从器件衬底102的侧104到接触件122增大)。例如，保护环140的通孔118的宽度W2沿着高度Ha从第一宽度增大到第二宽度。在这样的实施例中，a互连结构的通孔118的宽度W2可以等于第一宽度，(a+b)互连结构的通孔118的宽度W2可以等于第二宽度，并且中间互连结构的通孔118的宽度W2可以在第一宽度和第二宽度之间。在一些实施例中，保护环140的通孔118的宽度沿着TSV 130的高度Ha减小(即，保护环140的通孔118的宽度从器件衬底102的侧104到接触件122减小)。在一些实施例中，保护环140的同一集合的互连结构的通孔118具有相同的宽度，但是这些集合具有不同的宽度，并且保护环140的互连结构垂直定向以提供集合的通孔118的面向TSV的侧壁的垂直对准。例如，集合140a的通孔118的宽度W2可以等于第一宽度，并且集合140b的通孔118的宽度W2可以等于第二宽度，其中第一宽度和第二宽度不同。在一些实施例中，第一宽度大于第二宽度。在一些实施例中，第一宽度小于第二宽度。在一些实施例中，保护环140的同一集合的互连结构的通孔118具有不同的宽度，并且形成内侧壁142的集合的通孔118的侧壁基本垂直对准。例如，集合140a的通孔118的宽度W2不同，但是集合140a的通孔118的面向TSV的侧壁垂直对准。
在一些实施例中，保护环140的金属线116具有相同的厚度。在一些实施例中，保护环140的金属线116具有不同的厚度(例如，不同的厚度t1)。在一些实施例中，保护环140的通孔118具有相同的厚度。在一些实施例中，保护环140的通孔118具有不同的厚度(例如，不同的厚度t2)。在一些实施例中，金属线116的厚度可以如上参考金属线116的宽度的描述而变化(例如，沿着高度Ha增大或减小，基于金属线116所属的集合而变化等)。在一些实施例中，通孔118的厚度可以如上参考通孔118的宽度的描述而变化(例如，沿着高度Ha增大或减小，基于通孔118所属的集合而变化等)。
在一些实施例中，保护环140的金属线116的宽度和/或厚度分别不同于MLI部件110的互连层的金属线116的宽度和/或厚度。在一些实施例中，保护环140的通孔118的宽度和/或厚度分别不同于MLI部件110的互连层的通孔118的宽度和/或厚度。在一些实施例中，保护环140的金属线116的宽度和/或厚度分别与MLI部件110的互连层的金属线116的宽度和/或厚度相同。在一些实施例中，保护环140的通孔118的宽度和/或厚度分别与MLI部件110的互连层的通孔118的宽度和/或厚度相同。在一些实施例中，保护环140的金属线116和/或通孔118的导电材料分别不同于MLI部件110的互连层的金属线116和/或通孔118的导电材料。在一些实施例中，保护环140的金属线116和/或通孔118的导电材料分别与MLI部件110的互连层的金属线116和/或通孔118的导电材料相同。在一些实施例中，金属线116和通孔118包括铜(例如，铜插塞)，保护环140是铜环。
半导体结构100可以附接(接合)至另一个半导体结构以形成IC封装件或其部分。例如，在图6中，半导体结构100附接至半导体结构180，半导体结构180可以类似于半导体结构100。例如，半导体结构180包括相应的器件衬底102、设置在相应的器件衬底102的侧104上方的相应的MLI部件110(具有相应的介电层115、相应的金属线116和相应的通孔118)以及设置在相应的MLI部件110上方的相应的TC层(具有相应的接触件122)。在这样的实施例中，半导体结构100的器件衬底102的侧106(例如，背侧)附接至半导体结构180的介电层115，并且半导体结构100的TSV 130连接至半导体结构180的TC层的相应的接触件122。TSV130电和/或物理连接半导体结构100和半导体结构180。在一些实施例中，TSV130穿过半导体结构180的介电层115的部分延伸至半导体结构180的TC层的接触件122。可以通过电介质至电介质接合(例如，氧化物至氧化物接合)、金属至金属接合(例如，铜至铜接合)、金属至电介质接合(例如，铜至氧化物接合)、其他类型的接合或它们的组合来附接半导体结构100和半导体结构180。
在一些实施例中，半导体结构100和半导体结构180是包括至少一个功能IC的芯片，诸如配置为执行逻辑功能、存储器功能、数字功能、模拟功能、混合信号功能、射频(RF)功能、输入/输出(I/O)功能、通信功能、电源管理功能、其他功能或它们的组合的IC。在这样的实施例中，TSV130物理和/或电连接芯片。在一些实施例中，半导体结构100和半导体结构180是具有相同功能的芯片(例如，中央处理单元(CPU)、图形处理单元(GPU)或存储器)。在一些实施例中，半导体结构100和半导体结构180是具有不同功能的芯片(例如，分别为CPU和GPU)。在一些实施例中，半导体结构100和半导体结构180是片上系统(SoC)。在这样的实施例中，TSV 130物理和/或电连接SoC。SoC通常是指具有多种功能的单个芯片或单片管芯(例如，CPU、GPU、存储器、其他功能或它们的组合)。在一些实施例中，SoC是具有在其上制造的整个系统(诸如计算机系统)的单个芯片。在一些实施例中，半导体结构100是芯片，并且半导体结构180是SoC，反之亦然。在这样的实施例中，TSV 130物理和/或电连接芯片和SoC。
在一些实施例中，半导体结构100是衬底上晶圆上芯片(CoWoS)封装件、集成扇出(InFO)封装件、集成芯片上系统(SoIC)封装件、其他三维集成电路(3DIC)封装件或实现多芯片封装技术的组合的混合封装件的部分。在一些实施例中，半导体结构100的TSV 130物理和/或电连接至封装衬底、中介层、再分布层(RDL)、印刷电路板(PCB)、印刷引线板、其他封装结构和/或衬底或它们的组合。在一些实施例中，半导体结构100的TSV 130物理和/或电连接至可控塌陷芯片连接(C4接合)(例如，焊料凸块和/或焊球)和/或微凸块(也称为微接合、微米凸块、和/或微米接合)，C4接合和/或微凸块物理和/或电连接至封装结构。
图7A至图7I是根据本发明的各个方面的在形成保护环和TSV的各个制造阶段处的工件200的部分或整体的局部截面图。图8A至图8E是根据本发明的各个方面的可以在与图7E相关联的制造阶段处实现的在形成TSV沟槽的各个制造阶段处的工件200的部分的局部截面图。为了便于描述和理解，图7A至图7I和图8A至图8E的以下讨论涉及制造图1的半导体结构100，半导体结构100包括TSV 130和保护环140。然而，本发明预期了实施例，其中实施与图7A至图7I和/或图8A至图8E相关联的处理以制造具有TSV 130和/或保护环140的不同配置的工件，诸如本文描述的那些。为了清楚起见，已经简化了图7A至图7I和图8A至图8E，以更好地理解本发明的发明构思。可以在工件200中添加附加部件，并且可以在工件200的其他实施例中替换、修改或消除以下描述的一些部件。
转到图7A至图7C，在工件200已经经受FEOL处理和MEOL处理之后，工件200经受BEOL处理以在器件衬底102的器件区域202A和/或器件区域202B上方形成MLI部件110。MLI部件110可以物理和/或电连接至形成在器件区域202A和/或器件区域202B中的器件(诸如晶体管)。在图7A至图7C中，控制介电层115的部分的厚度、MLI部件110的互连层的厚度、金属线116的厚度、通孔118的厚度或它们的组合以提供具有比器件衬底102的厚度T2小的厚度T1的介电层115和/或MLI部件110。为了优化工件200的应力特性，诸如本文描述的，厚度T1小于或等于介电层115中的TSV 130的期望长度Ha，并且厚度T2大于或等于器件衬底102中的TSV 130的期望长度Hb。
在图7A至图7C中，在形成MLI部件110的同时，保护环140也形成在器件衬底102的中间区域202C上方。保护环140可以物理和/或电连接至器件衬底102，诸如至形成在器件衬底102中的掺杂区域，诸如n阱或p阱。保护环140是具有内部尺寸Db的导电环(例如，金属环)，该导电环限定介电层115的介电区域210。如下面进一步描述的，TSV 130形成为延伸穿过介电区域210。
在图7A中，在器件衬底102上方形成MLI部件110的第一层级互连层(即，V1层和M1层)和保护环140的第一互连结构(例如，a互连结构)。例如，在器件衬底102上方形成图案化的通孔层(即，通孔118)，并且在图案化的通孔层上方形成图案化的金属层(即金属线116)。在一些实施例中，通过在MEOL层上方沉积介电层115的部分，执行光刻和蚀刻工艺以在介电层115的部分中形成暴露下面的导电部件(例如，MEOL层的接触件和/或通孔或器件部件(诸如栅极和/或源极/漏极))的开口，用导电材料填充开口，以及执行去除过量的导电材料的平坦化工艺(其中填充开口的剩余导电材料提供通孔118)来形成图案化的通孔层。在平坦化工艺之后，通孔118和介电层115的部分可以形成基本平坦的公共表面。在一些实施例中，通过在图案化的通孔层上方沉积介电层115的部分，执行光刻和蚀刻工艺以在介电层115的部分中形成暴露下面的导电部件(例如，第一层级互连层的通孔118和第一互连结构的通孔)的开口，用导电材料填充开口，以及执行去除过量的导电材料的平坦化工艺(其中填充开口的剩余导电材料提供金属线116)来形成图案化的金属层。在平坦化工艺之后，金属线116和介电层115的部分可以形成基本平坦的公共表面。在一些实施例中，通孔118和金属线116通过相应的单镶嵌工艺形成(即，通孔118与其对应的上面的和/或下面的金属线116单独地形成)。
在一些实施例中，沉积介电层115的部分包括沉积ILD层。在一些实施例中，沉积介电层115的部分包括沉积CESL。通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)、可流动CVD(FCVD)、物理气相沉积(PVD)、原子层沉积(ALD)、金属有机化学气相沉积(MOCVD)、远程等离子体CVD(RPCVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、其他合适的沉积方法或它们的组合来形成介电层115、CESL、ILD层或它们的组合。
在一些实施例中，通过双镶嵌工艺形成MLI部件110的第一层级互连层和/或保护环140的第一互连结构，该双镶嵌工艺可以涉及同时沉积用于通孔/金属线对的导电材料。在这样的实施例中，通孔118和金属线116可以共享阻挡层和导电插塞，而不是每个具有相应的和不同的阻挡层和导电插塞(例如，其中相应的金属线116的阻挡层将相应的金属线116的导电插塞与其对应的相应通孔118的导电插塞分隔开)。在一些实施例中，双镶嵌工艺包括执行图案化工艺以形成互连开口，该互连开口延伸穿过介电层115以暴露下面的导电部件。图案化工艺可以包括第一光刻步骤和第一蚀刻步骤以在介电层115中形成互连开口的沟槽开口(与金属线116对应并且限定金属线116)，以及第二光刻步骤和第二蚀刻步骤以在介电层115中形成互连开口的通孔开口(与通孔118对应并且限定通孔118)。第一光刻/第一蚀刻步骤和第二光刻/第二蚀刻步骤可以以任何顺序执行(例如，先沟槽后通孔或先通孔后沟槽)。第一蚀刻步骤和第二蚀刻步骤的每个配置为相对于图案化的掩模层选择性地去除介电层115。第一蚀刻步骤和第二蚀刻步骤可以是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。
在执行图案化工艺之后，双镶嵌工艺可以包括执行第一沉积工艺以在介电层115上方形成阻挡材料(部分地填充互连开口)，以及执行第二沉积工艺以在阻挡材料上方形成体导电材料，其中体导电材料填充互连开口的剩余部分。在这样的实施例中，阻挡材料和体导电材料设置在互连开口中和介电层115的顶面上方。第一沉积工艺和第二沉积工艺可以包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、PEALD、电镀、化学镀、其他合适的沉积方法或它们的组合。然后执行CMP工艺和/或其他平坦化工艺以从介电层115的顶面上方去除过量的体导电材料和阻挡材料，产生MLI部件110的第一层级互连层和保护环140的相应第一互连结构的图案化的通孔层(例如，通孔118)和图案化的金属层(例如，金属线116)。CMP工艺平坦化介电层115和通孔118和/或金属线116的顶面。阻挡材料和体导电材料可以填充互连开口的沟槽开口和通孔开口而不中断，使得金属线116和通孔118的阻挡层和导电插塞的每个可以从金属线116连续地延伸至相应的通孔118而不中断。
在图7B中，在第一层级互连层上方形成MLI部件110的第二层级互连层至第六层级互连层(即，(n+1)层级互连层至(n+5)互连层)。在分别形成第二层级互连层至第六层级互连层的同时，形成保护环140的第二互连结构至第六互连结构(即，(a+1)互连结构至(a+5)互连结构)。MLI部件110的第二层级互连层至第六层级互连层和与其对应的保护环140的第二级互连结构至第六互连结构中的每个可以如以上参考MLI部件110的第一层级互连层和保护环140的第一互连结构描述的那样形成。
在图7C中，在第六层级互连层上方形成MLI部件110的第七层级互连层至第十层级互连层(即，(n+6)层级互连层至(n+x)层级互连层)。在分别形成第七层级互连层至第十层级互连层的同时，形成保护环140的第七互连结构至第十互连结构(即，(a+6)互连结构至(a+b)互连结构)。MLI部件110的第七层级互连层至第十层级互连层和与其对应的保护环140的第七互连结构至第十互连结构中的每个可以如以上参考MLI部件110的第一层级互连层和保护环140的第一互连结构描述的那样形成。
在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和通孔118分别与给定层级互连层的金属线116和通孔118同时形成。在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和通孔118分别与给定层级互连层的金属线116和通孔118至少部分地同时形成。在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和通孔118分别通过与给定层级互连层的金属线116和通孔118不同的工艺形成。在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和/或通孔118与给定层级互连层的金属线116和/或通孔118通过相同的单镶嵌工艺形成。在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和/或通孔118与给定层级互连层的金属线116和/或通孔118分别通过不同的单镶嵌工艺形成。在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和通孔118与给定层级互连层的金属线116和通孔118通过相同的双镶嵌工艺形成。在一些实施例中，对于给定层级互连层，给定层级互连层处的保护环140的互连结构的金属线116和通孔118与给定层级互连层的金属线116和通孔118通过不同的双镶嵌工艺形成。
在图7D中，在介电层115的介电区域220中形成沟槽220。沟槽220延伸穿过介电层115以暴露器件衬底102的侧104。沟槽220具有沿着z方向的深度D1和沿着x方向的宽度W3。深度D1等于介电层115的厚度T1，并且深度D1小于或等于介电层115中的TSV 130的期望长度Ha。宽度W3小于保护环140的内部尺寸Db。在一些实施例中，宽度W3等于尺寸DTSV。在一些实施例中，形成沟槽220包括形成其中具有开口(暴露介电层115的介电区域210)的图案化的掩模层以及使用图案化的掩模层作为蚀刻掩模来蚀刻介电层115。图案化的掩模层的开口的宽度可以配置为提供保护环130与随后形成的TSV 130之间的期望间距、随后形成的TSV130的期望宽度DTSV、宽度DTSV与长度Ha的期望比率或它们的组合。例如，图案化的掩模层中的开口提供有约等于TSV 130的期望宽度和/或期望直径的宽度。在一些实施例中，图案化的掩模层中的开口的宽度(和/或宽度W3)与深度D1的比率和宽度DTSV与长度Ha的比率基本相同。控制保护环140和沟槽220之间的间距和/或图案化的掩模层中的开口的宽度(和/或宽度W3)与深度D1的比率可以减少蚀刻引起的缺陷和/或增强蚀刻工艺控制。可以使用光刻工艺形成图案化的掩模层，光刻工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如、硬烘烤)、其他合适的工艺或它们的组合。在一些实施例中，图案化的掩模层是图案化的硬掩模层(例如，氮化硅层)。在一些实施例中，图案化的掩模层是图案化的光刻胶层。蚀刻可以是干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。
在图7E中，通过合适的工艺(诸如蚀刻工艺)将沟槽220延伸至器件衬底102中。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是各向同性干蚀刻(即，在多于一个方向上去除材料的蚀刻工艺，诸如沿着z方向垂直地和沿着x方向横向地)。在图7E中，沟槽220在器件衬底102中延伸深度D2。深度D2小于器件衬底102的厚度T2。在一些实施例中，深度D2等于器件衬底102中的TSV130的期望长度Hb，诸如其中器件衬底102的侧106上的随后的研磨工艺和/或平坦化工艺在到达TSV 130时停止的实施例。在一些实施例中，深度D2大于器件衬底102中的TSV 130的期望长度Hb，诸如其中器件衬底102的侧106上的随后的研磨工艺和/或平坦化工艺去除TSV 130的部分的实施例。在一些实施例中，诸如其中省略随后的研磨工艺和/或平坦化工艺，深度D2等于厚度T2，厚度T2等于器件衬底102中的TSV 130的期望长度Hb，并且沟槽220完全延伸穿过器件衬底102(即，从侧104到侧106)。
在一些实施例中，诸如在图8A至图8E中所描绘的，实施博世工艺(Bosch process)以将沟槽220延伸至器件衬底102中。博世工艺通常是指高高宽比等离子体蚀刻工艺，它涉及交替的蚀刻阶段和沉积阶段，其中一个循环包括蚀刻阶段和沉积阶段，并且重复该循环，直到沟槽220具有期望的深度D2。例如，博世工艺可以包括将第一气体(例如，含氟气体，诸如SF6)引入工艺室以蚀刻器件衬底102(例如，硅)并且将沟槽220延伸至器件衬底102中深度d1，深度d1小于深度D2(图8A，蚀刻阶段)；停止第一气体并且将第二气体(例如，含氟气体，诸如C4F8)引入工艺室以在形成沟槽220的器件衬底102的表面上方形成保护层224(图8B，沉积阶段)；停止第二气体并且将第一气体引入工艺室以进一步蚀刻器件衬底102并且将沟槽220延伸至器件衬底102中深度d2，深度d2小于深度D2(图8C，蚀刻阶段)；停止第一气体并且将第二气体引入工艺室以在形成沟槽220的器件衬底102的暴露表面上方形成保护层224(也称为聚合物层或钝化层)(图8D，沉积阶段)；以及重复博世工艺的循环(即，蚀刻阶段加上聚合物沉积阶段)，直到沟槽220延伸至器件衬底102中深度D2(图8E)。每个蚀刻阶段可以去除覆盖器件衬底102的表面的保护层224的部分(形成沟槽220底部)，但不去除覆盖器件衬底102的表面的保护层224的部分(形成沟槽220的侧壁)。保护层224可以包括氟和碳(即，基于碳氟化合物的层)。博世工艺可以使用图案化的掩模层222作为蚀刻掩模。在一些实施例中，当在图7D中在介电层115中形成沟槽220时，形成图案化的掩模层222并且将图案化的掩模层222用作蚀刻掩模。
在图8E中，因为博世工艺在每个蚀刻阶段期间横向蚀刻(以及垂直蚀刻)器件衬底102，所以沟槽220在器件衬底102中具有圆齿侧壁、波浪侧壁、粗糙侧壁或它们的组合，它们由曲线段226形成。粗糙侧壁会不利地影响随后形成的TSV 130。例如，TSV 130可能从器件衬底102的圆齿侧壁和/或粗糙侧壁分层。因此，在图7F中，对沟槽220的侧壁执行平滑工艺。调节平滑工艺的参数以去除器件衬底102中的沟槽220的圆齿侧壁、波浪侧壁、粗糙侧壁或它们的组合。例如，在平滑工艺之后，沟槽220具有基本线性的的侧壁和/或基本平坦的侧壁228。在一些实施例中，平滑工艺是选择性地去除半导体材料(例如，器件衬底102的硅部分)的蚀刻工艺，而介电材料(例如，介电层115)的去除最少(甚至没有)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。在一些实施例中，平滑工艺还从沟槽220去除保护层224。在一些实施例中，在沟槽220中形成TSV 130之前，不执行平滑工艺，而是执行合适的工艺，诸如蚀刻工艺和/或清洁工艺，以去除保护层224。在一些实施例中，单独的工艺用于使沟槽220的侧壁平滑以及去除保护层224，诸如配置为去除保护层224的第一蚀刻工艺和使沟槽220的侧壁平滑的第二蚀刻工艺。在这样的实施例中，第一蚀刻工艺和第二蚀刻工艺具有至少一个不同的参数(例如，蚀刻气体、蚀刻时间等)。
在图7G中，制造继续以TSV 130填充沟槽220。TSV 130延伸穿过介电层115并且穿过器件衬底102至深度D。TSV 130包括设置在阻挡层242上方的导电插塞240。在一些实施例中，通过在工件200上方沉积阻挡材料(例如，TiN或TaN)(部分地填充沟槽220)，在工件200上方沉积体导电材料(例如，Cu)(填充沟槽220的剩余部分)，以及执行平坦化工艺(例如，CMP)以从工件200上方(例如，从介电层115的顶面、(n+x)层级互连层的金属线116的顶面和保护环140的(a+b)互连结构的金属线116的顶面上方)去除过量的阻挡层材料和过量的体导电材料来形成TSV130。填充沟槽220的阻挡材料和体导电材料的剩余部分分别形成阻挡层242和导电插塞240。
在图7H中，执行减薄工艺以将器件衬底102的厚度T2减小到厚度T3并且暴露TSV130，使得TSV 130完全延伸穿过器件衬底102。例如，在减薄工艺之后，TSV 130在器件衬底102中具有长度L2，长度L2等于厚度T3，并且TSV 130从器件衬底102的侧104(例如，前侧)延伸至侧106(例如，背侧)。长度L2等于器件衬底102中的TSV 130的期望长度Hb。TSV 130的长度L1小于或等于介电层115中的TSV 130的期望长度Ha。在沟槽220的深度D2大于器件衬底102中的TSV 130的期望长度Hb的实施例中，在暴露TSV 130之后，减薄工艺继续以减小TSV130的长度。在这样的实施例中，减薄工艺持续足够的时间以将TSV 130的长度从第一长度(例如，等于深度D2的长度)减小到第二长度(例如，等于期望长度Hb的长度L2)。因此，减薄工艺减小了沿着z方向的器件衬底102的厚度和/或TSV 130的长度。减薄工艺是研磨工艺、平坦化工艺(例如，CMP)、蚀刻工艺、其他合适的工艺或它们的组合。将减薄工艺施加至器件衬底102的侧106。在一些实施例中，在执行减薄工艺之前，将工件200附接至载体晶圆。例如，介电层115和/或最顶部的图案化的金属层(例如，TC层)可以接合至载体晶圆。
在图7I中，在MLI部件110、TSV 130和保护环140上方形成TC层。在一些实施例中，长度Ha是TC层中的通孔124的厚度与形成TC之前的介电层115中的TSV 130的长度L1的总和。在一些实施例中，长度Ha不包括TC层中的通孔124的厚度，并且介电层115中的TSV 130的长度Ha等于形成TC层之前的介电层115中的TSV 130的长度L1。在一些实施例中，形成TC层包括在工件200上方沉积钝化层以及图案化钝化层以在其中具有开口，该开口暴露MLI部件110的(n+x)层级互连层的金属线116、TSV 130和保护环140的(a+b)互连结构的金属线116(即，工件200的最顶部金属部件)。图案化的钝化层中的开口中的一个可以暴露TSV130、保护环140以及TSV 130和保护环140之间的介电层115。在一些实施例中，形成TC层还包括在工件200上方沉积导电材料(该导电材料填充图案化的钝化层中的开口)以及执行平坦化工艺(平坦化工艺从钝化层的顶面上方去除过量的导电材料)，从而在钝化层中形成接触件120、接触件122和通孔124。沉积导电材料可以包括在图案化的钝化层上方沉积阻挡层，该阻挡层部分地填充图案化的钝化层中的开口，以及在阻挡层上方沉积体层，该体层填充开口的剩余部分。在一些实施例中，在减薄工艺之前形成TC层。
图9是根据本发明的各个方面的用于制造诸如TSV 130的贯通孔的方法300的流程图。在框310处，方法300包括在半导体衬底的第一侧上方形成后段制程(BEOL)结构。BEOL结构包括设置在介电层中的图案化的金属层。半导体衬底具有与第一侧相对的第二侧。BEOL结构具有第一厚度，半导体衬底具有第二厚度，并且第二厚度大于第一厚度。在框315处，方法300包括形成沟槽，沟槽延伸穿过BEOL结构的介电层并且至半导体衬底中的深度。该深度大于第一厚度并且小于第二厚度。在框320处，方法300包括在沟槽中形成导电结构。在框325处，方法300包括对半导体衬底的第二侧执行减薄工艺以暴露导电结构。在减薄工艺之后，导电结构从半导体衬底的第一侧延伸至第二侧。在一些实施例中，方法300还包括在形成BEOL结构的同时形成互连结构的堆叠件。互连结构的堆叠件形成限定介电层的区域的环。沟槽形成在介电层的区域中并且延伸穿过介电层的区域。在一些实施例中，导电结构在介电层中具有第一长度，并且在半导体衬底中具有第二长度。在一些实施例中，第一长度小于第二长度。在一些实施例中，第一长度与第二长度的比率为约0.25至约0.5。在一些实施例中，BEOL结构和半导体衬底形成半导体结构，半导体结构可以附接(接合)至另一个半导体结构。例如，半导体衬底的第二侧附接至第二半导体结构，并且导电结构电和/或物理连接第一半导体结构和第二半导体结构。为了清楚起见，已经简化了图9以更好地理解本发明的发明构思。可以在方法300之前、期间和之后提供附加步骤，并且对于方法300的附加实施例，可以移动、替换或消除描述的一些步骤。
图10是根据本发明的各个方面的器件衬底102的部分或整体的局部图解截面图。在图10中，器件衬底102具有器件区域202A、器件区域202B和中间区域202C。器件衬底102包括半导体衬底402和各种晶体管，诸如器件区域202A中的晶体管404A和器件区域202B中的晶体管404B。晶体管404A和晶体管404B的每个包括设置在相应的源极/漏极412(例如，外延源极/漏极)之间的相应的栅极结构410(可以包括沿着栅极堆叠件(例如，设置在栅极电介质上方的栅电极)设置的栅极间隔件)，源极/漏极412设置在半导体衬底402上、中和/或上方，其中沟道在半导体衬底402中的相应的源极/漏极412之间延伸。器件衬底102还可以包括隔离结构414，诸如浅沟槽隔离部件，隔离结构414将诸如晶体管404A和晶体管404B的晶体管和/或器件衬底102的其他器件彼此分隔开和/或电隔离。器件衬底102还包括介电层420和介电层422，介电层420和介电层422与本文描述的介电层类似并且可以类似地制造(即，介电层420可以包括一个或多个ILD层和/或一个或多个CESL)。栅极接触件432设置在介电层420和介电层422中，源极/漏极接触件434设置在介电层420中，并且通孔436设置在介电层422中。栅极接触件432将栅极结构410(特别是，栅电极)电和物理连接至MLI部件110，并且源极/漏极接触件434和/或通孔436将源极/漏极412电和物理连接至MLI部件110。在一些实施例中，介电层420、介电层422、栅极接触件432、源极/漏极接触件434和通孔436形成MEOL层440。在一些实施例中，栅极接触件432、源极/漏极接触件434、通孔436或它们的组合物理和/或电连接至MLI部件110的n层级互连层。在一些实施例中，栅极接触件432和/或通孔436可以形成n层级互连层的Vn层的部分，并且栅极接触件432和/或通孔436物理和/或电连接至n层级互连层的Mn层。在这样的实施例中，保护环140的互连结构的通孔118可以设置在介电层422中。在一些实施例中，介电层420和/或介电层422形成介电层115的部分。在一些实施例中，接触件(未示出)设置在中间区域202C中的半导体衬底402中的掺杂区域上方的介电层420中，并且通孔(未示出)设置在接触件上方的介电层422中。在一些实施例中，中间区域202c中的接触件和通孔可以将掺杂区域物理和/或电连接至保护环140。在这样的实施例中，通孔可以是保护环140的互连结构的通孔118，并且在一些实施例中，通孔可以设置在n层级互连层的Vn层中。为了清楚起见，已经简化了图10以更好地理解本发明的发明构思。可以在器件衬底102中添加附加部件，并且在器件衬底102的其他实施例中可以替换、修改或消除下面描述的一些部件。
本发明提供了许多不同的实施例。示例性半导体结构包括：器件衬底，具有第一侧和第二侧。介电层设置在器件衬底的第一侧上方。贯通孔沿着第一方向延伸穿过介电层并且从第一侧穿过器件衬底延伸至第二侧。贯通孔具有沿着第一方向的总长度和沿着不同于第一方向的第二方向的宽度。总长度是介电层中的贯通孔的第一长度和器件衬底中的贯通孔的第二长度的总和。第一长度小于第二长度。保护环设置在介电层中和贯通孔周围。
在一些实施例中，第一长度与第二长度的比率为约0.25至约0.5。在一些实施例中，宽度与第一长度的比率为约0.5至约2.0。在一些实施例中，第一长度为约1.5μm至约2.5μm，并且宽度为约1.5μm至约2.5μm。在一些实施例中，贯通孔是金属通孔。
在一些实施例中，保护环包括沿着第一方向堆叠的金属层。金属层包括第一侧壁和第二侧壁。第一侧壁形成保护环的内侧壁，并且第二侧壁形成保护环的外侧壁。第一侧壁沿着轴对准，该轴沿着第一方向延伸。在一些实施例中，内侧壁界定介电层的区域，并且贯通孔延伸穿过介电层的区域。在一些实施例中，内侧壁与贯通孔之间的距离为约0.2μm至约0.5μm。该距离沿着第二方向。在一些实施例中，半导体结构还包括连接至贯通孔和保护环的顶部接触层。在一些实施例中，保护环的金属层包括金属层的第一集合和金属层的第二集合。金属层的第一集合设置在器件衬底和金属层的第二集合之间。金属层的第二集合连接至金属层的第一集合和顶部接触层。在一些实施例中，顶部接触层具有沿着第一方向的第一厚度，金属层的第二集合具有沿着第一方向的第二厚度，并且金属层的第一集合具有沿着第一方向的第三厚度。在一些实施例中，第一厚度大于第二厚度和第三厚度。在一些实施例中，第三厚度大于第二厚度。
示例性半导体布置包括第一半导体结构和第二半导体结构。第一半导体结构具有位于半导体衬底上方的介电层。导电结构穿过第一半导体结构的介电层延伸第一距离并且穿过第一半导体结构的半导体衬底延伸第二距离至第二半导体结构。第一距离与第二距离的比率为约0.25至约0.5。互连结构的堆叠件设置在介电层中。互连结构的堆叠件在导电结构周围形成环。在一些实施例中，导电结构的直径与第一距离的比率为约0.5至约2。在一些实施例中，第一距离小于介电层的厚度，并且第二距离等于半导体衬底的厚度。在一些实施例中，导电结构包括设置在阻挡层上方的铜插塞。
在一些实施例中，第一半导体结构是第一芯片，并且第二半导体结构是第二芯片。在一些实施例中，第一半导体结构还包括设置在介电层中的金属化层，并且互连结构的堆叠件中的互连结构的数量等于设置在介电层中的金属化层的数量。在一些实施例中，互连结构的堆叠件具有基本垂直的侧壁，并且介电层填充导电结构和基本垂直的侧壁之间的间距。在一些实施例中，导电结构与基本垂直的侧壁之间的间距为约0.2μm至约0.5μm。在一些实施例中，互连结构的堆叠件包括金属线和通孔。互连结构的堆叠件的每个互连结构具有相应的金属线和相应的通孔。金属线具有面向导电结构的第一侧壁和与第一侧壁相对的第二侧壁。在一些实施例中，第一侧壁垂直对准。
本申请的一些实施例提供了一种半导体结构，包括：器件衬底，具有第一侧和第二侧；介电层，设置在所述器件衬底的所述第一侧上方；贯通孔，沿着第一方向延伸穿过所述介电层并且从所述第一侧穿过所述器件衬底延伸至所述第二侧，其中：所述贯通孔具有沿着所述第一方向的总长度和沿着不同于所述第一方向的第二方向的宽度，所述总长度是所述介电层中的所述贯通孔的第一长度和所述器件衬底中的所述贯通孔的第二长度的总和，并且所述第一长度小于所述第二长度；以及保护环，设置在所述介电层中和所述贯通孔周围。在一些实施例中，所述第一长度与所述第二长度的比率为0.25至0.5。在一些实施例中，所述宽度与所述第一长度的比率为0.5至2.0。在一些实施例中，所述第一长度为1.5μm至2.5μm，并且所述宽度为1.5μm至2.5μm。在一些实施例中，所述保护环包括沿着所述第一方向堆叠的金属层；所述金属层包括第一侧壁和第二侧壁；所述第一侧壁形成所述保护环的内侧壁，并且所述第二侧壁形成所述保护环的外侧壁；并且所述第一侧壁沿着轴对准，所述轴沿着所述第一方向延伸。在一些实施例中，所述内侧壁界定所述介电层的区域；所述贯通孔延伸穿过所述介电层的所述区域；并且所述内侧壁与所述贯通孔之间的距离为0.2μm至0.5μm，并且所述距离沿着所述第二方向。在一些实施例中，半导体结构还包括连接至所述贯通孔和所述保护环的顶部接触层，其中：所述保护环的所述金属层包括金属层的第一集合和金属层的第二集合，其中，所述金属层的第一集合设置在所述器件衬底和所述金属层的第二集合之间，并且所述金属层的第二集合连接至所述金属层的第一集合和所述顶部接触层；所述顶部接触层具有沿着所述第一方向的第一厚度，所述金属层的第二集合具有沿着所述第一方向的第二厚度，并且所述金属层的第一集合具有沿着所述第一方向的第三厚度；并且所述第一厚度大于所述第二厚度和所述第三厚度，并且所述第三厚度大于所述第二厚度。在一些实施例中，所述贯通孔为金属通孔。
本申请的另一些实施例提供了一种半导体布置，包括：第一半导体结构，具有位于半导体衬底上方的介电层；第二半导体结构；导电结构，穿过所述第一半导体结构的所述介电层延伸第一距离并且穿过所述第一半导体结构的所述半导体衬底延伸第二距离至所述第二半导体结构，其中，所述第一距离与所述第二距离的比率为0.25至0.5；互连结构的堆叠件，设置在所述介电层中，其中，所述互连结构的堆叠件在所述导电结构周围形成环。在一些实施例中，所述导电结构的直径与所述第一距离的比率为0.5至2。在一些实施例中，所述第一距离小于所述介电层的厚度，并且所述第二距离等于所述半导体衬底的厚度。在一些实施例中，所述第一半导体结构是第一芯片，并且所述第二半导体结构是第二芯片。在一些实施例中，所述第一半导体结构还包括设置在所述介电层中的金属化层，其中，所述互连结构的堆叠件中的互连结构的数量等于设置在所述介电层中的所述金属化层的数量。在一些实施例中，所述导电结构包括设置在阻挡层上方的铜插塞。在一些实施例中，所述互连结构的堆叠件具有垂直侧壁，其中，所述介电层填充所述导电结构和所述垂直侧壁之间的间距。在一些实施例中，所述导电结构与所述垂直侧壁之间的间距为0.2μm至0.5μm。在一些实施例中，所述互连结构的堆叠件包括金属线和通孔，其中，所述互连结构的堆叠件的每个互连结构具有相应的金属线和相应的通孔；并且所述金属线具有面向所述导电结构的第一侧壁和与所述第一侧壁相对的第二侧壁，其中，所述第一侧壁垂直对准。
本申请的又一些实施例提供了一种方法，包括：在半导体衬底的第一侧上方形成后段制程(BEOL)结构，其中，所述后段制程结构包括设置在介电层中的图案化的金属层，所述半导体衬底具有与所述第一侧相对的第二侧，所述后段制程结构具有第一厚度，所述半导体衬底具有第二厚度，并且所述第二厚度大于所述第一厚度；形成沟槽，所述沟槽延伸穿过所述后段制程结构的所述介电层并且延伸至所述半导体衬底中深度D，其中，所述深度D大于所述第一厚度并且小于所述第二厚度；在所述沟槽中形成导电结构；以及对所述半导体衬底的所述第二侧执行减薄工艺以暴露所述导电结构，其中，在所述减薄工艺之后，所述导电结构从所述半导体衬底的所述第一侧延伸至所述第二侧。在一些实施例中，所述导电结构在所述介电层中具有第一长度，并且在所述半导体衬底中具有第二长度，并且所述第一长度与所述第二长度的比率为0.25至0.5。在一些实施例中，方法还包括：在形成所述后段制程结构的同时，形成互连结构的堆叠件，其中，所述互连结构的堆叠件形成环，所述环限定所述介电层的区域，并且其中，所述沟槽形成在所述介电层的所述区域中并且延伸穿过所述介电层的所述区域。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
器件衬底，具有第一侧和第二侧；
介电层，设置在所述器件衬底的所述第一侧上方；
贯通孔，沿着第一方向延伸穿过所述介电层并且从所述第一侧穿过所述器件衬底延伸至所述第二侧，其中：
所述贯通孔具有沿着所述第一方向的总长度和沿着不同于所述第一方向的第二方向的宽度，
所述总长度是所述介电层中的所述贯通孔的第一长度和所述器件衬底中的所述贯通孔的第二长度的总和，并且
所述第一长度小于所述第二长度；以及
保护环，设置在所述介电层中和所述贯通孔周围。
2.根据权利要求1所述的半导体结构，其中，所述第一长度与所述第二长度的比率为0.25至0.5。
3.根据权利要求1所述的半导体结构，其中，所述宽度与所述第一长度的比率为0.5至2.0。
4.根据权利要求3所述的半导体结构，其中，所述第一长度为1.5μm至2.5μm，并且所述宽度为1.5μm至2.5μm。
5.根据权利要求1所述的半导体结构，其中：
所述保护环包括沿着所述第一方向堆叠的金属层；
所述金属层包括第一侧壁和第二侧壁；
所述第一侧壁形成所述保护环的内侧壁，并且所述第二侧壁形成所述保护环的外侧壁；并且
所述第一侧壁沿着轴对准，所述轴沿着所述第一方向延伸。
6.根据权利要求5所述的半导体结构，其中：
所述内侧壁界定所述介电层的区域；
所述贯通孔延伸穿过所述介电层的所述区域；并且
所述内侧壁与所述贯通孔之间的距离为0.2μm至0.5μm，并且所述距离沿着所述第二方向。
7.根据权利要求5所述的半导体结构，还包括连接至所述贯通孔和所述保护环的顶部接触层，其中：
所述保护环的所述金属层包括金属层的第一集合和金属层的第二集合，其中，所述金属层的第一集合设置在所述器件衬底和所述金属层的第二集合之间，并且所述金属层的第二集合连接至所述金属层的第一集合和所述顶部接触层；
所述顶部接触层具有沿着所述第一方向的第一厚度，所述金属层的第二集合具有沿着所述第一方向的第二厚度，并且所述金属层的第一集合具有沿着所述第一方向的第三厚度；并且
所述第一厚度大于所述第二厚度和所述第三厚度，并且所述第三厚度大于所述第二厚度。
8.根据权利要求1所述的半导体结构，其中，所述贯通孔为金属通孔。
9.一种半导体布置，包括：
第一半导体结构，具有位于半导体衬底上方的介电层；
第二半导体结构；
导电结构，穿过所述第一半导体结构的所述介电层延伸第一距离并且穿过所述第一半导体结构的所述半导体衬底延伸第二距离至所述第二半导体结构，其中，所述第一距离与所述第二距离的比率为0.25至0.5；
互连结构的堆叠件，设置在所述介电层中，其中，所述互连结构的堆叠件在所述导电结构周围形成环。
10.一种形成半导体结构的方法，包括：
在半导体衬底的第一侧上方形成后段制程(BEOL)结构，其中，所述后段制程结构包括设置在介电层中的图案化的金属层，所述半导体衬底具有与所述第一侧相对的第二侧，所述后段制程结构具有第一厚度，所述半导体衬底具有第二厚度，并且所述第二厚度大于所述第一厚度；
形成沟槽，所述沟槽延伸穿过所述后段制程结构的所述介电层并且延伸至所述半导体衬底中深度D，其中，所述深度D大于所述第一厚度并且小于所述第二厚度；
在所述沟槽中形成导电结构；以及
对所述半导体衬底的所述第二侧执行减薄工艺以暴露所述导电结构，其中，在所述减薄工艺之后，所述导电结构从所述半导体衬底的所述第一侧延伸至所述第二侧。
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