CN115881027A - 显示设备及该显示设备的驱动方法 - Google Patents

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金泫郁
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Abstract

提供了一种显示设备，包括：显示面板，被配置为显示图像；栅极驱动电路，连接到显示面板；数据驱动电路，连接到显示面板；以及时序控制器，被配置为控制栅极驱动电路和数据驱动电路，其中，数据驱动电路感测从栅极驱动电路输出的栅极信号，并且基于另一设备的工作或从另一设备产生的信号，并且基于感测到的栅极信号来控制数据输出时序。

Description

显示设备及该显示设备的驱动方法
本申请要求于2021年9月28日提交的韩国专利申请第10-2021-0128016号的优先权。
技术领域
本公开涉及一种显示设备及该显示设备的驱动方法。
背景技术
随着信息技术的发展，作为用户与信息之间的连接媒介的显示设备的市场不断增长。因此，例如发光显示设备(LED)、量子点显示设备(QDD)以及液晶显示设备(LCD)的显示设备的使用不断增加。
上述的显示设备中的每一个包括：显示面板，包括子像素；驱动单元，被配置为输出用于驱动显示面板的驱动信号；电源单元，被配置为产生待供应到显示面板或驱动单元的电源；等。
在显示设备中的每一个中，当例如扫描信号、数据信号等的驱动信号被供应到形成在显示面板中的子像素时，可以通过选择特定子像素透射光或直接发光以显示图像。
发明内容
因此，本公开旨在提供一种显示设备及其驱动方法，该显示设备基本上消除了由于现有技术的限制和缺点导致的一个或多个问题。
实施例的目的是基于时序控制器与数据驱动电路之间的交互工作，自动地校正并且优化数据驱动单元的数据输出时序，以提高数据驱动电路的驱动稳定性和输出精度。
将在说明书中部分地阐述实施例的附加优点、目的以及特征。可以通过书面的说明书、其权利要求以及附图中具体指出的结构来实现和获得这些目的和其他优点。
因此，提供了一种显示设备，包括：显示面板，被配置为显示图像；栅极驱动电路，连接到显示面板；数据驱动电路，连接到显示面板；以及时序控制器，被配置为控制栅极驱动电路和数据驱动电路，其中，数据驱动电路感测从栅极驱动电路输出的栅极信号，并且基于另一设备(例如，另一部件或另一控制器)的工作或从另一设备产生的信号，并且基于感测到的栅极信号来控制数据输出时序。
数据驱动电路可以包括至少两个感测端子，至少两个感测端子连接到位于显示面板上的栅极线或虚设栅极线的两个点，以感测从栅极驱动电路输出的栅极信号。
至少两个感测端子可以位于数据驱动电路的一侧的最外侧和另一侧的最外侧。
可以基于栅极信号和被施加到栅极驱动电路的栅极起始脉冲来控制数据驱动电路的数据输出时序。
可以基于栅极信号和被施加到数据驱动电路的源极输出使能信号来控制数据驱动电路的数据输出时序。
可以通过基于栅极信号和通过在时序控制器与数据驱动电路之间接合的接口的数据输出信号来控制数据驱动电路的数据输出时序。
数据驱动电路可以包括通过延迟脉冲线彼此电连接的至少两个数据驱动电路，延迟脉冲线用于输入和输出包括另一设备或数据驱动电路的数据输出延迟信息的脉冲。
数据驱动电路可以包括信号感测电路，信号感测电路被配置为基于从栅极驱动电路输出的栅极信号、被施加到栅极驱动电路的栅极起始脉冲以及保持与栅极信号的栅极高电平相同电平的电压，计算栅极信号的逻辑高开始时间、逻辑高结束时间以及逻辑高保持时间。例如，逻辑高电平可以被解释为代表数字信号1(导通)的参数(例如，电压)的值。因此，逻辑高开始时间可以被解释为数字信号改变为1的时间，逻辑高结束时间可以被解释为数字信号从1改变的时间，并且逻辑高保持时间可以被解释为逻辑高停留在(例如，保持在)1的时间。
还提供了一种显示设备的驱动方法，该显示设备包括：显示面板，被配置为显示图像；栅极驱动电路，连接到显示面板；数据驱动电路，连接到显示面板；以及时序控制器，被配置为控制栅极驱动电路和数据驱动电路。该方法包括感测从栅极驱动电路输出的栅极信号，基于栅极信号计算数据驱动电路的数据输出延迟，并且基于数据输出延迟设定数据驱动电路的数据输出时序。
可以基于栅极信号和被施加到栅极驱动电路的栅极起始脉冲，基于栅极信号和被施加到数据驱动电路的源极输出使能信号，或基于栅极信号和通过在时序控制器与数据驱动电路之间接合的接口的数据输出信号，来控制数据驱动电路的数据输出时序。
应当理解，上文的一般描述和下文的详细描述均是说明性和解释性的，并且旨在提供对所要求保护的本发明的进一步解释。
附图说明
本公开包括附图以提供对本公开的进一步理解，并且附图被并入本申请并构成本申请的一部分，附图示出实施例并且与说明书一起用于支撑权利要求。在附图中：
图1是示意性地示出LED显示设备的框图，并且图2是示意性地示出图1中所示的子像素的配置图；
图3A和图3B是示出面板内栅极型栅极驱动单元的布置示例的图，并且图4和图5是与面板内栅极型栅极驱动单元相关的设备的示例性配置图；
图6至图8是示意性地示出根据第一实施例的数据输出时序的自动校正方法的图；
图9是根据第一实施例的时序控制器和数据驱动单元的示例性配置图，并且图10是图9所示的第一数据驱动单元的内部框图；
图11是大尺寸LED显示设备的局部配置图，图12是示出通过图11的栅极线感测的栅极信号的示例图，并且图13是用于描述基于图12的一部分的栅极信号的延迟特性的示例图；
图14是示出信号感测单元的配置的第一示例图，图15是示出信号感测单元的配置的第二示例图，图16是示出信号感测单元的配置的第三示例图，并且图17是示出信号感测单元的配置的第四示例图；
图18是示出根据第二实施例的包括定时设定单元的数据驱动单元的示例图，图19是根据第二实施例的数据驱动单元的示例性配置图，图20是图19所示的第一数据驱动单元的内部框图，并且图21是大尺寸LED显示设备的局部配置图；
图22是用于描述根据第二实施例的LED显示设备的驱动方法的图；
图23是用于描述根据第三实施例的LED显示设备的驱动方法的图；
图24是用于描述根据第四实施例的LED显示设备的驱动方法的图；
图25是示出根据第五实施例的包括定时设定单元的数据驱动单元的示例图，图26是根据第五实施例的通过延迟脉冲线连接的数据驱动单元的示例性配置图，图27是图26所示的第一数据驱动单元的内部框图，并且图28是大尺寸LED显示设备的局部配置图；
图29是用于描述根据第五实施例的LED显示设备的驱动方法的图；
图30是用于描述根据第六实施例的LED显示设备的驱动方法的图；
图31是示出适用于第二实施例、第三实施例以及第六实施例的输出时序的调节方法的示例图，图32是示出适用于第四实施例和第六实施例的输出时序的调节方法的示例图，图33是示出适用于第一实施例至第六实施例的输出时序的调节方法的示例图，并且图34是示出适用于第五实施例和第六实施例的输出时序的调节方法的示例图。
具体实施方式
现在将详细参考优选实施例，其示例在附图中示出。将在全部附图中尽可能地使用相同的附图标记来指代相同或类似的部件。
根据本公开的显示设备可以实现为电视机、图像播放器、个人计算机(PC)、家庭影院、车辆电子设备、智能手机等，但不限于此。例如，根据本公开的显示设备可以实现为LED显示设备(可以包括OLED显示设备)、QDD显示设备、LCD显示设备等。然而，在下文中，为了便于描述，给出基于无机发光二极管或有机发光二极管直接发光的LED(例如，LED显示设备)作为示例。
图1是示意性地示出LED显示设备的框图，并且图2是示意性地示出图1中所示的子像素的配置图。
如图1和图2所示，LED显示设备可以包括图像供应单元(电路)110、时序控制器120、栅极驱动单元(电路)130、数据驱动单元(电路)140、显示面板150、电源单元(电路)180等。
图像供应单元(组或主机系统)110可以输出各种驱动信号以及从外部供应的图像数据信号或存储在内部存储器中的图像数据信号。图像供应单元110可以将数据信号和各种驱动信号供应到时序控制器120。
时序控制器120可以输出用于控制栅极驱动单元130的工作时序的栅极时序控制信号GDC、用于控制数据驱动单元140的工作时序的数据时序控制信号DDC、各种同步信号(垂直同步信号Vsync和水平同步信号Hsync)等。时序控制器120可以将从图像供应单元110供应的数据信号DATA与数据时序控制信号DDC一起供应到数据驱动单元140。时序控制器120可以形成为集成电路(IC)并安装在印刷电路板上，然而，时序控制器120不限于此。
栅极驱动单元130可以响应于从时序控制器120供应的栅极时序控制信号GDC输出栅极信号(或扫描信号)。栅极驱动单元130可以通过栅极线GL1至GLm将扫描信号供应到显示面板150中包括的子像素。栅极驱动单元130可以形成为IC，或者可以使用面板内栅极方法直接形成在显示面板150上，但不限于此。
数据驱动单元140可以响应于从时序控制器120供应的数据时序控制信号DDC对数据信号DATA采样并锁存，基于伽马基准电压将数字数据信号转换成模拟数据电压，并且输出模拟数据电压。数据驱动单元140可以通过数据线DL1至DLn将数据电压供应到显示面板150中包括的子像素。数据驱动单元140可以形成为IC并且安装在显示面板150上或安装在印刷电路板上，但不限于此。
电源单元180可以基于从外部供应的外部输入电压产生具有高电位的第一电源和具有低电位的第二电源，并且通过第一电源线EVDD和第二电源线EVSS输出第一电源和第二电源。除了第一电源和第二电源之外，电源单元180还可以产生并输出驱动栅极驱动单元130所需的电压(例如，包括栅极高电压和栅极低电压的栅极电压)或驱动数据驱动单元140所需的电压(包括漏极电压和半漏极电压)。
显示面板150可以响应于包括栅极信号和数据电压的驱动信号、第一电源、第二电源等来显示图像。显示面板150的子像素直接发光。可以基于具有刚性或柔性的基板(例如，玻璃、硅、聚酰亚胺等)制造显示面板150。此外，发光的子像素可以包括包含红色、绿色以及蓝色的像素或包含红色、绿色、蓝色以及白色的像素。
例如，一个子像素SP可以连接到第一数据线DL1、第一栅极线GL1、第一电源线EVDD以及第二电源线EVSS，并且可以包括具有开关晶体管、驱动晶体管、电容器、有机发光二极管(OLED)等的像素电路。由于LED显示设备中使用的子像素SP直接发光，从而电路配置复杂，例如可能包括大量晶体管及它们之间的连接。此外，具有各种补偿电路，来补偿发光的OLED以及向OLED供应驱动电流的驱动晶体管的劣化。因此，在图1中，注意子像素SP以块的形式示意性地示出。
同时，在上文的描述中，时序控制器120、栅极驱动单元130、数据驱动单元140等已经被描述为单独的元件。然而，根据LED显示设备的实现方法，时序控制器120、栅极驱动单元130以及数据驱动单元140中的一个或多个可以集成到一个IC中。
图3A和图3B是示出面板内栅极型栅极驱动单元的布置示例的图，并且图4和图5是与面板内栅极型栅极驱动单元相关的设备的示例性配置图。
如图3A和3B所示，面板内栅极型栅极驱动单元130a和130b设置在显示面板150的非显示区域NA中。如图3A所示，栅极驱动单元130a和130b可以设置在显示面板150中的非显示区域NA的左部和右部。或者，如图3B所示，栅极驱动单元130a和130b可以设置在显示面板150中的非显示区域NA的上部和下部。
栅极驱动单元130a和130b被示出和描述为设置在位于显示区域AA的左侧和右侧或上侧和下侧的非显示区域NA中。然而，扫描驱动单元130a和130b可以设置在左侧、右侧、上侧或下侧中的一者上。
如图4所示，面板内栅极型栅极驱动单元130可以包括移位寄存器131和电平移位器135。电平移位器135可以基于从时序控制器120和电源单元180输出的信号和电压产生时钟信号Clks和起始信号Vst(例如，例如栅极起始脉冲的面板内栅极起始信号)。可以以K(K为大于或等于2的整数)个不同相位的形式产生时钟信号Clks，例如二相位、四相位以及八相位。
移位寄存器131可以基于从电平移位器135输出的信号Clks和Vst工作，并且输出能够使形成在显示面板上的晶体管导通或截止的栅极信号Gate[1]至Gate[m]。移位寄存器131可以使用面板内栅极方法形成为显示面板上的薄膜。因此，图3A和图3B中示出的栅极驱动单元130a和130b可以对应于移位寄存器131。
如图4和图5所示，与移位寄存器131不同，电平移位器135可以独立地形成为IC或者可以包括在电源单元180中，然而这仅是示例配置，而本公开不限于此。
图6至图8是用于示意性地描述根据第一实施例的数据输出时序的自动校正方法的图。
如图6至图8所示，在根据本公开的LED显示设备中，可以基于时序控制器120(T-CON)与数据驱动单元140(SD-IC)之间的交互工作(即，协作或交互)，自动校正数据驱动单元140的数据输出时序。具体地，数据驱动单元140(SD-IC)可以参照另一个器件的工作或从该另一个器件产生的信号并对其进行分析，通过栅极线感测栅极信号，这使得数据驱动单元140能够自动控制数据输出时序(在下文中进行描述)。这里，术语“另一个器件”可以理解为表示例如控制器的另一个部件。例如，其他部件可以是如下部件：数据驱动电路140、显示设备的另一个数据驱动电路140B、时序控制器、时序控制器120的定时设定单元128；数据驱动电路140的定时设定单元128；数据驱动单元140的时序控制单元145、另一数据驱动电路140B的定时设定单元128；或另一数据驱动电路140B的时序控制单元145。
尽管实施例描述了感测栅极信号和栅极信号中的延迟的数据驱动电路，然而，可以理解，另一个部件或IC可以专用于执行感测。因此，在一部分实施例中，由除了数据驱动电路之外的部件感测栅极信号。另一个部件可以包括两个感测端子，这两个感测端子以与本文描述的数据驱动单元的感测端子相同的方式工作。感测端子设置为感测与数据驱动电路的位置对应的位置处的栅极信号。
首先，可以将栅极起始脉冲GSP施加到栅极驱动单元GD-IC或GIP和数据驱动单元140(SD-IC)(S110)。在这种情况下，栅极起始脉冲GSP可以实现为同时传输到栅极驱动单元GD-IC和数据驱动单元140(SD-IC)。
接下来，可以执行控制操作，使得数据驱动单元140(SD-IC)感测传输虚设栅极信号的虚设栅极线或传输栅极信号的栅极线(S120)。该控制操作的执行导致栅极信号或虚设栅极信号的感测信号时序延迟。在这种情况下，例如，由于虚设栅极线不会引起由感测线的连接导致的RC偏差，从而数据驱动单元140(SD-IC)可以被实现为感测虚设栅极线，这可以增加驱动稳定性。
接下来，可以执行控制操作，使得数据驱动单元140(SD-IC)使用感测到的栅极信号，基于感测到的信号时序延迟(在下文中，称为延迟特性)计算数据输出延迟(S130)。
接下来，可以基于数据输出的延迟来设定数据驱动单元140(SD-IC)的数据输出时序和延迟时序(S140)。
接下来，可以根据设定的数据输出时序和延迟时序自动校正数据驱动单元140的数据输出时序(S150)。
在第一实施例中，作为示例，时序控制器120(T-CON)和数据驱动单元140(SD-IC)被实现为单独的IC。因此，当时序控制器120(T-CON)和数据驱动单元140(SD-IC)被实现为单独的IC时，数据驱动单元140可以感测通过传输虚设栅极信号的虚设栅极线传输的栅极信号或传输栅极信号的栅极线等，以提供栅极线时序信息(即，下文将会描述的栅极信号的时序特性，例如，TDR(T_Delay Rising)、TDF(T_Delay Falling)、THS(T_High Start)、THE(T_High End)等)。此外，时序控制器120可以基于从数据驱动单元140传输的栅极线时序信息，提供用于自动校正数据驱动单元140的数据输出时序的数据输出时序信息。
根据上述方法，可以响应于栅极信号延迟自动校正数据驱动单元140的数据输出时序。例如，图8的曲线图示出了在栅极线的各个位置的栅极信号延迟的示例。
在下文中，将更详细地描述第一实施例。然而，在下文的描述中，作为示例，数据驱动单元感测虚设栅极线，以提供栅极线时序信息。
图9是根据第一实施例的时序控制器和数据驱动单元的示例性配置图，并且图10是图9所示的第一数据驱动单元的内部框图。
如图9所示，第一数据驱动单元140A和第二数据驱动单元140B可以电连接到栅极起始脉冲线GSPL和栅极线(或虚设栅极线)DGL，其中，栅极起始脉冲GSP通过栅极起始脉冲线GSPL传输，栅极信号通过栅极线(或虚设栅极线)DGL传输。
第一数据驱动单元140A的感测端子可以连接到栅极线DGL的第一感测点SENP1和与第一感测点SENP1分开的第二感测点SENP2。此外，第二数据驱动单元140B的感测端子可以连接到栅极线DGL的第三感测点SENP3和与第三感测点SENP3分开的第四感测点SENP4。本文描述的感测端子被描述为第一数据驱动单元140A的感测端子和第二数据驱动单元140B的感测端子。然而，可以理解，可替代地，一部分或全部感测端子(例如，至少两个感测端子)可以连接到显示设备的单独的部件。例如，一部分或全部感测端子可以连接到除了数据驱动单元之外的另一个IC，另一个IC可以作为栅极线DGL与数据驱动单元140A、140B之间的中间部件发挥作用并且可以中继从端子到数据驱动单元的感测信号。
从附图中可以看出，数据驱动单元140A和140B可以接收栅极起始脉冲，以确定感测到的栅极信号的延迟特性，并且基于分别在左侧最外部分和右侧最外部分设置的至少两个感测端子(例如，与位置对应)，感测从栅极驱动单元输出的栅极信号。左侧最外部分和右侧最外部分可以是特定数据驱动单元(例如，第一数据驱动单元140A或第二数据驱动单元140B)的最外侧部分。或者，至少两个感测端子可以位于数据驱动单元140A和140B的一侧的最外侧和另一侧的最外侧(即，两端)。这样，栅极线(或虚设栅极线)上的感测点之间的距离被最大化，并且提高了栅极信号的感测精度。
数据驱动单元140A和140B可以通过栅极线时序线GLT将基于栅极起始脉冲和感测到的栅极信号提供的栅极线时序信息传输到时序控制器120。
时序控制器120可以通过数据输出时序线DOT将基于时序信息(栅极线时序)提供的数据输出时序信息传输到数据驱动单元140A和140B。
如图10所示，第一数据驱动单元140A可以包括串并联控制器、移位寄存器、锁存器、数模转换单元(电路)DAC、多通道输出单元(电路)Multi-channel Output、第一信号感测单元(电路)SENC1、第二信号感测单元(电路)SENC2、时序控制单元Timing Control(也被称为控制器或时序控制)、放大单元(电路)G/A、模数转换单元(电路)ADC、采样电路单元(电路)Sample Circuit、信号传输单元(电路)TX等。第二数据驱动单元140B可以与第一数据驱动单元140A具有相同的配置。
串并联控制器可以被配置为执行控制移位寄存器和锁存器的功能，以将从外部施加的串行系统的数据信号转换为并行系统。
移位寄存器和锁存器可以被配置为响应于串并联控制器的控制，执行将以串行系统施加的数据信号转换为并行系统并且存储数据信号的功能。
数模转换单元DAC可以被配置为执行将从锁存器输出的并行系统的数字数据信号转换成模拟数据电压的功能。多通道输出单元Multi-channel Output可以被配置为执行将模拟数据电压输出到数据线DL1至DLn的功能。
时序控制单元Timing Control可以被配置为执行控制包括在第一数据驱动单元140A中的器件的工作时序的功能。
采样电路单元Sample Circuit可以被配置为通过与数据线一起设置的基准线，执行对包括在子像素中的器件的特性进行感测和采样的功能。放大单元G/A可以被配置为执行对从采样电路单元Sample Circuit输出的采样值进行放大的功能。模数转换单元ADC可以被配置为执行将从放大单元G/A输出的模拟采样值转换为数字采样值的功能。信号传输单元TX可以被配置为执行将数字采样值传输到时序控制器的功能。
放大单元G/A、模数转换单元ADC、采样电路单元Sample Circuit以及信号传输单元TX是用于补偿子像素中包括的元件(例如，驱动晶体管、有机发光二极管等)的部件，并且可以省略。
第一信号感测单元SENC1和第二信号感测单元SENC2可以被配置为执行通过栅极线感测栅极信号并且提供和输出栅极线时序信息的功能。第一信号感测单元SENC1可以被配置为通过连接到第一感测线的第一感测端子SENT1来感测栅极线的第一点，并且第二信号感测单元SENC2可以被配置为通过连接到第二感测线的第二感测端子SENT2来感测栅极线的第二点。
在下文中，将作为示例描述包括四个数据驱动单元和一个时序控制器并且被实现为使得从左侧和右侧施加栅极信号的LED显示设备(例如，大尺寸LED显示设备)。
图11是LED显示设备的局部配置图，图12是示出通过图11的栅极线感测的栅极信号的示例图，并且图13是用于描述基于图12的一部分的栅极信号的延迟特性的示例图。
如图11至图13所示，LED显示设备可以包括至少四个数据驱动单元140A至140D。第一数据驱动单元140A和第二数据驱动单元140B可以将数据信号施加到相对于显示面板的中心线的左侧显示区域，并且第三数据驱动单元140C和第四数据驱动单元140D可以将数据信号施加到相对于显示面板的中心线的右侧显示区域。
传输栅极信号Gate L和Gate R的虚设栅极线DGL和传输栅极起始脉冲GSP的栅极起始脉冲线GSPL可以设置在显示面板的显示区域或非显示区域中。
第一数据驱动单元140A至第四数据驱动单元140D可以共同连接到栅极起始脉冲线GSP。第一数据驱动单元140A可以从虚设栅极线DGL的第一点和第二点感测第一侧栅极信号Gate L。第二数据驱动单元140B可以从虚设栅极线DGL的第三点和第四点感测第一侧栅极信号Gate L。第三数据驱动单元140C可以从虚设栅极线DGL的第五点和第六点感测第二侧栅极信号Gate R。第四数据驱动单元140D可以从虚设栅极线DGL的第七点和第八点感测第二侧栅极信号Gate R。
当代表性地检查第一数据驱动单元140A的一部分时，第一信号感测单元SENC1可以包括接收第一感测信号SEN1的栅极信号感测单元(Gate Sensing)141和接收栅极起始脉冲GSP的定时计数器单元(Timing Counter)143。栅极信号感测单元141可以被配置为执行感测栅极线DGL上的各个点的栅极信号的功能。定时计数器单元143可以被配置为执行对栅极起始脉冲GSP的开始时间和结束时间进行计数的功能。
虚设栅极线DGL可以同时传输从第一(左侧)非显示区域中设置的栅极驱动单元输出的第一(左)栅极信号Gate L和从第二(右)非显示区域中设置的栅极驱动单元域输出的第二(右侧)栅极信号Gate R。
然而，一起参照图12和图11，从被施加第一侧栅极信号Gate L的输入点([1])开始，栅极信号的延迟特性可能朝向第一点([3])、第二点([4])、第三点([5])以及第四点([6])变差(即失真或延迟)。反之，从被施加第二侧栅极信号Gate R的输入点([2])开始，栅极信号的延迟特性可能朝向第八点([10])、第七点([9])、第六点([6])以及第五点([7])变差。也就是说，距离被施加第一侧栅极信号Gate L的输入点([1])最远的第四点([6])和距离被施加第二侧栅极信号Gate R的输入点([2])最远的第五点([7])可以是栅极信号的延迟(和/或失真)特性最差(即，最大或最明显)的点。
一起参照图11-图13，可以看出，与被施加第一侧栅极信号Gate L的输入点([1])相比较，从第一点([3])感测的栅极信号可能具有延迟特性。从与第一侧栅极信号Gate L相反的一侧施加的第二侧栅极信号Gate R可以具有相同的特性。在本文中，仅出于示例性目的而引用第一点([3])，并且在任何其他点处感测的栅极信号中可以存在相同或相似的延迟特性。然而，在其他点处感测的延迟特性可以具有不同的值和大小。
可以确定栅极信号的延迟特性的因子包括TDR(T_Delay Rising)、TDF(T_DelayFalling)、THS(T_High Start)、THE(T_High End)等，将在下文中进行描述。
TDR可以是用于确定在与输入点([1])处的栅极信号的逻辑高开始时间相比具有延迟时间之后，第一点([3])处的栅极信号从逻辑低(L)上升到逻辑高(H)的时间的因子。TDF可以是用于确定在与输入点([1])处的栅极信号的逻辑低开始时间相比具有延迟时间之后，第一点([3])处的栅极信号从逻辑高(H)下降到逻辑低(L)的时间的因子。THS可以是用于确定第一点([3])处的栅极信号的逻辑高(H)开始时间的因子，THE可以是用于确定第一点([3])处的栅极信号的逻辑高(H)结束时间的因子。
此外，TR可以是用于确定第一点([3])处的栅极信号从逻辑低(L)上升到逻辑高(H)所需时间的因子，THW可以是用于确定第一点([3])处的栅极信号的逻辑高(H)保持时间(或脉冲宽度)的因子，并且TF可以是用于确定第一点([3])处的栅极信号从逻辑高(H)下降到逻辑低(L)所需时间的因子。
因此，当施加表示栅极信号的输出开始的栅极起始脉冲GSP并且从多个点感测栅极信号Gate时，可以发现栅极信号的延迟特性。
因此，可以理解，第一信号感测单元SENC1包括可以感测每个点的栅极信号的栅极信号感测单元141和可以感测栅极起始脉冲的定时计数器单元143。因此，第一信号感测单元SENC1能够对栅极起始脉冲GSP的开始时间和结束时间进行计数。此外，可以理解，时序控制器120包括定时设定单元128，定时设定单元128用于提供数据输出时序信息Data OutputTiming，以基于栅极信号的延迟特性自动校正数据驱动单元140的数据输出时序。例如，可以基于THS和THE(或THW)等或图13中所示的任何其他特性来校正数据输出时序，以确定栅极信号的延迟特性。
在下文中，将描述用于确定栅极信号的延迟特性的信号感测单元(例如，图11中的信号感测单元SENC1)的各种示例。
图14是示出信号感测单元的配置的第一示例图，图15是示出信号感测单元的配置的第二示例图，图16是示出信号感测单元的配置的第三示例图，并且图17是示出信号感测单元的配置的第四示例图。
如图14所示，信号感测单元(电路)SENC1、SENC2可以包括第一比较器CMP1、第二比较器CMP2以及第三比较器CMP3，并且定时计数器单元(电路)143可以包括第一计数器单元CNT1和第二计数器单元CNT2。也就是说，第一信号感测单元SENC1和第二信号感测单元SENC2中的每一个可以包括三个比较器和两个计数器。
第一比较器CMP1可以具有连接到感测线SENL的非反相端子(+)、连接到基准线REFL的反相端子(-)以及连接到第一计数器单元CNT1的第一输入端子的输出端子。基准线REFL可以连接到能够保持与栅极信号的栅极高电平相同的电平的电压源。第一比较器CMP1的输出可以用作能够在感测线的上升沿处产生触发(Positive Edge of Sensing LineTriggered)的信号。如本文所使用的，感测线的上升沿可以被解释为表示感测线中的信号从逻辑低转变为逻辑高或从截止信号转变为导通信号的时间。
第二比较器CMP2可以具有连接到感测线SENL的反相端子(-)、连接到基准线REFL的非反相端子(+)以及连接到第二计数器单元CNT2的第一输入端子的输出端子。第二比较器CMP2的输出可以用作能够在感测线的下降沿处产生触发(Negative Edge of SensingLine Triggered)的信号。如本文所使用的，感测线的下降沿可以被解释为表示感测线中的信号从逻辑高转变为逻辑低或从导通信号转变为截止信号的时间。
第三比较器CMP3可以具有连接到基准线REFL的反相端子(-)、连接到栅极起始脉冲线GSPL的非反相端子(+)以及连接到第一计数器单元CNT1的第二输入端子和第二计数器单元CNT2的第二输入端子的输出端子。第三比较器CMP3的输出可以用作能够在栅极起始脉冲的上升沿产生触发(Positive Edge of GSP Triggered)的信号。
第一计数器单元CNT1可以使用基于第三比较器CMP3的输出开始计数并且基于第一比较器CMP1的输出暂停计数的方法，产生并输出用于确定栅极信号的逻辑高开始时间的信号THS。
第二计数器单元CNT2可以使用基于第三比较器CMP3的输出开始计数并且基于第二比较器CMP2的输出暂停计数的方法，产生并输出用于确定栅极信号的逻辑高结束时间的信号THE。
如图15所示，栅极信号感测单元141可以包括第一比较器CMP1、第二比较器CMP2以及第三比较器CMP3，并且定时计数器单元CNT1和CNT2可以包括第一计数器单元CNT1和第二计数器单元CNT2。也就是说，第一信号感测单元SENC1和第二信号感测单元SENC2中的每一个可以包括三个比较器和两个计数器。
第一比较器CMP1可以具有连接到感测线SENL的非反相端子(+)、连接到基准线REFL的反相端子(-)以及连接到第一计数器单元CNT1的第一输入端子和第二计数器单元CNT2的第二输入端子的输出端子。基准线REFL可以连接到能够保持与栅极信号的栅极高电平相同的电平的电压源。第一比较器CMP1的输出可以用作能够在感测线的上升沿(Positive Edge of Sensing Line Triggered)处产生触发的信号。
第二比较器CMP2可以具有连接到感测线SENL的反相端子(-)、连接到基准线REFL的非反相端子(+)以及连接到第二计数器单元CNT2的第一输入端子的输出端子。第二比较器CMP2的输出可以用作能够在感测线的下降沿处产生触发(Negative Edge of SensingLine Triggered)的信号。
第三比较器CMP3可以具有连接到基准线REFL的反相端子(-)、连接到栅极起始脉冲线GSPL的非反相端子(+)以及连接到第一计数器单元CNT1的第二输入端子的输出端子。第三比较器CMP3的输出可以用作能够在栅极起始脉冲的上升沿处产生触发(PositiveEdge of GSP Triggered)的信号。
第一计数器单元CNT1可以使用基于第三比较器CMP3的输出开始计数并且基于第三比较器CMP3的输出暂停计数的方法，产生并输出用于确定栅极信号的逻辑高开始时间的信号THS。
第二计数器单元CNT2可以使用基于第一比较器CMP1的输出开始计数并且基于第二比较器CMP2的输出暂停计数的方法，产生并输出用于确定栅极信号的逻辑高(H)保持时间(或脉冲宽度)的信号THW。
如图16所示，栅极信号感测单元141可以包括第一比较器CMP1、第二比较器CMP2、第三比较器CMP3和模数转换单元ADC，并且定时计数器单元CNT1和CNT2可以包括第一计数器单元CNT1和第二计数器单元CNT2。也就是说，第一信号感测单元SENC1和第二信号感测单元SENC2可以包括一个模数转换单元、三个比较器以及两个计数器。
模数转换单元ADC可以具有连接到感测线SENL的输入端子以及连接到第一比较器CMP1的非反相端子(+)和第二比较器CMP2的反相端子(-)的输出端子。模数转换单元ADC可以输出与栅极信号的逻辑状态对应的0或1。
第一比较器CMP1可以具有连接到模数转换单元ADC的输出端子的非反相端子(+)、连接到阈值电压线THL的反相端子(-)以及连接到第一计数器单元CNT1的第一输入端子的输出端子。阈值电压线THL可以连接到能够施加等于逻辑高1的信号的器件。第一比较器CMP1的输出可以用作能够在感测线的上升沿处产生触发(Positive Edge of SensingLine Triggered)的信号。
第二比较器CMP2可以具有连接到模数转换单元ADC的输出端子的反相端子(-)、连接到阈值电压线THL的非反相端子(+)以及连接到第二计数器单元CNT2的第一输入端子的输出端子。第二比较器CMP2的输出可以用作能够在感测线的下降沿处产生触发(NegativeEdge of Sensing Line Triggered)的信号。
第三比较器CMP3可以具有连接到基准线REFL的反相端子(-)、连接到栅极起始脉冲线GSPL的非反相端子(+)以及连接到第一计数器单元CNT1第二输入端子和第二计数器单元CNT2的第二输入端子的输出端子。第三比较器CMP3的输出可以用作能够在栅极起始脉冲的上升沿处产生触发(Positive Edge of GSP Triggered)的信号。
第一计数器单元CNT1可以使用基于第三比较器CMP3的输出开始计数并且基于第一比较器CMP1的输出暂停计数的方法，产生并输出通过将栅极信号数字化而获得的信号TADC。
第二计数器单元CNT2可以使用基于第三比较器CMP3的输出开始计数并且基于第二比较器CMP2的输出暂停计数的方法，生成并输出用于确定栅极信号的逻辑高结束时间的信号THE。
如图17所示，栅极信号感测单元141可以包括第一比较器CMP1、第二比较器CMP2、第三比较器CMP3以及模数转换单元ADC，并且定时计数器单元CNT1和CNT2可以包括第一计数器单元CNT1和第二计数器单元CNT2。也就是说，第一信号感测单元SENC1和第二信号感测单元SENC2可以包括一个模数转换单元、三个比较器以及两个计数器。
模数转换单元ADC可以具有连接到感测线SENL的输入端子以及连接到第一比较器CMP1的非反相端子(+)和第二比较器CMP2的反相端子(-)的输出端子。模数转换单元ADC可以输出与栅极信号的逻辑状态对应的0或1。
第一比较器CMP1可以具有连接到模数转换单元ADC的输出端子的非反相端子(+)、连接到阈值电压线THL的反相端子(-)以及连接到第一计数器单元CNT1的第一输入端子和第二计数器单元CNT2的第二输入端子的输出端子。阈值电压线THL可以连接到能够施加等于逻辑高1的信号的器件。第一比较器CMP1的输出可以用作能够在感测线的上升沿处产生触发(Positive Edge of Sensing Line Triggered)的信号。
第二比较器CMP2可以具有连接到模数转换单元ADC的输出端子的反相端子(-)、连接到阈值电压线THL的非反相端子(+)以及连接到第二计数器单元CNT2的第一输入端子的输出端子。第二比较器CMP2的输出可以用作能够在感测线的下降沿处产生触发(NegativeEdge of Sensing Line Triggered)的信号。
第三比较器CMP3可以具有连接到基准线REFL的反相端子(-)、连接到栅极起始脉冲线GSPL的非反相端子(+)以及连接到第一计数器单元CNT1的第二输入端子和第二计数器单元CNT2的第二输入端子的输出端子。第三比较器CMP3的输出可以用作能够在栅极起始脉冲的上升沿处产生触发(Positive Edge of GSP Triggered)的信号。
第一计数器单元CNT1可以使用基于第三比较器CMP3的输出开始计数并且基于第一比较器CMP1的输出暂停计数的方法，产生并输出通过将栅极信号数字化而获得的信号TADC。
第二计数器单元CNT2可以使用基于第一比较器CMP1的输出开始计数并且基于第二比较器CMP2的输出暂停计数的方法，产生并输出用于确定栅极信号的逻辑高(H)保持时间(或脉冲宽度)的信号THW。
在下文中，将给出第二实施例的描述，在第二实施例中，在数据驱动单元中包括用于提供数据输出时序信息的定时设定单元等。
图18是示出根据第二实施例的包括定时设定单元的数据驱动单元的示例图，图19是根据第二实施例的数据驱动单元的示例性配置图，图20是图19所示的第一数据驱动单元的内部框图，并且图21是LED显示设备(例如，大尺寸LED显示设备)的局部配置图。
如图18所示，数据驱动单元140还可以包括用于提供数据输出时序信息的定时设定单元(Timing Setting)，以基于从数据驱动单元传输的栅极线时序信息自动校正数据驱动单元140的数据输出时序，与时序控制器120中的用于此目的定时设定单元的第一实施例不同。如图19所示，即使进一步包括定时设定单元(Timing Setting)等，第一数据驱动单元140A和第二数据驱动单元140B也可以电连接到栅极线(或虚设栅极线)DGL，栅极信号通过栅极线(或虚设栅极线)DGL与传输栅极起始脉冲GSP的栅极起始脉冲线GSPL一起传输。
如图20所示，与第一实施例一样，第一数据驱动单元140A可以包括串并联控制器、移位寄存器、锁存器、数模转换单元DAC、多通道输出单元Multi-channel Output、第一信号感测单元SENC1、第二信号感测单元SENC2、控制器(例如，时序控制单元)Timing Control、放大单元G/A、模数转换单元ADC、采样电路单元Sample Circuit、信号传输单元(电路)TX等。然而，与第一实施例不同，第一数据驱动单元140A可以包括定时设定单元(TimingSetting)。在图20所示的实施例中，第二数据驱动单元140B可以具有与第一数据驱动单元140A相同的配置。
如图21所示，当实现为大尺寸LED显示设备时，与第一实施例一样，可以包括至少四个数据驱动单元140A至140D。第一数据驱动单元140A和第二数据驱动单元140B可以将数据信号施加到相对于显示面板的中心线的左侧显示区域，第三数据驱动单元140C和第四数据驱动单元140D可以将数据信号施加到相对于显示面板的中心线的右侧显示区域。
与第一实施例一样，第一信号感测单元SENC1可以包括接收第一感测信号SEN1的栅极信号感测单元(Gate Sensing)141和接收栅极起始脉冲GSP的定时计数器单元(TimingCounter)143。此外，第二信号感测单元SENC1可以具有与第一信号感测单元SENC1相同的配置。
在下文中，将给出根据第二实施例的LED显示设备的驱动方法的描述。
图22是用于描述根据第一实施例和第二实施例的LED显示设备的驱动方法的图。在图22中，注意以顺序①至⑩描述是为了帮助理解与驱动方法的流程相关的内容。然而，不必按照描述的步骤①至⑩的顺序执行。此外，描述了尽管在数据驱动单元的定时设定单元148和时序控制单元145(也被称为控制器或时序控制器)中同时执行并行控制，然而在栅极信号感测单元141和定时计数器单元143中在不同时间执行串行控制，应将其解释为示例，以便更好地理解。也就是说，根据设备配置、算法、反应速度等，可以同时或不同时执行在同一配置内执行的控制方法。
如图22所示，首先(①)，可以从时序控制器120输出栅极起始脉冲GSP。接下来(②)，可以通过连接到数据驱动单元的栅极信号感测单元141的第一感测线SENL1来感测栅极线的第一点。接下来(③)，可以通过连接到数据驱动单元的栅极信号感测单元141的第二感测线SENL2来感测栅极线的第二点。
接下来(④)，可以通过数据驱动单元的定时计数器单元143来感测栅极起始脉冲GSP(例如，栅极起始脉冲时序)。接下来(⑤)，可以通过数据驱动单元的定时计数器单元143从栅极线的第一点感测第一点处的栅极信号的逻辑高开始时间THS1。接下来(⑥)，可以通过数据驱动单元的定时计数器单元143从栅极线的第二点感测第二点处的栅极信号的逻辑高开始时间THS2。接下来(⑦)，可以通过数据驱动单元的定时计数器单元143从栅极线的第一点感测第一点处的栅极信号的逻辑高结束时间THE1。接下来(⑧)，可以通过数据驱动单元的定时计数器单元143从栅极线的第二点感测第二点处的栅极信号的逻辑高结束时间THE2。
接下来(⑨)，可以通过数据驱动单元的定时设定单元148计算第一点处的栅极信号的逻辑高开始时间THS1与栅极起始脉冲GSP之差。同时(⑨)，可以通过数据驱动单元的定时设定单元148计算第一点处的栅极信号的逻辑高开始时间THS1与第一点处的栅极信号的逻辑高结束时间THS1之差。同时(⑨)，可以通过数据驱动单元的定时设定单元148将第一点处的栅极信号的逻辑高开始时间THS1与第二点处的栅极信号的逻辑高开始时间THS2之差除以数据驱动单元的输出通道数。同时(⑨)，可以通过数据驱动单元的定时设定单元148计算第一点处的栅极信号的逻辑高开始时间THS1与第二点处的栅极信号的逻辑高开始时间THS2之差。在这种情况下，可以根据两个值之差是正数还是负数，确定根据数据驱动单元的输出通道方向的延迟值。
接下来(⑩)，数据驱动单元的时序控制单元145可以基于第一点处的栅极信号的逻辑高开始时间THS1与栅极起始脉冲GSP之差，来控制数据输出起始定时(Output StartTiming)。同时(⑩)，数据驱动单元的时序控制单元145可以基于第一点处的栅极信号的逻辑高开始时间THS1与第一点处的栅极信号的逻辑高结束时间THE1之差，来控制数据输出宽度(Output Width)。同时(⑩)，数据驱动单元的时序控制单元145可以基于通过将第一点处的栅极信号的逻辑高开始时间THS1与第二点处的栅极信号的逻辑高开始时间THS2之差除以数据驱动单元的输出通道数获得的值，来控制数据输出通道之间的延迟值(ChannelDelay)。同时(⑩)，数据驱动单元的时序控制单元145可以基于第一点处的栅极信号的逻辑高开始时间THS1与第二点处的栅极信号的逻辑高开始时间THS2之差，根据数据驱动单元的输出通道的方向，来控制延迟值的方向(Direction of Channel Delay)。例如，当获得两个值之差为正数时，延迟值增加。然而，当获得负数时，延迟值可能减小。因此，尽管延迟值从图21的第一点([3])增加到第二点([4])，延迟值可以从第八点([10])减小到第七点([9])。
如上文所述，在第二实施例中，已经作为示例描述了在基于栅极起始脉冲GSP感测栅极信号在各个位置的延迟特性之后自动校正数据驱动单元的数据输出时序的方法。
然而，实施例可以利用从时序控制器120输出源极输出使能信号(SOE，使数据信号能够输出的信号)并且将源极输出使能信号SOE而不是栅极起始脉冲GSP施加到数据驱动单元。例如，源极输出使能信号SOE可以是控制被传输到像素的数据驱动单元的输出的信号。这里，数据驱动单元的输出在源极输出使能信号SOE开始时间开始，并且输出宽度基于源极输出使能信号SOE的宽度。此外，实施例可以通过使用在时序控制器120与数据驱动单元之间接合的接口的数据输出信号EPI Data(在下文中，称为接口数据输出信号)来代替栅极起始脉冲GSP。例如，数据输出信号EPI Data可以是确定从数据驱动单元输出的电压的信号，其中，根据接口数据输出信号EPI Data确定数据驱动单元的输出电压的电平。在一部分实施例中，源极输出使能信号SOE可以被实现为数据输出信号EPI Data中的数据包。因此，在下文中，将使用利用了源极输出使能信号SOE或接口数据输出信号EPI Data的示例来描述第三实施例和第四实施例。
同时，当使用源极输出使能信号SOE或接口数据输出信号EPI Data时，可以省略对栅极信号或栅极起始脉冲的感测。然而，感测栅极信号至少可以提高输出时序的准确性。在下文中，将使用包括对栅极信号的感测的示例给出描述。
图23是用于描述根据第三实施例的LED显示设备的驱动方法的图。注意以顺序①至⑩描述是为了帮助理解与驱动方法的流程相关的内容。同时，第三实施例与第二实施例的不同之处在于用源极输出使能信号SOE代替栅极起始脉冲GSP，并且将仅对相关部分进行描述。然而，不必按照描述的步骤①至⑩的顺序执行。
如图23所示，首先(①)，可以从时序控制器120输出源极输出使能信号SOE。接下来(②)，可以通过连接到数据驱动单元的栅极信号感测单元141的第一感测线SENL1感测栅极线的第一点。接下来(③)，可以通过连接到数据驱动单元的栅极信号感测单元141的第二感测线SENL2感测栅极线的第二点。
接下来(④)，可以通过数据驱动单元的定时计数器单元143从栅极线的第一点感测第一点处的栅极信号的逻辑高开始时间THS1。接下来(⑤)，可以通过数据驱动单元的定时计数器单元143从栅极线的第二点感测第二点处的栅极信号的逻辑高开始时间THS2。接下来(⑥)，可以通过数据驱动单元的定时计数器单元143从栅极线的第一点感测第一点处的栅极信号的逻辑高结束时间THE1。接下来(⑦)，可以通过数据驱动单元的定时计数器单元143从栅极线的第二点感测第二点处的栅极信号的逻辑高结束时间THE2。
接下来(⑧)，可以通过数据驱动单元的定时设定单元148计算第一点处的栅极信号的逻辑高开始时间THS1与源极输出使能信号SOE之差。同时(⑧)，数据驱动单元的定时设定单元148可以通过(并基于)第一点处的栅极信号的逻辑高开始时间THS1与第一点处的栅极信号的逻辑高结束时间THS1之差，来校正源极输出使能信号SOE的宽度。同时(⑧)，数据驱动单元的定时设定单元148可以将第一点处的栅极信号的逻辑高开始时间THS1与第二点处的栅极信号的逻辑高开始时间THS2之差除以数据驱动单元的输出通道数。同时(⑧)，可以通过数据驱动单元的定时设定单元148计算第一点处的栅极信号的逻辑高开始时间THS1与第二点处的栅极信号的逻辑高开始时间THS2之差。
接下来(⑨)，数据驱动单元的时序控制单元145可以基于源极输出使能信号SOE的校正宽度来控制数据输出宽度(Output Width)。从上述流程可以看出，当使用源极输出使能信号SOE时，不需要感测栅极起始脉冲GSP。因此，数据驱动单元可以省略用于接收栅极起始脉冲GSP的端子并且省略用于感测栅极起始脉冲GSP的步骤。省略用于接收栅极起始脉冲的端子可以简化制造并且降低显示设备的成本。
图24是用于描述根据第四实施例的LED显示设备的驱动方法的图。在图24中，注意以顺序①至⑨描述是为了帮助理解与驱动方法的流程相关的内容。同时，第四实施例与第二实施例的不同之处在于用接口数据输出信号EPI Data代替栅极起始脉冲GSP，并且将仅对相关部分进行描述。然而，不必按照描述的步骤①至⑨的顺序执行。与上文类似，用接口数据输出信号EPI Data代替栅极起始脉冲GSP避免了需要感测栅极起始脉冲GSP并设置用于接收栅极起始脉冲GSP的端子。
如图24所示，首先(①)，可以从时序控制器120产生接口数据输出信号EPI Data。接下来(②)，可以通过连接到数据驱动单元的栅极信号感测单元141的第一感测线SENL1感测栅极线的第一点。接下来(③)，可以通过连接到数据驱动单元的栅极信号感测单元141的第二感测线SENL2感测栅极线的第二点。
接下来(④)，可以通过数据驱动单元的定时计数器单元143来感测接口数据输出信号EPI Data的输入时序。接下来(⑤)，可以通过数据驱动单元的定时计数器单元143从栅极线的第一点感测第一点处的栅极信号的逻辑高开始时间THS1。接下来(⑥)，可以通过数据驱动单元的定时计数器单元143从栅极线的第二点感测第二点处的栅极信号的逻辑高开始时间THS2。接下来(⑦)，可以通过数据驱动单元的定时计数器单元143从栅极线的第一点感测第一点处的栅极信号的逻辑高结束时间THE1。接下来(⑧)，可以通过数据驱动单元的定时计数器单元143从栅极线的第二点感测第二点处的栅极信号的逻辑高结束时间THE2。
接下来(⑨)，可以通过数据驱动单元的定时设定单元148计算第一点处的栅极信号的逻辑高开始时间THS1与接口数据输出信号EPI Data的输入时序之差。接下来(⑩)，数据驱动单元的时序控制单元145可以基于第一点处的栅极信号的逻辑高开始时间THS1与接口数据输出信号EPI Data的输入时序之差来控制数据输出起始定时(Output StartTiming)。
在下文中，将给出第五实施例的描述，在该第五实施例中，可以基于延迟脉冲线(或用于执行与延迟脉冲线类似的功能的另外设置的信号线)在数据驱动单元之间交换数据输出延迟信息。
图25是示出根据第五实施例的包括定时设定单元的数据驱动单元的示例图，图26是根据第五实施例的通过延迟脉冲线连接的数据驱动单元的示例性配置图，图27是图26所示的第一数据驱动单元的内部框图，并且图28是大尺寸LED显示设备的局部配置图。
如图25所示，与第二实施例一样，数据驱动单元140还可以包括用于提供数据输出时序信息的定时设定单元(Timing Setting)。如图26所示，第一数据驱动单元140A和第二数据驱动单元140B可以与传输栅极起始脉冲GSP的栅极起始脉冲线GSPL和传输栅极信号的栅极线(或虚设栅极线)一起电连接到延迟脉冲线DPL。
延迟脉冲线DPL是传输能够报告数据输出延迟信息的延迟脉冲DP的线。第一数据驱动单元140A可以从外部接收延迟脉冲DP，并且可以通过将能够报告其数据输出状态的值添加到相邻的第二数据驱动单元140B来输出延迟脉冲DP。此外，第二数据驱动单元140B可以基于从第一数据驱动单元140A输出的延迟脉冲DP来控制其数据输出时序。例如，第二数据驱动单元140B可以被配置为基于从第一数据驱动单元140A输出的延迟脉冲DP执行控制操作，使得第二数据驱动单元140B的第一输出通道的输出时序跟随第一数据驱动单元140A的最后一个输出通道的输出时序。
如图27所示，与第二实施例一样，第一数据驱动单元140A可以包括串并联控制器、移位寄存器、锁存器、数模转换单元DAC、多通道输出单元Multi-channel Output、第一信号感测单元SENC1、第二信号感测单元SENC2、控制器(在本文中也被称为时序控制单元)Timing Control、定时设定单元(Timing Setting)、放大单元G/A、模数转换单元ADC、采样电路单元Sample Circuit、信号传输单元TX等。
同时，如图26所示，串并联控制器可以包括连接到第一延迟脉冲线DPL1的第一脉冲输入端子和连接到第二延迟脉冲线DPL2的第二脉冲输入端子，以通过延迟脉冲线DPL交换延迟脉冲。通过第一延迟脉冲线DPL1和第二延迟脉冲线DPL2输入或输出的延迟脉冲可以传输到串并联控制器、信号感测单元SENC1和SENC2、锁存器、时序控制单元TimingControl、定时设定单元(Timing Setting)等。
此外，串并联控制器可以基于延迟脉冲输出能够控制锁存器的数据输出的输出控制信号LDOS。此外，串并联控制器可以从锁存器接收用于确定最后一个输出通道的输出时序的输出结束信号LCOS，以控制(改变)并且输出延迟脉冲。
如图28所示，在实现为大尺寸LED显示设备的情况下，与第二实施例一样，可以包括至少四个数据驱动单元140A至140D。第一数据驱动单元140A和第二数据驱动单元140B可以将数据信号施加到相对于显示面板的中心线的左侧显示区域，并且第三数据驱动单元140C和第四数据驱动单元140D可以将数据信号施加到相对于显示面板的中心线的右侧显示区域。
与第二实施例一样，第一信号感测单元SENC1可以包括接收第一感测信号SEN1的栅极信号感测单元(Gate Sensing)141和接收栅极起始脉冲GSP的定时计数器单元(TimingCounter)143。此外，第二信号感测单元SENC1可以与第一信号感测单元SENC1类似地配置。此外，时序控制单元Timing Control和定时设定单元(Timing Setting)可以接收延迟脉冲DP，以执行控制其数据输出时序的功能。
在下文中，将描述根据第五实施例的LED显示设备的驱动方法。然而，将作为示例描述能够从第一数据驱动单元接收延迟脉冲的第二数据驱动单元的工作。
图29是用于描述根据第五实施例的LED显示设备的驱动方法的图。在图29中，注意以顺序①至
Figure BDA0003870129020000241
描述是为了帮助理解与驱动方法的流程相关的内容。然而，不必按照描述的步骤①至/>
Figure BDA0003870129020000242
的顺序执行。
如图29所示，首先(①)，可以从第一数据驱动单元140A输出延迟脉冲DP。接下来(②)，可以通过连接到第二数据驱动单元的栅极信号感测单元141的第三感测线SENL3感测栅极线的第三点。接下来(③)，可以通过连接到第二数据驱动单元的栅极信号感测单元141的第四感测线SENL4感测栅极线的第四点。
接下来(④)，可以通过第二数据驱动单元140B的定时计数器单元143对第一数据驱动单元140A的延迟时间(Delay Timing)进行计数。接下来(5)，可以通过第二数据驱动单元的定时计数器单元143从栅极线的第三点感测第三点处的栅极信号的逻辑高开始时间THS3。接下来(⑥)，可以通过第二数据驱动单元的定时计数器单元143从栅极线的第四点感测第四点处的栅极信号的逻辑高开始时间THS4。接下来(⑦)，可以通过第二驱动单元的定时计数器单元143从栅极线的第三点感测第三点处的栅极信号的逻辑高结束时间THE3。接下来(⑧)，可以通过第二数据驱动单元的定时计数器单元143从栅极线的第四点感测第四点处的栅极信号的逻辑高结束时间THE4。
接下来(⑨)，可以通过第二数据驱动单元的定时设定单元148计算第一数据驱动单元与第二数据驱动单元之间的延迟时间(Delay Timing)。同时(⑨)，可以通过第二数据驱动单元的定时设定单元148计算第三点处的栅极信号的逻辑高开始时间THS3与第三点处的栅极信号的逻辑高结束时间THE3之差。同时(⑨)，可以通过第二数据驱动单元的定时设定单元148，用第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差除以第二数据驱动单元的输出通道数。同时(⑨)，可以通过第二数据驱动单元的定时设定单元148计算第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差。在这种情况下，可以根据两个值之差是正数还是负数，确定根据数据驱动单元的输出通道方向的延迟值。
接下来(⑩)，第二数据驱动单元的时序控制单元145可以基于第一数据驱动单元与第二数据驱动单元之间的延迟时间(Delay Timing)来控制(校正)数据输出起始定时(Output Start Timing)。同时(⑩)，第二数据驱动单元的时序控制单元145可以基于第三点处的栅极信号的逻辑高开始时间THS3与第三点处的栅极信号的逻辑高结束时间THE3之差来控制数据输出宽度(Output Width)。同时(⑩)，第二数据驱动单元的时序控制单元145可以基于通过在第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差除以第二数据驱动单元的输出通道数获得的值，来控制数据输出通道之间的延迟值(Channel Delay)。同时(⑩)，第二数据驱动单元的时序控制单元145可以基于第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差，根据第二数据驱动单元的输出通道方向来控制延迟值的方向(Direction ofChannel Delay)。
接下来
Figure BDA0003870129020000251
可以通过第二数据驱动单元的定时设定单元148计算表示已经出现最后一个输出通道的输出时序(Last Channel Output Timing)的信号。接下来/>
Figure BDA0003870129020000252
第二数据驱动单元的时序控制单元145可以基于表示已经出现最后一个输出通道的输出时序(Last Channel Output)的信号来控制将传输到下一个数据驱动单元(例如，第三数据驱动单元)的延迟脉冲时序(DP Timing)。
同时，在实施例中，可以结合前述实施例(方法)中的至少任意两个，以当自动校正数据输出时序时提高驱动稳定性和输出精度。下文将描述校正数据输出时序。然而，将作为示例描述能够从第一数据驱动单元接收延迟脉冲的第二数据驱动单元的工作。
图30是用于描述根据第六实施例的LED显示设备的驱动方法的图。在图30中，注意以顺序①至
Figure BDA0003870129020000253
描述是为了帮助理解与驱动方法的流程相关的内容。然而，不必按照描述的步骤①至/>
Figure BDA0003870129020000254
的顺序执行。
如图30所示，首先(①)，可以从时序控制器120输出栅极起始脉冲GSP。接下来(②)，可以在从时序控制器120输出源极输出使能信号SOE的同时，产生接口数据输出信号EPI Data。
接下来(③)，可以从第一数据驱动单元140A输出延迟脉冲DP。接下来(④)，可以通过连接到第二数据驱动单元的栅极信号感测单元141的第三感测线SENL3感测栅极线的第三点。接下来(⑤)，可以通过连接到第二数据驱动单元的栅极信号感测单元141的第四感测线SENL4感测栅极线的第四点。
接下来(⑥)，可以通过第二数据驱动单元的定时计数器单元143感测栅极起始脉冲GSP。接下来(⑦)，可以通过第二数据驱动单元的定时计数器单元143感测接口数据输出信号EPI Data的输入时序。接下来(⑧)，可以通过第二数据驱动单元的定时计数器单元143对第一数据驱动单元140A的延迟时间(Delay Timing)进行计数。
接下来(⑨)，可以通过第二数据驱动单元的定时计数器单元143从栅极线的第三点感测第三点处的栅极信号的逻辑高开始时间THS3。接下来(⑩)，可以通过第二数据驱动单元的定时计数器单元143从栅极线的第四点感测第四点处的栅极信号的逻辑高开始时间THS4。接下来
Figure BDA0003870129020000261
可以通过第二数据驱动单元的定时计数器单元143从栅极线的第三点感测第三点处的栅极信号的逻辑高结束时间THE3。接下来/>
Figure BDA0003870129020000262
可以通过第二数据驱动单元的定时计数器单元143从栅极线的第四点感测第四点处的栅极信号的逻辑高结束时间THE4。
接下来
Figure BDA0003870129020000263
可以通过第二数据驱动单元的定时设定单元148计算第三点处的栅极信号的逻辑高开始时间THS3与栅极起始脉冲GSP之差。同时/>
Figure BDA0003870129020000264
可以通过第二数据驱动单元的定时设定单元148计算第三点处的栅极信号的逻辑高开始时间THS3与接口数据输出信号EPI Data的输入时序之差。同时/>
Figure BDA0003870129020000265
可以通过第二数据驱动单元的定时设定单元148计算第三点处的栅极信号的逻辑高开始时间THS3与源极输出使能信号SOE之差。同时/>
Figure BDA0003870129020000266
可以通过第二数据驱动单元的定时设定单元148计算第一数据驱动单元与第二数据驱动单元之间的延迟时间(Delay Timing)。同时/>
Figure BDA0003870129020000267
可以通过第二数据驱动单元的定时设定单元148使用第三点处的栅极信号的逻辑高开始时间THS3与第三点处的栅极信号的逻辑高结束时间THE3之差，校正源极输出使能信号SOE的宽度。同时/>
Figure BDA0003870129020000268
可以通过第二数据驱动单元的定时设定单元148将第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差除以第二数据驱动单元的输出通道数。同时/>
Figure BDA0003870129020000271
可以通过第二数据驱动单元的定时设定单元148计算第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差。在这种情况下，可以根据两个值之差是正数还是负数，确定根据数据驱动单元的输出通道方向的延迟值。
接下来
Figure BDA0003870129020000272
可以选择并输出如下(A)、(B)、(C)或(D)中的至少一者，从而通过第二数据驱动单元的定时设定单元148控制数据输出起始定时(Output Start Timing)，其中，(A)第三点处的栅极信号的逻辑高开始时间THS3与栅极起始脉冲GSP之差，(B)第一点处的栅极信号的逻辑高开始时间THS1与接口数据输出信号EPI Data之差，(C)第三点处的栅极信号的逻辑高开始时间THS3与源极输出使能信号SOE之差，(D)第一数据驱动单元与第二数据驱动单元之间的延迟时间(Delay Timing)。
接下来
Figure BDA0003870129020000273
第二数据驱动单元的时序控制单元145可以基于从(A)、(B)、(C)或(D)中选择的至少一者来控制(校正)数据输出起始定时(Output Start Timing)。同时
Figure BDA0003870129020000274
第二数据驱动单元的时序控制单元145可以基于第三点处的栅极信号的逻辑高开始时间THS3与第三点处的栅极信号的逻辑高结束时间THE3之差来控制数据输出宽度(OutputWidth)。同时/>
Figure BDA0003870129020000275
第二数据驱动单元的时序控制单元145可以基于通过将第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差除以第二数据驱动单元的输出通道数获得的值，来控制数据输出通道之间的延迟值(ChannelDelay)。同时/>
Figure BDA0003870129020000276
第二数据驱动单元的时序控制单元145可以基于第三点处的栅极信号的逻辑高开始时间THS3与第四点处的栅极信号的逻辑高开始时间THS4之差，根据第二数据驱动单元的输出通道方向来控制延迟值的方向(Direction of Channel Delay)。
接下来
Figure BDA0003870129020000277
可以通过第二数据驱动单元的定时设定单元148计算表示已经出现最后一个输出通道的输出时序(Last Channel Output Timing)的信号。
接下来
Figure BDA0003870129020000278
第二数据驱动单元的时序控制单元145可以基于表示已经产生最后一个输出通道的输出时序(Last Channel Output Timing)的信号，来控制将传输到下一个数据驱动单元(例如，第三数据驱动单元)延迟脉冲时序(DP Timing)。
在下文中，将如下文描述上述实施例中的输出时序的调节方法的示例。
图31是示出适用于第二实施例、第三实施例以及第六实施例的输出时序的调节方法的示例图，图32是示出适用于第四实施例和第六实施例的输出时序的调节方法的示例图，图33是示出适用于第一实施例至第六实施例的输出时序的调节方法的示例图，并且图34是示出适用于第五实施例和第六实施例的输出时序的调节方法的示例图。
如图31所示，在第二实施例、第三实施例以及第六实施例中，可以基于源极输出使能信号SOE来控制数据输出时序。每当源极输出使能信号SOE被产生为逻辑高(H)时，数据信号Data可以被输出为D00、D01、D02等。然而，当通过使源极输出使能信号SOE的开始时间TS和结束时间TE延迟来提供延迟的源极输出使能信号SOE'时，能够产生延迟的数据信号Data'的输出时序。
如图32所示，第四实施例和第六实施例可以基于接口数据输出信号EPIData来控制数据输出时序。每当产生(以包的形式产生)例如EP10、EP11、EP12等的接口数据输出信号EPI Data时，数据信号Data可以输出为D00、D01、D02等。然而，当通过将接口数据输出信号EPI Data延迟为TED来提供延迟的接口数据输出信号EPI Data'，能够产生延迟的数据信号Data'输出时序。
如图33所示，第一实施例至第六实施例可以基于数据驱动单元的输出通道之间的延迟值来控制数据输出时序。数据信号Data可以在所有通道中同时输出为D00、D01、D02等。然而，当输出通道之间的延迟值被延迟为使得延迟值随着T1<T2<T3而逐渐增加时，能够在输出通道之间产生延迟的数据信号Data'输出时序。
在图33中，延迟值逐渐增大，以“T2＝T1+Delay(延迟值)*1”，“T3＝T1+Delay(延迟值)*2”，并且“T(Channel No，通道号)＝T1+Delay“延迟(延迟值)*(通道号-1)”作为示例，其仅为示例，而实施例不限于此。
如图34所示，第五实施例和第六实施例可以基于施加到数据驱动单元的延迟脉冲来控制数据输出时序。例如，第一数据驱动单元SD-IC_A可以从时序控制器T-CON接收基本延迟值(SD-IC Delay)。此外，第一数据驱动单元SD-IC_A可以将延迟脉冲DP传输到第二数据驱动单元SD-IC_B而不改变基本延迟值(SD-IC Delay)，或者可以反映其数据输出状态，改变延迟脉冲DP，并且将延迟脉冲DP传输到第二数据驱动单元SD-IC_B。
因此，尽管第一数据驱动单元SD-IC_A可以以例如D00、D01、D02等的一般形式(无延迟的形式)输出数据信号#1Data，然而第二数据驱动单元SD-IC_B可以以延迟了与延迟脉冲DP对应的时间的形式输出数据信号#2Data，例如D00、D01、D02等。
此外，参照上述实施例可以看出，为了帮助理解，已经描述了与自动校正数据输出时序的方法相关的设备的配置或方法。然而，应当理解，可以结合各个实施例中的一个或多个。
如上文所述，例如基于时序控制器与数据驱动单元之间的交互工作，实施例具有自动校正并且优化数据驱动单元的数据输出时序的效果。此外，由于通过栅极线感测栅极信号，并且通过参照另一个器件(或部件)的工作或者由其产生的信号并分析该工作和该信号来控制数据输出时序，实施例具有提高数据驱动单元的驱动稳定性和输出精度的效果。
对于本领域的技术人员来说显然地，在不脱离所附权利要求的范围的情况下，可以对实施例进行各种修改和变化。因此，本公开旨在覆盖落入所附权利要求及其等同物的范围内的修改和变化。
此外，本公开包括如下各项：
第一项：一种显示设备，包括：
显示面板，被配置为显示图像；
栅极驱动电路，连接到显示面板；
数据驱动电路，连接到显示面板；以及
时序控制器，被配置为控制栅极驱动电路和数据驱动电路，
其中，数据驱动电路感测从栅极驱动电路输出的栅极信号，并且基于另一设备的工作或从另一设备产生的信号，并且基于感测到的栅极信号来控制数据输出时序。
第二项、根据第一项所述的显示设备，其中，数据驱动电路包括至少两个感测端子，至少两个感测端子连接到位于显示面板上的栅极线或虚设栅极线的两个点，以感测从栅极驱动电路输出的栅极信号。
第三项、根据第二项所述的显示设备，其中至少两个感测端子位于数据驱动电路的一侧的最外侧和另一侧的最外侧。
第四项、根据前述任一项所述的显示设备，其中，基于栅极信号和被施加到栅极驱动电路的栅极起始脉冲来控制数据驱动电路的数据输出时序。
第五项、根据前述任一项所述的显示设备，其中，基于栅极信号和被施加到数据驱动电路的源极输出使能信号来控制数据驱动电路的数据输出时序。
第六项、根据第五项所述的显示设备，其中，通过基于栅极信号和通过在时序控制器与数据驱动电路之间接合的接口的数据输出信号来控制数据驱动电路的数据输出时序。
第七项、根据前述任一项所述的显示设备，其中，数据驱动电路包括通过延迟脉冲线彼此电连接的至少两个数据驱动电路，延迟脉冲线用于输入和输出包括另一设备或数据驱动电路的数据输出延迟信息的脉冲。
第八项、根据前述任一项所述的显示设备，其中，数据驱动电路包括信号感测电路，信号感测电路被配置为基于从栅极驱动电路输出的栅极信号、被施加到栅极驱动电路的栅极起始脉冲以及保持与栅极信号的栅极高电平相同电平的电压，计算栅极信号的逻辑高开始时间、逻辑高结束时间以及逻辑高保持时间。
第九项、一种显示设备的驱动方法，该显示设备包括：显示面板，被配置为显示图像；栅极驱动电路，连接到显示面板；数据驱动电路，连接到显示面板；以及时序控制器，被配置为控制栅极驱动电路和数据驱动电路，该方法包括：
感测从栅极驱动电路输出的栅极信号；
基于栅极信号计算数据驱动电路的数据输出延迟；并且
基于数据输出延迟设定数据驱动电路的数据输出时序。
第十项、根据前述任一项所述的显示设备，其中，基于栅极信号和被施加到栅极驱动电路的栅极起始脉冲，基于栅极信号和被施加到数据驱动电路的源极输出使能信号，或基于栅极信号和通过在时序控制器与数据驱动电路之间接合的接口的数据输出信号，来控制数据驱动电路的数据输出时序。

Claims (15)

1.一种显示设备，包括：
显示面板，被配置为显示图像；
栅极驱动电路，连接到所述显示面板；
数据驱动电路，连接到所述显示面板；以及
时序控制器，被配置为控制所述栅极驱动电路和所述数据驱动电路，
其中，所述数据驱动电路被配置为：基于从所述栅极驱动电路输出的栅极信号来控制所述数据驱动电路的数据输出时序。
2.根据权利要求1所述的显示设备，其中，所述数据驱动电路被配置为感测所述栅极信号。
3.根据前述任一权利要求所述的显示设备，其中，所述数据驱动电路被配置为基于所述显示设备的部件的工作或从所述显示设备的所述部件产生的信号，并且基于感测到的所述栅极信号，来控制所述数据驱动电路的所述数据输出时序。
4.根据权利要求3所述的显示设备，其中，所述部件是如下部件中的至少一种：所述数据驱动电路、所述显示设备的另一个数据驱动电路、所述时序控制器、所述时序控制器的定时设定单元；所述数据驱动电路的定时设定单元；所述数据驱动电路的时序控制单元；所述另一个数据驱动电路的定时设定单元；或所述另一个数据驱动电路的时序控制单元。
5.根据前述任一权利要求所述的显示设备，其中，所述显示设备包括与位于所述显示面板上的栅极线或虚设栅极线的不同的点连接的至少两个感测端子，其中，所述至少两个感测端子被配置为感测从所述栅极驱动电路输出的所述栅极信号，其中，所述数据驱动电路包括所述至少两个感测端子。
6.根据权利要求5所述的显示设备，其中，所述至少两个感测端子位于所述数据驱动电路的一侧的最外侧或另一侧的最外侧。
7.根据前述任一权利要求所述的显示设备，其中，所述数据驱动电路被配置为基于感测到的所述栅极信号和被施加到所述栅极驱动电路的栅极起始脉冲，来控制所述数据驱动电路的所述数据输出时序。
8.根据前述任一权利要求所述的显示设备，其中，所述数据驱动电路被配置为基于感测到的所述栅极信号和被施加到所述数据驱动电路的源极输出使能信号，来控制所述数据驱动电路的所述数据输出时序。
9.根据前述任一权利要求所述的显示设备，其中，所述数据驱动电路被配置为基于感测到的所述栅极信号和通过在所述时序控制器与所述数据驱动电路之间接合的接口的数据输出信号，来控制所述数据驱动电路的所述数据输出时序。
10.根据前述任一权利要求所述的显示设备，其中，所述数据驱动电路包括至少两个数据驱动单元，所述至少两个数据驱动单元通过延迟脉冲线彼此电连接，其中，所述延迟脉冲线用于输入和输出包括部件或所述数据驱动电路的数据输出延迟信息的脉冲。
11.根据前述任一权利要求所述的显示设备，其中，所述数据驱动电路包括信号感测电路，所述信号感测电路被配置为基于从所述栅极驱动电路输出的栅极信号、被施加到所述栅极驱动电路的栅极起始脉冲以及保持与感测到的所述栅极信号的栅极高电平相同电平的电压源，计算感测到的所述栅极信号的逻辑高开始时间、逻辑高结束时间以及逻辑高保持时间。
12.一种显示设备的驱动方法，所述显示设备包括：显示面板，被配置为显示图像；栅极驱动电路，连接到所述显示面板；数据驱动电路，连接到所述显示面板；以及时序控制器，被配置为控制所述栅极驱动电路和所述数据驱动电路，所述方法包括：
感测从所述栅极驱动电路输出的栅极信号；
基于感测到的所述栅极信号来控制所述数据驱动电路的数据输出时序。
13.根据权利要求12所述的方法，还包括：
基于所述栅极信号，计算所述数据驱动电路的数据输出延迟；以及
基于所述数据输出延迟，设定所述数据驱动电路的数据输出时序。
14.根据权利要求13所述的方法，其中，
基于所述栅极信号和被施加到所述栅极驱动电路的栅极起始脉冲；
基于所述栅极信号和被施加到所述数据驱动电路的源极输出使能信号；或
基于所述栅极信号和通过在所述时序控制器与所述数据驱动电路之间接合的接口的数据输出信号，
控制所述数据驱动电路的所述数据输出时序。
15.根据权利要求12至14中的任一项所述的方法，包括：
基于所述显示设备的部件的工作，或从所述显示设备的所述部件产生的信号，并且基于感测到的所述栅极信号，来控制所述数据驱动电路的所述数据输出时序，
其中，所述部件是如下部件中的至少一种：所述数据驱动电路、所述显示设备的另一个数据驱动电路、所述时序控制器、所述时序控制器的定时设定单元；所述数据驱动电路的定时设定单元；所述数据驱动电路的时序控制单元；所述另一个数据驱动电路的定时设定单元；或所述另一个数据驱动电路的时序控制单元。
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