CN115865096A - 一种分立式Sigma-delta电路 - Google Patents
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Abstract
本发明提供了一种分立式Sigma‑delta电路，该电路包括FPGA芯片、高速开关、载波发生模块以及依次连接的电荷转移模块、前置放大电路、A/D转换单元和解调滤波单元，FPGA芯片分别与高速开关、A/D转换单元和解调滤波单元连接，高速开关分别与载波发生模块、前置放大电路和电荷转移模块连接，载波发生模块与MEMS加速度计的输入端连接，电荷转移模块与MEMS加速度计的输出端连接。应用本发明的技术方案，以解决现有技术中流片开发周期长、改造难度大并受模拟器件适配影响导致误差较大的技术问题。
Description
技术领域
本发明涉及MEMS加速度计数字测控技术领域，尤其涉及一种分立式Sigma-delta电路。
背景技术
MEMS加速度计是惯性导航系统的核心组成元件，广泛应用于汽车和武器装备的导航领域。对于MEMS加速度计而言，其输出信号很微弱，电路中的干扰与噪声使得有用的输出信号完全淹没在噪声之中，而且有用输出信号的频谱与低频噪声的频谱是重叠的，要从噪声中提取有用信号必须提高系统带宽中信号的信噪比。通常的做法是在控制方案中加入的Sigma-delta调制器，Sigma-delta调制器采用过采样技术扩展噪声的频谱范围，能够大大减小信号带宽内的噪声影响。目前，采用Sigma-delta原理的加速度计测控电路大都是利用专用集成电路(ASIC)来实现，但是ASIC的单次流片成本很高，电路中出现问题也不方便进行调整和更改，因此亟需设计一种分立器件形式的Sigma-delta原理验证电路，还原基于该原理的加速度计测控方案，从而对测控电路进行快速修改和迭代，加速MEMS加速度计的研制。
在ASIC中，电荷转移通常是通过开关电容电路进行实现，因为在ASIC中通过PN结搭建的MOS管和容性器件相对来说较为实现容易，只需要调节PN两端的掺杂浓度和MOS的沟道比例即可，而电阻实现则相对比较困难。图5是一个带有可变电容的开关电容电荷转移接口，其工作原理是：当开关S1闭合、开关S2断开时，电路中所有的电荷只能对电容C1充电，电容Cf中的电荷全部被释放；电容C1充电完成后，开关S1断开、开关S2闭合，C1上的电荷将全部释放，并且只能分别给电容Cf充电。根据电荷守恒原理可知：
(VREF-0)C1+(0-VOUT)Cf＝0 (1)
由式(1)和式(2)可知，在ASIC中，此种方式的电容检测接口也能够达到C/V转换的目的，从最终的检测接口输出上来看与传统的电荷放大器、跨导放大器有相同的使用效果。
目前大部分的Sigma-delta电路的分立电路均没有完全还原ASIC的工作原理，都忽略了发生电荷转移的模拟电路部分，只对完成电荷转移后的模拟信号进行处理。但是在ASIC电路中电荷转移通常都是采用开关电容的形式进行，依靠开关控制电容的充放电，来完成电荷转移，与传统模拟电路中采用电荷放大器或跨导放大器直接进行电荷转移的工作原理是完全不相同的，目前主流的Sigma-delta分立电路大都只对完成电荷转移后的模拟信号进行处理，没有考虑到开关电容电荷转移部分的影响，无法完全还原ASIC的最终工作状态，得到的最终结果也无法用做ASIC电路设计的参考。
发明内容
在MEMS的专用集成电路中，开发周期长是一个永恒的问题。本发明的目的就是提供一种分立式Sigma-delta电路，以解决现有技术中流片开发周期长、改造难度大并受模拟器件适配影响导致误差较大的技术问题。
根据本发明的一方面，提供了一种分立式Sigma-delta电路，电路包括FPGA芯片、高速开关、载波发生模块以及依次连接的电荷转移模块、前置放大电路、A/D转换单元和解调滤波单元，FPGA芯片分别与高速开关、A/D转换单元和解调滤波单元连接，高速开关分别与载波发生模块、前置放大电路和电荷转移模块连接，载波发生模块与MEMS加速度计的输入端连接，电荷转移模块与MEMS加速度计的输出端连接；
FPGA芯片用于控制高速开关的通断以产生时序信号；
载波发生模块用于根据时序信号产生载波，载波用于调制MEMS加速度计敏感到的加速度信息以形成初始加速度模拟信号；
电荷转移模块用于根据时序信号对初始加速度模拟信号进行电荷转移处理；
前置放大模块用于根据时序信号对电荷转移处理后的初始加速度模拟信号进行放大处理以得到放大加速度模拟信号；
FPGA芯片还用于控制A/D转换单元将放大加速度模拟信号转换为放大加速度数字信号；
FPGA芯片还用于控制解调滤波单元对放大加速度数字信号进行解调滤波以得到加速度数据。
进一步地，A/D转换单元包括积分器、比较器、A/D模块和D/A模块，积分器的输入端与前置放大电路的输出端连接，输出端与比较器的输入端连接，比较器的输出端与A/D模块的输入端连接，A/D模块的输出端分别与D/A模块的输入端和解调滤波单元的输入端连接，D/A模块的输出端与积分器的输入端闭环连接。
进一步地，A/D转换单元包括积分器、比较器、A/D模块和D/A模块，积分器的输入端与前置放大电路的输出端连接，输出端与比较器的输入端连接，比较器的输出端与A/D模块的输入端连接，A/D模块的输出端分别与D/A模块的输入端和解调滤波单元的输入端连接，D/A模块的输出端与MEMS加速度计的输入端闭环连接。
进一步地，解调滤波单元包括数字抽取滤波器和输出滤波器，数字抽取滤波器的输入端与A/D模块的输出端连接，输出端与输出滤波器连接，数字抽取滤波器用于将A/D模块输出的放大加速度数字信号抽取为具有预设频率的标准交流数字信号，输出滤波器用于根据标准交流数字信号滤波解算出加速度数据。
进一步地，积分器的阶次为3～5。
进一步地，A/D模块和D/A模块的有效位数均为1bit。
应用本发明的技术方案，提供了一种分立式Sigma-delta电路，该电路通过FPGA芯片以一定时序控制高速开关的通断，能够实现对载波发生和开关电容形式电荷转移的控制，能够最大程度还原ASIC流片的工作原理，实现Sigma-delta电路在分立器件层面的快速验证，利用该电路能够根据不同的加速度计表头形式快速调整控制方案形式，实现快速的机电交互和对输入加速度的检测输出，进而使得MEMS加速度计拥有更好的环境适应性以及更方便的调整和改造空间，系统变得灵活多样，能够适应不同的场景应用需求。
附图说明
所包括的附图用来提供对本发明实施例的进一步的理解，其构成了说明书的一部分，用于例示本发明的实施例，并与文字描述一起来阐释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明的具体实施例提供的分立式Sigma-delta电路的示意图之一；
图2示出了根据本发明的具体实施例提供的分立式Sigma-delta电路的示意图之二；
图3示出了根据本发明的具体实施例提供的A/D转换单元在加速度计开环工作模式下的连接关系示意图；
图4示出了根据本发明的具体实施例提供的A/D转换单元在加速度计闭环工作模式下的连接关系示意图；
图5示出了ASIC中开关电容检测接口的电路图；
图6示出了根据本发明的具体实施例提供的A/D转换单元的积分器和滤波器的关系示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
如图1和图2所示，根据本发明的具体实施例提供了一种分立式Sigma-delta电路，电路包括FPGA芯片、高速开关、载波发生模块以及依次连接的电荷转移模块、前置放大电路、A/D转换单元和解调滤波单元，FPGA芯片分别与高速开关、A/D转换单元和解调滤波单元连接，高速开关分别与载波发生模块、前置放大电路和电荷转移模块连接，载波发生模块与MEMS加速度计的输入端连接，电荷转移模块与MEMS加速度计的输出端连接；
FPGA芯片用于控制高速开关的通断以产生时序信号；载波发生模块用于根据时序信号产生载波，载波用于调制MEMS加速度计敏感到的加速度信息以形成初始加速度模拟信号；电荷转移模块用于根据时序信号对初始加速度模拟信号进行电荷转移处理；前置放大模块用于根据时序信号对电荷转移处理后的初始加速度模拟信号进行放大处理以得到放大加速度模拟信号；FPGA芯片还用于控制A/D转换单元将放大加速度模拟信号转换为放大加速度数字信号；FPGA芯片还用于控制解调滤波单元对放大加速度数字信号进行解调滤波以得到加速度数据。
本发明实施例中，利用FPGA芯片控制高速开关的通断就能够实现对载波发生、电荷转移以及前置放大的控制，FPGA芯片对高速开关的控制有着较高的时序复杂度，高速开关也在电路中具有了多重角色，也就是说，高速开关在生成所有电荷转移的控制信号以及前置放大控制信号的同时，还需要充当载波发生的功能，生成满足要求的载波。这样做的好处是，通过一个模块可以实现多个功能，同时也能够通过调整开关的参数很方便地调整时序信号，从而变换时序控制逻辑，能够极大程度地提升电路本身的可调节性，符合验证电路对灵活性的设计需求，除此之外因为有开关的存在，仅需要一个直流电平和开关配合就可以产生载波。其中，载波发生模块产生的载波为高频载波，频率通常在100kHz至1MHz之间，以这种方式产生载波相对于振荡发生的载波生成形式，更加简单快捷，方便后续电路处理，同时电路规模也可以得到进一步缩小。载波发生模块作用于MEMS加速度计上，加速度计敏感到的加速度信息被调制到载波发生模块中产生的载波上。同时，利用FPGA控制高速开关的形式进行电荷转移控制，能够还原开关电容电荷转移原理，最大限度还原Sigma-delta原理的ASIC电路工作状态，方便进行电路参数和原理的调整。此外，本发明实施例中，前置放大电路包括运算放大器和外围控制电路，FPGA芯片还利用高速开关产生的时序信号控制外围控制电路以实现对运算放大器的控制，对电荷转移处理后的信号进行放大增益调节，这样方便电路适配不同的加速度计表头进行调试，提升电路的可适配性。
应用此种配置方式，提供了一种分立式Sigma-delta电路，该电路通过FPGA芯片以一定时序控制高速开关的通断，能够实现对载波发生和开关电容形式电荷转移的控制，能够最大程度还原ASIC流片的工作原理，实现Sigma-delta电路在分立器件层面的快速验证，利用该电路能够根据不同的加速度计表头形式快速调整控制方案形式，实现快速的机电交互和加速度检测输出，进而使得MEMS加速度计拥有更好的环境适应性以及更方便的调整和改造空间，系统变得灵活多样，能够适应不同的场景应用需求。与现有技术相比，本发明的技术方案能够解决现有技术中流片开发周期长、改造难度大并受模拟器件适配影响导致误差较大的技术问题。
如图3所示，当MEMS加速度计工作在开环工作模式时，本发明实施例中，A/D转换单元配置为包括积分器、比较器、A/D模块和D/A模块，积分器的输入端与前置放大电路的输出端连接，输出端与比较器的输入端连接，比较器的输出端与A/D模块的输入端连接，A/D模块的输出端分别与D/A模块的输入端和解调滤波单元的输入端连接，D/A模块的输出端与积分器的输入端闭环连接。
如图4所示，当MEMS加速度计工作在闭环工作模式时，本发明实施例中，A/D转换单元包括积分器、比较器、A/D模块和D/A模块，积分器的输入端与前置放大电路的输出端连接，输出端与比较器的输入端连接，比较器的输出端与A/D模块的输入端连接，A/D模块的输出端分别与D/A模块的输入端和解调滤波单元的输入端连接，D/A模块的输出端与MEMS加速度计的输入端闭环连接。
其中，积分器的阶次可以是一阶、两阶甚至更高的阶次，积分器的阶次和A/D转换单元的滤波器阶次是一致的，其关系如图6所示。如果用Vin表示A/D转换单元的电路输入、Dout表示电路输出、A(f)为积分器传递函数、e(n)为量化噪声，则该电路的传递函数可以表示为：
Dout＝(Vin-Dout)A(f)+e(n) (3)
从式(3)和式(4)可以看出，在Sigma-delta型ADC(A/D转换单元)完成采样的过程中，有用信号Vin经过了一个低通滤波器，量化噪声e(n)信号则是经过了一个高通滤波器，滤波器的阶次和积分器的阶次是相同的。
通过式(4)可知，滤波器的阶次决定了加速度计输出的噪声水平，滤波器阶次越高，噪声越低，但是积分器阶次的增高意味着控制系统的阶次也相应增高，控制系统的阶次越高，控制难度也会越大，因此要根据实际情况确定合理的阶次。优选地，本发明实施例中积分器的阶次为3-5阶，通过此种设置，能够取得系统稳定性和滤波效果的平衡。此外，A/D模块和D/A模块的有效位数根据实际情况确定，作为本发明的一个具体实施例，A/D模块和D/A模块的有效位数均为1bit，通过此种设置，能够最大限度还原Sigma-delta原理的ASIC电路工作状态。
此外，如图2所示，本发明实施例中，解调滤波单元包括数字抽取滤波器和输出滤波器，数字抽取滤波器的输入端与A/D模块的输出端连接，输出端与输出滤波器连接，数字抽取滤波器用于将A/D模块输出的放大加速度数字信号抽取为具有预设频率的标准交流数字信号，输出滤波器用于根据标准交流数字信号滤波解算出加速度数据。
另外，为了进一步提升电路的可适配性，本发明实施例中，利用模块化的手段对电路的各个模块进行拆分，模块与模块之间采用标准的接口进行连接，使得电路的灵活性进一步增强，同时各个模块之间的内部参数也根据当前主流的加速度计表头进行预设和扩展，能够满足大部分加速度计表头的测量需求，从而使电路的可适配性得到进一步提升。
为了对本发明有进一步地了解，下面结合图2、图3和图4对本发明的分立式Sigma-delta电路进行详细说明。
如图2所示，FPGA芯片通过时序信号控制高速开关的通断，进而控制载波发生模块产生满足要求的高频载波，控制电荷转移模块进行开关电容形式的电荷转移，以及控制前置放大电路进行放大处理。同时，FPGA芯片也对A/D转换单元和解调滤波单元进行控制。MEMS加速度计敏感到的加速度信息调制到高频载波上之后形成初始加速度模拟信号，初始加速度模拟信号进入电荷转移模块完成电荷转移处理，完成电荷转移后的信号经过前置放大电路变成方便处理的强信号(放大加速度模拟信号)，强信号经过积分器、比较器、1bitADC和1bitDAC构成的A/D转换单元得到Sigma-delta特有的输出比特流(放大加速度数字信号)，比特流信号经过数字抽取滤波器被抽取至特定的频率，同时转换为能够与上位机兼容的标准数字交流输出信号，再经过输出滤波器就得到了最终的加速度输出。
具体地，如图3所示，当MEMS加速度计工作在开环工作模式时，A/D转换单元仅充当ADC(A/D)进行使用，经过该环节后来自前置放大环节的模拟信号被转换为1bit的比特流，1bitA/D转换为1bitD/A的负反馈作用于积分器上。如图4所示，当MEMS加速度计工作在闭环工作模式时，由于Sigma-delta型A/D转换(A/D转换单元)自身包含了负反馈环节(1bitA/D转换为1bitD/A)，且负反馈的输出为电压信号，可以很方便地在MEMS加速度上施加静电力，完成加速度计闭环，负反馈直接作用于MEMS加速度计上，加速度计是一个阻尼二阶系统，既充当了A/D转换单元中积分器的一部分，同时又完成了加速度计闭环系统的搭建。
综上所述，本发明提供了一种分立式Sigma-delta电路，该电路通过FPGA芯片以一定时序控制高速开关的通断，能够实现对载波发生和开关电容形式电荷转移的控制，能够最大程度还原ASIC流片的工作原理，实现Sigma-delta电路在分立器件层面的快速验证，利用该电路能够根据不同的加速度计表头形式快速调整控制方案形式，实现快速的机电交互和加速度检测输出，进而使得MEMS加速度计拥有更好的环境适应性以及更方便的调整和改造空间，系统变得灵活多样，能够适应不同的场景应用需求。与现有技术相比，本发明的技术方案能够解决现有技术中流片开发周期长、改造难度大并受模拟器件适配影响导致误差较大的技术问题。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本发明保护范围的限制。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种分立式Sigma-delta电路，其特征在于，所述电路包括FPGA芯片、高速开关、载波发生模块以及依次连接的电荷转移模块、前置放大电路、A/D转换单元和解调滤波单元，所述FPGA芯片分别与所述高速开关、所述A/D转换单元和所述解调滤波单元连接，所述高速开关分别与所述载波发生模块、所述前置放大电路和所述电荷转移模块连接，所述载波发生模块与MEMS加速度计的输入端连接，所述电荷转移模块与所述MEMS加速度计的输出端连接；
所述FPGA芯片用于控制所述高速开关的通断以产生时序信号；
所述载波发生模块用于根据所述时序信号产生载波，所述载波用于调制所述MEMS加速度计敏感到的加速度信息以形成初始加速度模拟信号；
所述电荷转移模块用于根据所述时序信号对所述初始加速度模拟信号进行电荷转移处理；
所述前置放大模块用于根据所述时序信号对电荷转移处理后的初始加速度模拟信号进行放大处理以得到放大加速度模拟信号；
所述FPGA芯片还用于控制所述A/D转换单元将所述放大加速度模拟信号转换为放大加速度数字信号；
所述FPGA芯片还用于控制所述解调滤波单元对所述放大加速度数字信号进行解调滤波以得到加速度数据。
2.根据权利要求1所述的电路，其特征在于，所述A/D转换单元包括积分器、比较器、A/D模块和D/A模块，所述积分器的输入端与所述前置放大电路的输出端连接，输出端与所述比较器的输入端连接，所述比较器的输出端与所述A/D模块的输入端连接，所述A/D模块的输出端分别与所述D/A模块的输入端和所述解调滤波单元的输入端连接，所述D/A模块的输出端与所述积分器的输入端闭环连接。
3.根据权利要求1所述的电路，其特征在于，所述A/D转换单元包括积分器、比较器、A/D模块和D/A模块，所述积分器的输入端与所述前置放大电路的输出端连接，输出端与所述比较器的输入端连接，所述比较器的输出端与所述A/D模块的输入端连接，所述A/D模块的输出端分别与所述D/A模块的输入端和所述解调滤波单元的输入端连接，所述D/A模块的输出端与所述MEMS加速度计的输入端闭环连接。
4.根据权利要求2或3所述的电路，其特征在于，所述解调滤波单元包括数字抽取滤波器和输出滤波器，所述数字抽取滤波器的输入端与所述A/D模块的输出端连接，输出端与所述输出滤波器连接，所述数字抽取滤波器用于将所述A/D模块输出的放大加速度数字信号抽取为具有预设频率的标准交流数字信号，所述输出滤波器用于根据所述标准交流数字信号滤波解算出加速度数据。
5.根据权利要求4所述的电路，其特征在于，所述积分器的阶次为3～5。
6.根据权利要求5所述的电路，其特征在于，所述A/D模块和所述D/A模块的有效位数均为1bit。
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