CN115865075A - 驱动电路与信号转换电路 - Google Patents

Abstract

一种驱动电路包含第一推挽式电路及第二推挽式电路，他们各自包含第一输出端与第二输出端以及第一晶体管至第四晶体管。第一晶体管至第四晶体管串联耦接。第一推挽式电路之第一晶体管及第二晶体管的控制端中的至少一者及第二推挽式电路之第三晶体管及第四晶体管的控制端中的至少一者接收正端输入信号，第一推挽式电路之第三晶体管及第四晶体管的控制端中的至少一者及第二推挽式电路之第一晶体管及第二晶体管的控制端中的至少一者接收负端输入信号；第一推挽式电路及第二推挽式电路的第一输出端分别输出第一正端信号与第一负端信号；第一推挽式电路及第二推挽式电路的第二输出端分别输出第二负端信号与第二正端信号。

Description

驱动电路与信号转换电路

技术领域

本发明关于一种驱动电路与信号转换电路，特别是关于一种包含劈分电路的驱动电路与信号转换电路。

背景技术

当差动信号的振幅被放大或缩小时，正端信号与负端信号中的一者会从电源供应装置汲取能量，而另一者会将能量释放至接地端。因释放掉的能量不能再度被运用，使得电路的能量运用效率不佳。因此，如何有效地运用电路中的能量已成为本领域亟欲解决的问题。

发明内容

本发明公开一种驱动电路，包含第一推挽式电路与第二推挽式电路。第一推挽式电路与第二推挽式电路各自包含第一输出端、第二输出端、第一晶体管、第二晶体管、第三晶体管与第四晶体管。第一晶体管耦接于第一参考电压与第一输出端之间，第二晶体管耦接于第一输出端与电路节点之间；第三晶体管耦接于电路节点与第二输出端之间，第四晶体管耦接于第二输出端与第二参考电压之间。第一推挽式电路之第一晶体管、第二晶体管各自的控制端中的至少一者以及第二推挽式电路之第三晶体管、第四晶体管各自的控制端中的至少一者用于接收一对差动输入信号之正端输入信号，第一推挽式电路之第三晶体管、第四晶体管各自的控制端中的至少一者以及第二推挽式电路之第一晶体管、第二晶体管各自的控制端中的至少一者用于接收差动输入信号之负端输入信号；第一推挽式电路、第二推挽式电路各自的第一输出端分别用于输出第一对差动输出信号之第一正端信号与第一负端信号；第一推挽式电路、第二推挽式电路各自的第二输出端分别用于输出第二对差动输出信号之第二负端信号与第二正端信号。

本发明公开一种信号转换电路，包含取样电路及驱动电路。取样电路用于对第一对差动输出信号与第二对差动输出信号进行取样以产生一对差动转换信号。驱动电路耦接到取样电路，用于根据一对差动输入信号产生第一对差动输出信号与第二对差动输出信号。驱动电路包含第一推挽式电路及第二推挽式电路。第一推挽式电路具有第一输出端与第二输出端，用于依据差动输入信号的正端输入信号与负端输入信号，在第一输出端产生第一对差动输出信号的第一正端信号以及在第二输出端产生第二对差动输出信号的第二负端信号。第二推挽式电路具有第三输出端与第四输出端，用于依据正端输入信号与负端输入信号，在第三输出端产生第一对差动输出信号的第一负端信号以及在第四输出端产生第二对差动输出信号的第二正端信号。当正端输入信号升高以及负端输入信号降低时，在第三输出端上的部分电荷传输至第四输出端，使第一负端信号降低以及使第二正端信号升高。

本发明的驱动电路与信号转换电路有效运用了原本要释放至接地端的能量，据此来提升能量运用的效率。

附图说明

在阅读了下文实施方式以及附图时，能够最佳地理解本发明的多种形式。应注意到，根据本领域的标准作业习惯，图中的各种特征并未依比例绘制。事实上，为了能够清楚地进行描述，可能会刻意地放大或缩小某些特征的尺寸。

图1为本发明一些实施例中，信号转换电路的示意图。

图2、图3、图4、图5与图6为本发明一些实施例中，驱动电路的示意图。

图7与图8为本发明一些实施例中，取样电路的示意图。

具体实施方式

图1为依据本发明一些实施例所绘示的信号转换电路10的示意图。信号转换电路10包含驱动电路100与取样电路200。驱动电路100用于接收一对差动输入信号V0并输出一对差动输出信号V1与一对差动输出信号V2。取样电路200用于对差动输出信号V1与差动输出信号V2取样以产生一对差动转换信号V3。在一些实施例中，驱动电路100为劈分差动信号缓冲器(split differential signal buffer)。

具体来说，驱动电路100包含推挽式电路(push-pull circuit)110与推挽式电路120。推挽式电路110用于接收差动输入信号V0中的正端信号Vip与负端信号Vin来产生差动输出信号V1中的正端信号Vop1与差动输出信号V2中的负端信号Von2，推挽式电路120用于接收正端信号Vip与负端信号Vin来产生差动输出信号V1中的负端信号Von1与差动输出信号V2中的正端信号Vop2。取样电路200用于对正端信号Vop1与正端信号Vop2取样，以及对负端信号Von1与负端信号Von2取样。接着，取样电路200将取样的信号转换成差动转换信号V3中的正端信号Vops与负端信号Vons。

差动输入信号V0、差动输出信号V1、V2与差动转换信号V3之间的关系可由下列多个方程式表示。

Vop1＝Vcm1+a*Vip。

Von1＝Vcm1+a*Vin。

Vop2＝Vcm2+b*Vip。

Von2＝Vcm2+b*Vin。

Vops-Vons＝(a*c+b*d)*(Vip-Vin)。

其中，Vcm1为差动输出信号V1(包含正端信号Vop1以及负端信号Von1)的共模电压，Vcm2为差动输出信号V2(包含正端信号Vop2以及负端信号Von2)的共模电压，a、b为驱动电路100提供之增益值，c、d为取样电路200提供之增益值。在一些实施例中，共模电压Vcm1与共模电压Vcm2相同。在其他些实施例中，共模电压Vcm1与共模电压Vcm2不同。

参考图2。图2为依据本发明一些实施例所绘示的驱动电路100的示意图。

推挽式电路110包含输出端N1、输出端N2、晶体管M1、M2、M3、M4、电容C1、C2、C3、C4与电阻R1、R2、R3、R4。晶体管M1的第一端(根据晶体管的类型可为源极/漏极(source/drain))11用于接收参考电压VDD1；晶体管M1的第二端12耦接晶体管M2的第一端21，其中，晶体管M1的第二端12与晶体管M2的第一端21用于在输出端N1产生正端信号Vop1；晶体管M2的第二端22耦接晶体管M3的第一端31；晶体管M3的第二端32耦接晶体管M4的第一端41，其中，晶体管M3的第二端32与晶体管M4的第一端41用于在输出端N2产生负端信号Von2；晶体管M4的第二端42用于接收参考电压VDD2，其中，参考电压VDD1高于参考电压VDD2。在一些实施例中，参考电压VDD2为接地电压。晶体管M1～M4的控制端G1～G4分别耦接至电阻R1～R4的第一端。电阻R1～R4的第二端分别用于接收偏压电压Vbn1、Vbp1、Vbn2、Vbp2。电容C1的第一端耦接电容C2的第一端，并用于接收正端信号Vip；电容C1的第二端耦接控制端G1；电容C2的第二端耦接控制端G2。电容C3的第一端耦接电容C4的第一端，并用于接收负端信号Vin；电容C3的第二端耦接控制端G3；电容C4的第二端耦接控制端G4。

推挽式电路110与推挽式电路120对称设置。推挽式电路120包含输出端N3、输出端N4、晶体管M5、M6、M7、M8、电容C5、C6、C7、C8与电阻R5、R6、R7、R8。晶体管M5的第一端51用于接收参考电压VDD1；晶体管M5的第二端52耦接晶体管M6的第一端61，其中，晶体管M5的第二端52与晶体管M6的第一端61用于在输出端N3产生负端信号Von1；晶体管M6的第二端62耦接晶体管M7的第一端71；晶体管M7的第二端72耦接晶体管M8的第一端81，其中，晶体管M7的第二端72与晶体管M8的第一端81用于在输出端N4产生正端信号Vop2；晶体管M8的第二端82用于接收参考电压VDD2。晶体管M5～M8的控制端G5～G8分别耦接至电阻R5～R8的第一端。电阻R5～R8的第二端分别用于接收偏压电压Vbn1、Vbp1、Vbn2、Vbp2。电容C5的第一端耦接电容C6的第一端，并用于接收负端信号Vin；电容C5的第二端耦接控制端G5；电容C6的第二端耦接控制端G6。电容C7的第一端耦接电容C8的第一端，并用于接收正端信号Vip；电容C7的第二端耦接控制端G7；电容C8的第二端耦接控制端G8。

在一些实施例中，推挽式电路110还包含电容Cn1与电容Cn2。电容Cn1耦接于输出端N1与接地端之间，电容Cn2耦接于输出端N2与接地端之间。相似地，在一些实施例中，推挽式电路120还包含电容Cn3与电容Cn4。电容Cn3耦接于输出端N3与接地端之间，电容Cn4耦接于输出端N4与接地端之间。

在图2的实施例中，晶体管M1、M3、M5、M7为N型晶体管，晶体管M2、M4、M6、M8为P型晶体管。

在一些实施例中，晶体管M1、M3、M5、M7为上拉晶体管，及晶体管M2、M4、M6、M8为下拉晶体管。

当正端信号Vip升高以及负端信号Vin降低时，在推挽式电路110中，因为正端信号Vip升高使晶体管M1更易导通，以及使晶体管M2更难导通。晶体管M1从参考电压VDD1汲取的更多的电流(即，更多的能量)通过晶体管M1，使输出端N1处累积更多的电荷，进而使正端信号Vop1升高。相对地，因为负端信号Vin降低使晶体管M3更难导通，以及使晶体管M4更易导通。在输出端N2处累积的电荷通过晶体管M4往参考电压VDD2释放，使负端信号Von2降低。

同时，当正端信号Vip升高以及负端信号Vin降低时，在推挽式电路120中，因为负端信号Vin降低使晶体管M5更难导通，以及使晶体管M6更易导通。在输出端N3处累积的电荷通过晶体管M6往晶体管M7释放，使负端信号Von1降低。因为正端信号Vip升高使晶体管M7更易导通，以及使晶体管M8更难导通。由输出端N3释放的电荷通过晶体管M6后进一步通过晶体管M7传输至输出端N4，使正端信号Vop2升高。具体来说，当正端信号Vip升高以及负端信号Vin降低时，正端信号Vop1、Vop2亦随着升高，而负端信号Von1、Von2则随着降低，然而对于正端信号Vop2而言，正端信号Vop2升高所需要的能量的至少部分由负端信号Von1降低所释放的能量来提供。换言之，在此情况下，正端信号Vop2升高所需要的能量可以不完全从参考电压VDD1汲取，而可以由电路其他部分所释放的能量来提供。相较于先前技术，本发明的能量运用效率较佳。

当正端信号Vip降低以及负端信号Vin升高时，在推挽式电路110中，因为正端信号Vip降低使晶体管M1更难导通，以及使晶体管M2更易导通。在输出端N1处累积的电荷通过晶体管M2往晶体管M3释放，使正端信号Vop1降低。因为负端信号Vin升高使晶体管M3更易导通，以及使晶体管M4更难导通。由输出端N1释放的电荷通过晶体管M2后进一步通过晶体管M3传输至输出端N2，使负端信号Von2升高。具体来说，当正端信号Vip降低以及负端信号Vin升高时，负端信号Von2升高所需要的能量的至少部分由正端信号Vop1降低所释放的能量来提供。换言之，在此情况下，负端信号Von2升高所需要的能量可以不完全从参考电压VDD1汲取，而可以由电路其他部分所释放的能量来提供。

同时，当正端信号Vip降低以及负端信号Vin升高时，在推挽式电路120中，因为负端信号Vin升高使晶体管M5更易导通，以及使晶体管M6更难导通。晶体管M5从参考电压VDD1汲取的更多的电流通过晶体管M5，使输出端N3处累积更多的电荷，进而使负端信号Von1升高。相对地，因为正端信号Vip降低使晶体管M7更难导通，以及使晶体管M8更易导通。在输出端N4处累积的电荷通过晶体管M8往参考电压VDD2释放，使正端信号Vop2降低。

本发明的推挽式电路110、120并不限于图2所绘示之配置。各种不同配置的推挽式电路110、120均在本发明的考虑与范畴内。例如，在各种不同的实施例中，推挽式电路110、120可如图3～图6中所绘示之配置实施。

参考图3。相较于图2的实施例，推挽式电路110不包含电容C2与电容C4，推挽式电路120不包含电容C6与电容C8。此外，晶体管M1～M8均为N型晶体管。

参考图4。相较于图2的实施例，推挽式电路110不包含电容C1与电容C3，推挽式电路120不包含电容C5与电容C7。此外，晶体管M1～M8均为P型晶体管。

参考图5。相较于图2的实施例，推挽式电路110不包含电容C2与电容C3，推挽式电路120不包含电容C6与电容C7。此外，晶体管M1、M2、M5、M6为N型晶体管，及晶体管M3、M4、M7、M8为P型晶体管。

参考图6。相较于图2的实施例，推挽式电路110不包含电容C1与电容C4，推挽式电路120不包含电容C5与电容C8。此外，晶体管M1、M2、M5、M6为P型晶体管，及晶体管M3、M4、M7、M8为N型晶体管。

为了简洁，图3～图6中部分参考标号被省略，且因图3～图6的实施例之操作方式与图2的实施例之操作方式相似，该操作方式于此不再赘述。

基于图2～图6的实施例，推挽式电路110之晶体管M1、M2各自的控制端G1、G2中的至少一者以及推挽式电路120之晶体管M7、M8各自的控制端G7、G8中的至少一者用于接收正端输入信号Vip，推挽式电路110之晶体管M3、M4各自的控制端G3、G4中的至少一者以及推挽式电路120之晶体管M5、M6各自的控制端G5、G6中的至少一者用于接收负端输入信号Vin；推挽式电路110、120各自的输出端N1、N3分别用于输出正端信号Vop1与负端信号Von1；推挽式电路110、120各自的输出端N2、N4分别用于输出负端信号Von2与正端信号Vop2。

参考图7。图7为依据本发明一些实施例所绘示的取样电路200的示意图。取样电路200包含取样电容阵列A1、取样电容阵列A2与处理电路210。在一些实施例中，取样电路200操作为逐次逼近寄存器型模数转换器(successive approximation register analog-to-digital converter，简称SAR ADC)，及处理电路210为比较器。在另一些实施例中，取样电路200操作为管线式模数转换器(pipeline ADC)，及处理电路210为放大器。在一些实施例中，取样电容阵列A1、A2的切换操作与一般SAR ADC或pipeline ADC相同。

取样电容阵列A1包含电容CA1、CA2、CA3与开关S1、S2、S3、S4。电容CA1、CA2、CA3的第一端作为取样电容阵列A1的第一端耦接处理电路210的输入端211，依据开关S4选择性地接收正端信号Vop1并产生取样信号SS1。电容CA1、CA2、CA3的第二端分别耦接开关S1、S2、S3的第一端。开关S1、S2、S3的第二端作为取样电容阵列A1的第二端并选择性地用于接收负端信号Von2或参考电压VR1。在取样时，开关S1、S2、S3将电容CA1、CA2、CA3的第二端耦接至负端信号Von2。在取样结束后，将电容CA1、CA2、CA3的第二端耦接至参考电压VR1。

取样电容阵列A2包含电容CA4、CA5、CA6与开关S5、S6、S7、S8。电容CA4、CA5、CA6的第一端作为取样电容阵列A2的第一端耦接处理电路210的输入端212，依据开关S8选择性地接收负端信号Von1并产生取样信号SS2。电容CA4、CA5、CA6的第二端分别耦接开关S5、S6、S7的第一端。开关S5、S6、S7的第二端作为取样电容阵列A2的第二端并选择性地用于接收正端信号Vop2或参考电压VR1。在取样时，开关S5、S6、S7将电容CA4、CA5、CA6的第二端耦接至正端信号Vop2。在取样结束后，开关S5、S6、S7将电容CA4、CA5、CA6的第二端耦接至参考电压VR1。

处理电路210依据取样信号SS1以及取样信号SS2产生差动转换信号V3。

在图7的实施例中，正端信号Vop1与正端信号Vop2可以互换，同时负端信号Von1与负端信号Von2可以互换。

在一些实施例中，电容CA1、CA2、CA3的电容值的比例为4:2:1，及电容CA4、CA5、CA6的电容值的比例为4:2:1。其中，电容CA1、CA2、CA3的电容值分别与电容CA4、CA5、CA6的电容值相同。

取样电路200并不限于图7所示之实施例。在其他实施例中，取样电容阵列A1、A2可如图8所示之配置实施。

参考图8。取样电容阵列A1包含电容CA11、CA12、CA21、CA22、CA31、CA32与开关S11、S12、S21、S22、S31、S32、S4。电容CA11、CA12、CA21、CA22、CA31、CA32的第一端作为取样电容阵列A1的第一端耦接处理电路210的输入端211，依据开关S4选择性地接收参考信号VR2并产生取样信号SS1。电容CA11、CA12、CA21、CA22、CA31、CA32的第二端分别耦接开关S11、S12、S21、S22、S31、S32的第一端。开关S11、S21、S31的第二端作为取样电容阵列A1的第二端并选择性地用于接收正端信号Vop1或参考信号VR3，及开关S12、S22、S32的第二端亦作为取样电容阵列A1的第二端并选择性地用于接收正端信号Vop2或参考信号VR4。在取样时，开关S11、S21、S31将电容CA11、CA21、CA31的第二端耦接至正端信号Vop1，及开关S12、S22、S32将电容CA12、CA22、CA32的第二端耦接至正端信号Vop2。在取样结束后，开关S11、S21、S31将电容CA11、CA21、CA31的第二端耦接至参考电压VR3，及开关S12、S22、S32将电容CA12、CA22、CA32的第二端耦接至参考电压VR4。

取样电容阵列A2包含电容CA41、CA42、CA51、CA52、CA61、CA62与开关S41、S42、S51、S52、S61、S62、S8。电容CA41、CA42、CA51、CA52、CA61、CA62的第一端作为取样电容阵列A2的第一端耦接处理电路210的输入端212，依据开关S8选择性地接收参考信号VR2并产生取样信号SS2。电容CA41、CA42、CA51、CA52、CA61、CA62的第二端分别耦接开关S41、S42、S51、S52、S61、S62的第一端。开关S41、S51、S61的第二端作为取样电容阵列A2的第二端并选择性地用于接收负端信号Von1或参考信号VR3，及开关S42、S52、S62的第二端亦作为取样电容阵列A2的第二端并选择性地用于接收负端信号Von2或参考信号VR4。在取样时，开关S41、S51、S61将电容CA41、CA51、CA61的第二端耦接至负端信号Von1，及开关S42、S52、S62将电容CA42、CA52、CA62的第二端耦接至负端信号Von2。在取样结束后，开关S41、S51、S61将电容CA41、CA51、CA61的第二端耦接至参考电压VR3，及开关S42、S52、S62将电容CA42、CA52、CA62的第二端耦接至参考电压VR4。

在一些实施例中，电容CA11、电容CA12、电容CA41与电容CA42具有相同电容值，电容CA21、电容CA22、电容CA51与电容CA52具有相同电容值，以及电容CA31、电容CA32、电容CA61与电容CA62具有相同电容值。电容CA11、CA21、CA31的电容值的比例为4:2:1，及电容CA41、CA51、CA61的电容值的比例为4:2:1。

应可理解，取样电容阵列A1与A2中的电容数量并不限于此。取样电容阵列A1与A2可包含更多的电容，其电容值亦不限于以2的倍数依次增加。

Claims (10)

1.一种驱动电路，包含：

第一推挽式电路与第二推挽式电路，各自包含：

第一输出端与第二输出端；以及

第一晶体管、第二晶体管、第三晶体管与第四晶体管，其中，该第一晶体管耦接于第一参考电压与该第一输出端之间，该第二晶体管耦接于该第一输出端与电路节点之间；该第三晶体管耦接于该电路节点与该第二输出端之间，该第四晶体管耦接于该第二输出端与第二参考电压之间，

其中，该第一推挽式电路的第一晶体管及第二晶体管各自的控制端中的至少一者以及该第二推挽式电路的第三晶体管及第四晶体管各自的控制端中的至少一者用于接收一对差动输入信号的正端输入信号，该第一推挽式电路的第三晶体管及第四晶体管各自的控制端中的至少一者以及该第二推挽式电路的第一晶体管及第二晶体管各自的控制端中的至少一者用于接收该对差动输入信号的负端输入信号，

其中，该第一推挽式电路及该第二推挽式电路各自的第一输出端分别用于输出第一对差动输出信号的第一正端信号与第一负端信号；该第一推挽式电路及该第二推挽式电路各自的第二输出端分别用于输出第二对差动输出信号的第二负端信号与第二正端信号。

2.如权利要求1的驱动电路，其中，该第一推挽式电路的第一晶体管及第三晶体管与该第二推挽式电路的第一晶体管及第三晶体管为N型晶体管，以及该第一推挽式电路的第二晶体管及第四晶体管与该第二推挽式电路的第二晶体管及第四晶体管为P型晶体管，

其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容、第二电容、第三电容与第四电容，

其中，该第一推挽式电路的第一电容及第二电容与该第二推挽式电路的第三电容及第四电容各自的第一端均用于接收该正端输入信号，及该第一推挽式电路的第一电容及第二电容与该第二推挽式电路的第三电容及第四电容各自的第二端分别耦接至该第一推挽式电路的第一晶体管及第二晶体管与该第二推挽式电路的第三晶体管及第四晶体各自的控制端，以及

该第一推挽式电路的第三电容及第四电容与该第二推挽式电路的第一电容及第二电容各自的第一端均用于接收该负端输入信号，及该第一推挽式电路的第三电容及第四电容与该第二推挽式电路的第一电容及第二电容各自的第二端分别耦接至该第一推挽式电路的第三晶体管及第四晶体管与该第二推挽式电路的第一晶体管及第二晶体管各自的控制端。

3.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体管、第二晶体管、第三晶体管与第四晶体管为N型晶体管，

其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，

其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第一晶体管的控制端之间，该第一推挽式电路的第二电容耦接于该负端输入信号与该第一推挽式电路的第三晶体管的控制端之间，该第二推挽式电路的第一电容耦接于该负端输入信号与该第二推挽式电路的第一晶体管的控制端之间，该第二推挽式电路的第二电容耦接于该正端输入信号与该第二推挽式电路的第三晶体管的控制端之间。

4.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体管、第二晶体管、第三晶体管与第四晶体管为P型晶体管，

其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，

其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第二晶体管的控制端之间，该第一推挽式电路的第二电容耦接于该负端输入信号与该第一推挽式电路的第四晶体管的控制端之间，该第二推挽式电路的第一电容耦接于该负端输入信号与该第二推挽式电路的第二晶体管的控制端之间，该第二推挽式电路的第二电容耦接于该正端输入信号与该第二推挽式电路的第四晶体管的控制端之间。

5.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体管与第二晶体管为N型晶体管，该第一推挽式电路及该第二推挽式电路的第三晶体管与第四晶体管为P型晶体管，

其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，

其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第一晶体管的控制端之间，该第一推挽式电路的第二电容耦接于该负端输入信号与该第一推挽式电路的第四晶体管的控制端之间，该第二推挽式电路的第一电容耦接于该负端输入信号与该第二推挽式电路的第一晶体管的控制端之间，该第二推挽式电路的第二电容耦接于该正端输入信号与该第二推挽式电路的第四晶体管的控制端之间。

6.如权利要求1的驱动电路，其中，该第一推挽式电路及该第二推挽式电路的第一晶体管与第二晶体管为P型晶体管，该第一推挽式电路及该第二推挽式电路的第三晶体管与第四晶体管为N型晶体管，

其中，该第一推挽式电路及该第二推挽式电路各自还包含第一电容与第二电容，

其中，该第一推挽式电路的第一电容耦接于该正端输入信号与该第一推挽式电路的第二晶体管的控制端之间，该第一推挽式电路的第二电容耦接于该负端输入信号与该第一推挽式电路的第三晶体管的控制端之间，该第二推挽式电路的第一电容耦接于该负端输入信号与该第二推挽式电路的第二晶体管的控制端之间，该第二推挽式电路的第二电容耦接于该正端输入信号与该第二推挽式电路的第三晶体管的控制端之间。

7.一种信号转换电路，包含：

取样电路，用于对第一对差动输出信号与第二对差动输出信号进行取样以产生一对差动转换信号；以及

驱动电路，耦接到该取样电路，用于根据一对差动输入信号产生该第一对差动输出信号与该第二对差动输出信号，该驱动电路包含：

第一推挽式电路，具有第一输出端与第二输出端，用于依据该对差动输入信号的正端输入信号与负端输入信号，在该第一输出端产生该第一对差动输出信号的第一正端信号以及在该第二输出端产生该第二对差动输出信号的第二负端信号；及

第二推挽式电路，具有第三输出端与第四输出端，用于依据该正端输入信号与该负端输入信号，在该第三输出端产生该第一对差动输出信号的第一负端信号以及在该第四输出端产生该第二对差动输出信号的第二正端信号，

其中，当该正端输入信号升高以及该负端输入信号降低时，在该第三输出端上的部分电荷传输至该第四输出端，使该第一负端信号降低以及使该第二正端信号升高。

8.如权利要求7的信号转换电路，其中，当该正端输入信号降低以及该负端输入信号升高时，在该第一输出端上的部分电荷传输至该第二输出端，使该第一正端信号降低以及使该第二负端信号升高。

9.如权利要求7的信号转换电路，其中，该取样电路包含：

第一取样电容阵列，耦接到该第一对差动输出信号与该第二对差动信号以产生第一取样信号；

第二取样电容阵列，耦接到该第一对差动输出信号与该第二对差动信号以产生第二取样信号；以及

处理电路，具有第一输入端与第二输入端，用于从该第一输入端与该第二输入端分别接收该第一取样结果与该第二取样结果，以产生该对差动转换信号。

10.如权利要求7的信号转换电路，其中，该第一推挽式电路及该第二推挽式电路各自包含：

第一晶体管、第二晶体管、第三晶体管与第四晶体管，

其中，在该第一推挽式电路中，该第一晶体管耦接于第一参考电压与该第一输出端之间，该第二晶体管耦接于该第一输出端与第一电路节点之间；该第三晶体管耦接于该第一电路节点与该第二输出端之间，该第四晶体管耦接于该第二输出端与第二参考电压之间，

其中，在该第二推挽式电路中，该第一晶体管耦接于第一参考电压与该第三输出端之间，该第二晶体管耦接于该第三输出端与第二电路节点之间；该第三晶体管耦接于该第二电路节点与该第四输出端之间，该第四晶体管耦接于该第四输出端与该第二参考电压之间，

其中，该第一推挽式电路的第一晶体管及第二晶体管各自的控制端中的至少一者以及该第二推挽式电路的第三晶体管及第四晶体管各自的控制端中的至少一者用于接收该正端输入信号，该第一推挽式电路的第三晶体管及第四晶体管各自的控制端中的至少一者以及该第二推挽式电路的第一晶体管及第二晶体管各自的控制端中的至少一者用于接收该负端输入信号，该第一推挽式电路的该第一输出端及该第二推挽式电路的该第三输出端分别用于输出该第一正端信号与该第一负端信号，该第一推挽式电路的该第二输出端及该第二推挽式电路的该第四输出端分别用于输出该第二负端信号与该第二正端信号。

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