CN115863331A - 多芯片封装楼梯腔体 - Google Patents

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O·卡尔哈德
R·V·马哈詹
S·Y·舒马拉耶夫
Y·F·科克
S·瓦德拉曼尼
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Abstract

本文公开的实施例包括电子封装和组装电子封装的方法。在实施例中，电子封装包括具有阶梯顶表面的封装衬底，以及在阶梯顶表面的第一平台上的第一管芯。在实施例中，第二管芯在阶梯顶表面的第二平台上，其中第二管芯在第一管芯之上延伸。在实施例中，第三管芯在阶梯顶表面的第三平台上，其中第三管芯在第二管芯之上延伸。

Description

多芯片封装楼梯腔体
政府许可权
本发明是在政府支持下根据DARPA授予的协议号HR0011-19-3-0003完成的。政府对本发明享有一定的权利。
技术领域
本公开的实施例涉及电子封装，并且更特别地，涉及具有阶梯顶表面的多芯片电子封装。
背景技术
随着技术的不断进步，多芯片异构集成变得更加普遍。在光子系统的特定实例中，诸如光子集成电路(PIC)、电集成电路(EIC)和逻辑管芯(例如，现场可编程门阵列(FPGA))的部件可以集成在单个封装架构内。为了在部件之间提供高密度互连，已经提出了诸如嵌入式多管芯互连桥(EMIB)的解决方案。
然而，EMIB架构导致非最佳封装形状因子和功耗。在形状因子的情况下，EMIB方法依赖于横向彼此相邻的部件，并且EMIB将相邻部件缝合(stitches)在一起。因此，需要大的X-Y占用空间。在功耗的情况下，跨EMIB的电路径会由于跨EMIB的损耗而增加功耗。特别地，在光子系统的情况下，信号必须从PIC跨第一EMIB传递到EIC，并且从EIC跨第二EMIB传递到逻辑管芯。
附图说明
图1是具有通过一对嵌入式多管芯互连桥(EMIB)互连的光子集成电路(PIC)、电集成电路(EIC)和逻辑管芯的电子封装的截面图。
图2是具有PIC、EIC和逻辑管芯的电子封装的截面图，其中PIC直接连接到EIC，并且EIC通过EMIB连接到逻辑管芯。
图3是根据实施例的具有通过使用阶梯封装衬底全部彼此直接连接的PIC、EIC和逻辑管芯的电子封装的截面图。
图4A-4J是描绘根据实施例的用于组装具有包括PIC、EIC和逻辑管芯的阶梯顶表面的电子封装的工艺的截面图。
图5是根据实施例的具有PIC的电子封装的截面图，该PIC通过管芯附接膜(DAF)粘附到封装衬底。
图6是根据实施例的电子系统的截面图，其中逻辑管芯和EIC附接到封装衬底并且PIC附接到下层板。
图7是根据实施例的具有电子封装的电子系统的截面图，该电子封装具有PIC、EIC和耦合到板的逻辑管芯。
图8是根据实施例构建的计算设备的示意图。
具体实施方式
本文描述的是根据各种实施例的具有阶梯顶表面的多芯片电子封装。在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以将他们工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员来说显而易见的是，本发明可以仅用所描述的一些方面来实践。为了解释的目的，阐述了具体的数字、材料和配置以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本发明。在其他情况下，省略或简化公知的特征以便不使说明性实施方式难以理解。
将以最有助于理解本发明的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别地，这些操作不需要以呈现的顺序执行。
图1中示出了具有逻辑管芯、电集成电路(EIC)和光子集成电路(PIC)的异构封装的示例。如图所示，封装100包括封装衬底105。PIC 101通过焊料互连115和第一嵌入式多管芯互连桥(EMIB)110连接到EIC 102。另外，EIC 102通过互连115和第二EMIB 110连接到逻辑管芯103。这样的架构需要逻辑管芯103、EIC 102和PIC 101彼此横向相邻。另外，通过EMIB的电路径增加了路径长度并且增加了损耗。
为了减少横向占用空间并且消除EMIB 110中的一个EMIB，可以使用堆叠式架构。图2中示出了这种封装200的示例。如图所示，PIC 201嵌入在封装衬底205中。也就是说，在其上支撑PIC201的表面221低于封装衬底205的顶表面。然而，在这样的架构中，EIC 202仍然通过EMIB 210和互连215耦合到逻辑管芯203。因此，这样的设计仍然存在显著的面积和功率损失。
现在参考图3，示出了根据实施例的电子封装300的截面图。在实施例中，电子封装300包括封装衬底305。封装衬底305在图3中被示为实心框。然而，应当理解，封装衬底305可以包括嵌入在多个有机层中的电布线(例如，焊盘、过孔、迹线等)。在实施例中，封装衬底305可以是有芯的封装衬底305。
在实施例中，封装衬底305可以具有阶梯顶表面。如本文所用，阶梯表面可以指包括通过垂直表面彼此连接的两个或更多个平台的表面。垂直表面可以是基本上垂直的表面或具有垂直分量的倾斜表面。例如，封装衬底305具有包括三个平台的阶梯表面。图3中示出了第一平台321、第二平台322和第三平台323。
在实施例中，可以在第一平台321上提供第一管芯301，可以在第二平台322上提供第二管芯302，并且可以在第三平台323上提供第三管芯303。第一管芯301可以是PIC，第二管芯302可以是EIC，并且第三管芯303可以是逻辑管芯(例如，FPGA)。然而，应当理解，管芯301、302和303可以是在电子封装300中异质集成的任何合适类型的管芯。
在实施例中，整个第一管芯301可以在第一平台321之上。在所示实施例中，第一管芯301的边缘与封装衬底305的边缘基本共面。然而，在其他在实施例中，第一管芯301可以悬垂在封装衬底的边缘。在实施例中，第二管芯302可以在第二平台322之上，并且在第一管芯301的一部分之上延伸。第一管芯301可以通过互连315电耦合到第二管芯302。因此，在第一管芯301与第二管芯302之间提供直接耦合而无需经过桥接衬底。另外，与使用EMIB架构将第一管芯301连接到第二管芯302时相比，在第一管芯301与第二管芯302之间的重叠减少了第一管芯301和第二管芯302的组合占用空间。在实施例中，第三管芯303在第三平台323上，并且在第二管芯302的一部分之上延伸。第二管芯302可以通过互连315电耦合到第三管芯303。因此，在第二管芯302与第三管芯303之间提供直接耦合而无需经过桥接衬底。另外，与使用EMIB架构将第二管芯302连接到第三管芯303时相比，在第二管芯302与第三管芯303之间的重叠减少了第二管芯302和第三管芯303的组合占用空间。
在图3中，仅示出了是在管芯301、302和303之间的互连315的连接。然而，应当理解，管芯301也可以电连接到封装衬底305内的电路系统(未示出)。另外，穿硅过孔(TSV)可以穿过一个或多个管芯301、302和303的厚度提供。例如，可以穿过第二管芯302、在第一管芯301上方和/或在第三管芯303下方来提供TSV。
在图4A-4J中描绘的工艺流程中示出了电子封装400的更详细说明。图3是管芯301、302和303相对于彼此的位置关系的一般表示，而图4A-4J提供了封装衬底以及在封装衬底与管芯401、402和403之间的互连的更详细的图示。
现在参考图4A，示出了根据实施例的电子封装400的一部分的截面图。在实施例中，电子封装400包括封装衬底405。封装衬底405可以包括芯406。芯406可以包括电子封装架构常见的玻璃增强有机材料。可以穿过芯406提供穿芯过孔434，以提供在封装衬底405的背面与封装衬底的正面之间的电耦合。在实施例中，堆积(buildup)层431也可以设置在芯406的上方和下方。堆积层431可以是有机材料，例如堆积膜等。在实施例中，可以在堆积层431中提供焊盘432和过孔433。也可以在堆积层中提供迹线。
在图示的实施例中，三个布线层被示出在芯406上方和下方。然而，应当理解，可以在芯406上方和/或下方提供任意数量的布线层。另外，芯406上方的布线层的数量可以不同于芯406下方的布线层的数量。
现在参考图4B，示出了根据实施例的在形成释放层451之后的电子封装400的截面图。如图所示，释放层451设置在封装衬底405的一部分之上。由释放层451覆盖的区域最终将成为其上将安装第一管芯的第一平台。在实施例中，释放层451的第一端朝向封装衬底405的中部定位，并且释放层451的第二端位于封装衬底405的边缘。这样，形成有释放层451的所得到的平台将延伸到封装衬底405的边缘。
释放层451可以是任何合适的释放层材料，其允许去除堆积材料而不损坏下层焊盘432。例如，释放层材料可以是不粘附到堆叠体的有机层。然后可以围绕腔体的周边进行激光刮削，并且可以机械地去除释放层451上方的堆积层。在其他实施例中，释放层451可以是铜或其他金属的薄层。然后释放层451用作激光停止层。然后对整个腔体进行刮削以去除堆积层。然后蚀刻释放层451以电分离焊盘432。在另一实施例中，释放层451是连续的焊盘层。可以对整个腔体进行刮削。然后图案化释放层451以形成单独的焊盘432。
现在参考图4C，示出了根据实施例的在形成附加布线层之后的电子封装400的截面图。在实施例中，在图4B所示的芯406上方的顶部布线层之上提供三个附加布线层。在芯406下方的底部布线层之上提供单个附加布线层。然而，应当理解，可以在芯406之上和/或下方提供任何数量的附加布线层。
在实施例中，释放层451上方的堆积层431没有导电布线。这是因为释放层451上方的堆积层431最终将被去除以形成将在其上放置第一管芯的第一平台。导电布线(例如，焊盘432、过孔433等)可以设置在与释放层451相邻的堆积层431中。在实施例中，可以穿过堆积层431提供开口441，以暴露焊盘432，这些焊盘432掩埋在顶表面下方。开口441可以用于将第二管芯(在后续处理操作中添加)连接到焊盘432。
现在参考图4D，示出了根据实施例的在阻焊剂层435设置在顶部堆积层431之上之后的电子封装400的截面图。如图所示，阻焊剂层435仅覆盖最顶部堆积层431的顶表面的一部分。在实施例中，阻焊剂层435为在其上放置第三管芯(在后续处理操作中添加)的第三平台提供表面。
在实施例中，可以通过阻焊剂开口提供互连452，以连接到顶部焊盘432。互连452可以是第一级互连(FLI)，例如焊料等。类似地，可以通过开口441提供互连453，以便向掩埋焊盘432提供电连接。互连453可以用于将封装衬底405连接到第二管芯(在随后的处理操作中添加)。互连453可以是FLI互连，例如焊料等。
现在参考图4E，示出了根据实施例的在释放层451被暴露之后的电子封装400的截面图。在实施例中，在释放层451上方的堆积层431可以用任何合适的工艺去除以形成腔体。例如，可以使用激光刮削工艺或蚀刻工艺来去除堆积层431并且形成腔体。
在释放层451暴露之后，提供了三个不同的区域461、462和463。第一区域461包括在腔体底部处的第一平台421，第二区域462包括第二平台422，并且第三区域463包括第三平台423。在实施例中，第一平台421包括凹陷的堆积层431，第二平台422包括顶部堆积层431，并且第三平台423包括阻焊剂层435。
如图所示，在平台421、422和423之间的垂直距离可以是不均匀的。例如，在第一平台421与第二平台422之间的垂直距离大于在第二平台422与第三平台423之间的垂直距离。这是为了容纳具有不同Z高度的管芯。应当理解，在其他实施例中，在平台421、422和423之间的垂直距离可以基本一致，或者在第一平台421与第二平台422之间的垂直距离可以小于在第二平台422与第三平台423之间的垂直距离。
现在参考图4F，示出了根据实施例的在去除释放层451之后的电子封装400的截面图。在实施例中，可以用释放工艺、剥离工艺或蚀刻工艺来去除释放层451。释放层451的去除提供了对第一平台421上的焊盘432的访问。另外，可以形成开口464以暴露背面焊盘。
现在参考图4G，示出了根据实施例的在第一管芯401放置在第一平台421之上之后电子封装400的截面图。在实施例中，第一管芯401可以是PIC，但是应当理解，也可以使用其他管芯类型。在实施例中，第一管芯401的焊盘407通过焊料454或其他互连架构连接到第一平台421上的焊盘432。也就是说，第一管芯401可以电耦合到封装衬底405。在实施例中，可以在第一管芯401的顶表面上提供顶部焊盘408。顶部焊盘408可以用于将第一管芯401耦合到第二管芯(在后续处理操作中附接)。
在实施例中，第一管芯401的边缘可以与封装衬底405的边缘基本上共面。在其他实施例中，第一管芯401可以延伸出超过封装衬底405的边缘，使得第一管芯401的边缘与封装衬底405的边缘基本上不共面。在实施例中，第一管芯401的顶表面的z位置可以接近第二平台422的z位置。然而，应当理解，第一管芯401的顶表面不必与第二平台422基本上共面。例如，在图4G中，第一管芯401的顶表面在第二平台422上方。在其他实施例中，第一管芯401的顶表面可以在第二平台422的下方。
在实施例中，第一管芯401可以被底部填充材料455围绕。底部填充材料455可以是电子封装典型的任何常见底部填充材料。除了为焊料454提供支撑之外，底部填充材料455还可以设置在第一管芯401的侧壁与第一平台421和第二平台422之间的封装衬底405的垂直侧壁之间。
现在参考图4H，示出了根据实施例的在第二管芯402附接到第二平台422之后电子封装400的截面图。在实施例中，第二管芯402可以是EIC，但是应当理解，第二管芯可以是任何类型的管芯。第二管芯402可以定位在第二平台422上，使得第二管芯402的一部分在第一管芯401的一部分之上延伸。第二管芯402可以包括焊盘409。焊盘409可以通过互连456电耦合到在第一管芯401的顶表面上的焊盘408。因此，第一管芯401可以直接耦合到第二管芯402而不需要中间桥。另外，由于第二管芯402与第一管芯401的一部分重叠，因此与使用桥将第一管芯401连接到第二管芯402的实施例相比，总面积减小。
在实施例中，在第二管芯402上的焊盘411可以与封装衬底405上的互连453耦合。也就是说，第二管芯402的底表面可以电耦合到第一管芯401和封装衬底405两者。在实施例中，可以在第二管芯402的顶表面上提供焊盘412。底部填充材料457也可以包封第二管芯402。
在所示实施例中，第二管芯402的厚度小于第一管芯401的厚度。然而，应当理解，第二管芯402可以具有与第一管芯401相似的厚度、或者具有大于第一管芯401的厚度。在第二管芯402比图4H所示的厚的情况下，第二平台422可以更深地凹入封装衬底405中。例如，代替第二平台422在最顶部的堆积层431上，第二平台422可以是在最顶部的堆积层431下方的一个或多个层。在这种情况下，类似于释放层451的释放层可以用于设置第二平台422的深度。
现在参考图4I，示出了根据实施例的在附接第三管芯403之后电子封装400的截面图。在实施例中，第三管芯403可以是逻辑管芯，例如FPGA、片上系统(SOC)或任何其他类型的管芯。第三管芯403可以设置在第三平台423上。第三平台423可以是阻焊剂435的顶表面。在实施例中，第三管芯403也可以在第二管芯402的顶表面之上延伸。如图所示，在第三管芯403上的焊盘413可以通过诸如焊料的互连458耦合到第二管芯402上的顶部焊盘412。另外，在第三管芯403的底侧上的焊盘414可以通过诸如焊料的互连452耦合到封装衬底405。在实施例中，底部填充材料459可以设置在第三管芯403的之下和周围。在一些实施例中，底部填充材料459可以具有围绕第三管芯403的周边的特性倾斜表面。
现在参考图4J，示出了根据实施例的在光纤470耦合到第一管芯401之后电子封装400的截面图。在第一管芯401是PIC的实施例中，光纤470可以向第一管芯401提供光输入和/或从第一管芯401接收光输出。也就是说，光纤470提供到电子封装400外部的设备的光耦合。虽然示出了单根光纤470，但是应当理解，包括多根光纤的光纤束可以耦合到第一管芯401。在实施例中，光纤470可以设置成进入到第一管芯401中的V形槽471。然而，应当理解，任何光学耦合架构(例如，边缘耦合器、光栅耦合器等)可以用于将光纤470耦合到第一管芯401。在实施例中，在光纤阵列耦合到PIC之前，透镜系统可以耦合到PIC。
如以下将更详细描述的，图4J中的电子封装400可以随后耦合到板(例如，印刷电路板(PCB)等)。电子封装400可以在附接光纤470之前或附接光纤470之后耦合到板。
现在参考图5，示出了根据附加实施例的电子封装500的截面图。在实施例中，除了第一管芯501耦合到封装衬底505之外，电子封装500可以与上述电子封装400基本上相似。例如，电子封装500可以包括封装衬底505，封装衬底505具有在第一平台上的第一管芯501，在第二平台上的第二管芯502，以及在第三平台上的第三管芯503。第一管芯501直接耦合到第二管芯502，并且第二管芯502直接耦合到第三管芯503。光纤570可以耦合到第一管芯501。例如，第一管芯501可以是PIC，第二管芯502可以是EIC，并且第三管芯503可以是逻辑管芯。
与上述实施例相反，第一管芯501可以通过粘合剂565(例如管芯附接膜(DAF))附接到堆积层531。也就是说，如上所述，在第一管芯501的底表面与封装衬底505之间可能不存在电连接。相反，第一管芯501可以仅包括在顶表面上耦合到第二管芯502的焊盘。
现在参考图6，示出了根据附加实施例的电子系统690的截面图。在实施例中，电子系统690可以包括板691，例如PCB等。封装衬底605可以通过互连692(例如焊球、插座等)耦合到板691。在实施例中，第二管芯602和第三管芯603耦合到封装衬底605。第二管芯602可以使用类似于上述实施例的阶梯架构直接耦合到第三管芯603。在实施例中，第二管芯602可以横向延伸超过封装衬底605的边缘。
在实施例中，第一管芯601可以通过互连692直接耦合到板691。第二管芯602可以在第一管芯601之上延伸。另外，第二管芯602通过互连直接耦合到第一管芯601。也就是说，在一些实施例中，第一管芯601可以不在封装衬底605上。在实施例中，光纤670耦合到第一管芯601。
现在参考图7，示出了根据附加实施例的电子系统790的截面图。在实施例中，电子系统790可以包括板791，例如PCB。在实施例中，封装衬底705通过互连792(例如焊球、插座或任何其他合适的互连架构)耦合到板791。在实施例中，多个管芯701、702和703设置在封装衬底705的阶梯顶表面之上。例如，第一管芯701设置在第一平台之上，第二管芯702设置在第二平台之上，并且第三管芯703设置在第三平台之上。第二管芯702在第一管芯701顶表面之上延伸，并且第二管芯702直接耦合到第一管芯701。第三管芯703在第二管芯702的顶表面之上延伸，并且第三管芯703直接耦合到第二管芯702。因此，不需要嵌入式桥将管芯耦合在一起。堆叠式架构减少了管芯701、702和703的总占用空间，并且没有嵌入式桥降低了功率损耗。
在实施例中，第一管芯701可以是PIC，第二管芯702可以是EIC，并且第三管芯703可以是逻辑管芯。但是可以理解，实施例不限于这些管芯类型。在实施例中，光纤770耦合到第一管芯701。
图8示出了根据本发明的一个实施方式的计算设备800。计算设备800容纳板802。板802可以包括多个部件，包括但不限于处理器804和至少一个通信芯片806。处理器804物理和电耦合到板802。在一些实施方式中，至少一个通信芯片806也物理和电耦合到板802。在进一步的实施方式中，通信芯片806是处理器804的一部分。
这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片806实现了用于向计算设备800和从计算设备800传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制的电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片806可以实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生产品，以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙的短程无线通信，并且第二通信芯片806可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的远程无线通信。
计算设备800的处理器804包括封装在处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯可以是包括阶梯顶表面的电子封装的一部分，根据本文描述的实施例，该阶梯顶表面具有在不同平台上彼此直接耦合的多个管芯。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片806还包括封装在通信芯片806内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯可以是包括阶梯顶表面的电子封装的一部分，根据本文描述的实施例，阶梯顶表面具有在不同平台上彼此直接耦合的多个管芯。
以上对本发明的所示实施方式的描述(包括在摘要中描述的内容)并不旨在穷举或将本发明限制为所公开的精确形式。虽然本文出于说明性目的描述了本发明的具体实施方式和示例，但是相关领域的技术人员将认识到，在本发明的范围内的各种等效修改是可能。
可以根据以上具体实施方式对本发明进行这些修改。以下权利要求中使用的术语不应被解释为将本发明限制在说明书和权利要求中公开的具体实施方式。相反，本发明的范围将完全由以下权利要求确定，这些权利要求将根据权利要求解释的既定原则来解释。
示例1：一种电子封装，包括：具有阶梯顶表面的封装衬底；阶梯顶表面的第一平台上的第一管芯；阶梯顶表面的第二平台上的第二管芯，其中，第二管芯在第一管芯之上延伸；以及阶梯顶表面的第三平台上的第三管芯，其中，第三管芯在第二管芯之上延伸。
示例2：示例1的电子封装，其中，第一管芯是光子集成电路，第二管芯是电集成电路，并且第三管芯是逻辑管芯。
示例3：示例1或示例2的电子封装，其中，第三管芯通信耦合到第二管芯，并且其中，第二管芯通信耦合到第一管芯。
示例4：示例1-3的电子封装，其中，第一管芯通过焊料耦合到封装衬底。
示例5：示例1-3的电子封装，其中，第一管芯通过管芯附接膜附接到封装衬底。
示例6：示例1-5的电子封装，其中，第二管芯包括穿衬底过孔。
示例7：示例6的电子封装，其中，穿衬底过孔位于第一管芯之上。
示例8：示例6的电子封装，其中，穿衬底过孔位于第三管芯下方。
示例9：示例1-8的电子封装，其中，第二管芯的厚度大于电子封装中的一个布线层的厚度。
示例10：示例1-9的电子封装，还包括：耦合到第一管芯的光纤。
示例11：示例1-10的电子封装，还包括在阶梯顶表面的第四平台上的第四管芯，其中，第四管芯在第三管芯之上延伸。
示例12：一种电子系统，包括：板；耦合到板的封装衬底，其中，封装衬底包括底表面和阶梯顶表面；耦合到板并且与封装衬底相邻的第一管芯；在封装衬底的阶梯顶表面的第一平台上的第二管芯，其中，第二管芯在第一管芯之上延伸；以及在封装衬底的阶梯顶表面的第二平台上的第三管芯，其中，第三管芯在第二管芯之上延伸。
示例13：示例12的电子系统，其中，第一管芯是光子集成电路，第二管芯是电集成电路，并且第三管芯是逻辑管芯。
示例14：示例12或示例13的电子系统，还包括：耦合到第一管芯的光纤。
示例15：示例12-14的电子系统，其中，封装衬底包括芯。
示例16：示例12-15的电子系统，其中，第三管芯通信耦合到第二管芯，并且其中，第二管芯通信耦合到第一管芯。
示例17：示例12-16的电子系统，其中，第二管芯的厚度大于电子封装中的一个布线层的厚度。
示例18：一种形成电子封装的方法，包括：在封装芯之上形成第一布线层；在最顶部的第一布线层的一部分之上设置释放层；在第一布线层之上形成第二布线层；在最顶部的第二布线层的一部分之上形成阻焊剂层；穿过第二布线层开口出腔体，其中，腔体底部在释放层处；在腔体中定位第一管芯；在第一管芯之上和最顶部的第二布线层之上定位第二管芯；以及在第二管芯之上和在阻焊剂层之上定位第三管芯。
示例19：示例18的方法，其中，第一管芯是光子集成电路，第二管芯是电集成电路，并且第三管芯是逻辑管芯。
示例20：示例18或示例19的方法，其中，第一管芯通过焊料连接到封装衬底。
示例21：示例18-20的方法，其中，第一管芯通过管芯附接膜附接到封装衬底。
示例22：示例18-21的方法，其中，电子封装耦合到板。
示例23：一种电子系统，包括：板；以及耦合到板的电子封装，其中，电子封装包括：具有阶梯顶表面的封装衬底；在阶梯顶表面的第一平台上的第一管芯；在阶梯顶表面的第二平台上的第二管芯，其中，第二管芯在第一管芯之上延伸；以及在阶梯顶表面的第三平台上的第三管芯，其中，第三管芯在第二管芯之上延伸。
示例24：示例23的电子系统，其中，第一管芯是光子集成电路，第二管芯是电集成电路，并且第三管芯是逻辑管芯。
示例25：示例23或示例24的电子系统，其中，第二管芯的厚度大于电子封装中的一个布线层的厚度。

Claims (25)

1.一种电子封装，包括：
具有阶梯顶表面的封装衬底；
在所述阶梯顶表面的第一平台上的第一管芯；
在所述阶梯顶表面的第二平台上的第二管芯，其中，所述第二管芯在所述第一管芯之上延伸；以及
在所述阶梯顶表面的第三平台上的第三管芯，其中，所述第三管芯在所述第二管芯之上延伸。
2.根据权利要求1所述的电子封装，其中，所述第一管芯是光子集成电路，所述第二管芯是电集成电路，并且所述第三管芯是逻辑管芯。
3.根据权利要求1或2所述的电子封装，其中，所述第三管芯通信耦合到所述第二管芯，并且其中，所述第二管芯通信耦合到所述第一管芯。
4.根据权利要求1或2所述的电子封装，其中，所述第一管芯通过焊料耦合到所述封装衬底。
5.根据权利要求1或2所述的电子封装，其中，所述第一管芯通过管芯附接膜附接到所述封装衬底。
6.根据权利要求1或2所述的电子封装，其中，所述第二管芯包括穿衬底过孔。
7.根据权利要求6所述的电子封装，其中，所述穿衬底过孔位于所述第一管芯之上。
8.根据权利要求6所述的电子封装，其中，所述穿衬底过孔位于所述第三管芯下方。
9.根据权利要求1或2所述的电子封装，其中，所述第二管芯的厚度大于所述电子封装中的一个布线层的厚度。
10.根据权利要求1或2所述的电子封装，还包括：
耦合到所述第一管芯的光纤。
11.根据权利要求1或2所述的电子封装，还包括在所述阶梯顶表面的第四平台上的第四管芯，其中，所述第四管芯在所述第三管芯之上延伸。
12.一种电子系统，包括：
板；
耦合到所述板的封装衬底，其中，所述封装衬底包括底表面和阶梯顶表面；
耦合到所述板并且与所述封装衬底相邻的第一管芯；
在所述封装衬底的所述阶梯顶表面的第一平台上的第二管芯，其中，所述第二管芯在所述第一管芯之上延伸；以及
在所述封装衬底的所述阶梯顶表面的第二平台上的第三管芯，其中，所述第三管芯在所述第二管芯之上延伸。
13.根据权利要求12所述的电子系统，其中，所述第一管芯是光子集成电路，所述第二管芯是电集成电路，并且所述第三管芯是逻辑管芯。
14.根据权利要求12或13所述的电子系统，还包括：
耦合到所述第一管芯的光纤。
15.根据权利要求12或13所述的电子系统，其中，所述封装衬底包括芯。
16.根据权利要求12或13所述的电子系统，其中，所述第三管芯通信耦合到所述第二管芯，并且其中，所述第二管芯通信耦合到所述第一管芯。
17.根据权利要求12或13所述的电子系统，其中，所述第二管芯的厚度大于所述电子封装中的一个布线层的厚度。
18.一种形成电子封装的方法，包括：
在封装芯之上形成第一布线层；
在最顶部的第一布线层的一部分之上设置释放层；
在所述第一布线层之上形成第二布线层；
在最顶部的第二布线层的一部分之上形成阻焊剂层；
穿过所述第二布线层开口出腔体，其中，腔体底部在所述释放层处；
在所述腔体中定位第一管芯；
在所述第一管芯之上并且在最顶部的第二布线层之上定位第二管芯；以及
在所述第二管芯之上并且在所述阻焊剂层之上定位第三管芯。
19.根据权利要求18所述的方法，其中，所述第一管芯是光子集成电路，所述第二管芯是电集成电路，并且所述第三管芯是逻辑管芯。
20.根据权利要求18或19所述的方法，其中，所述第一管芯通过焊料连接到所述封装衬底。
21.根据权利要求18或19所述的方法，其中，所述第一管芯通过管芯附接膜附接到所述封装衬底。
22.根据权利要求18或19所述的方法，其中，所述电子封装耦合到板。
23.一种电子系统，包括：
板；以及
耦合到所述板的电子封装，其中，所述电子封装包括：
具有阶梯顶表面的封装衬底；
在所述阶梯顶表面的第一平台上的第一管芯；
在所述阶梯顶表面的第二平台上的第二管芯，其中，所述第二管芯在所述第一管芯之上延伸；以及
在所述阶梯顶表面的第三平台上的第三管芯，其中，所述第三管芯在所述第二管芯之上延伸。
24.根据权利要求23所述的电子系统，其中，所述第一管芯是光子集成电路，所述第二管芯是电集成电路，并且所述第三管芯是逻辑管芯。
25.根据权利要求23或24所述的电子系统，其中，所述第二管芯的厚度大于所述电子封装中的一个布线层的厚度。
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