CN115833826A - 锁相环的监测电路及其操作方法 - Google Patents

Abstract

提供锁相环的监测电路及其操作方法。一种针对高频信号的监测电路包括：锁相环，被配置为基于多个分频器针对输入信号生成分频出的输出信号；多个分频监测电路，被配置为：接收与所述多个分频器分别对应的分频输入信号和分频输出信号，并且输出分频错误信号；以及抖动监测电路，被配置为输出抖动错误信号。

Description

锁相环的监测电路及其操作方法

本申请基于并要求于2021年9月16日提交到韩国知识产权局的第10-2021-0124265号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

本公开涉及监测电路，更具体地讲，涉及包括多个分频器的锁相环(PLL)的监测电路及其操作方法。

背景技术

PLL电路或包括PLL电路的时钟生成器可生成相位锁定的时钟信号。例如，时钟信号可用于发送器以发送数据，或用于接收器以接收信号。这里，PLL电路可被分类为环PLL电路和电感器-电容器(LC)-PLL电路等。

发明内容

示例实施例提供一种用于高效地监测在锁相环中生成的信号的监测电路及其操作方法。

根据示例实施例的方面，一种监测电路包括：锁相环，被配置为通过基于多个分频器对输入信号进行分频来生成输出信号；多个分频监测电路，每个分频监测电路与所述多个分频器中的相应的分频器相关联，并且被配置为：接收与相应的分频器对应的分频输入信号和分频输出信号，并且将基于分频比范围和与相应的分频器对应的分频输出信号与分频输入信号的分频比，输出分频错误信号；以及抖动监测电路，被配置为：基于在锁相环中生成的信号的抖动和在校准模式下设置的抖动错误范围，输出抖动错误信号。

根据示例实施例的方面，一种监测包括多个分频器的锁相环的方法包括：接收分别与多个分频器对应的分频输入信号和分频输出信号；基于分频比范围和与相应的分频器对应的分频输出信号与分频输入信号的分频比，输出与所述多个分频器中的每个相应的分频器对应的分频错误信号；基于在锁相环中生成的信号的抖动和在校准模式下设置的抖动错误范围，输出抖动错误信号。

根据示例实施例的方面，一种用于监测包括多个分频器的锁相环的监测电路包括：第一分频监测电路，被配置为：接收锁相环的输入信号和由输入信号分频器分频出的参考信号，并且基于第一分频比范围和参考信号与输入信号的第一分频比，输出输入分频错误信号；第二分频监测电路，被配置为：接收锁相环的振荡信号和由振荡信号分频器分频出的反馈信号，并且基于第二分频比范围和反馈信号与振荡信号的第二分频比，输出振荡分频错误信号；第三分频监测电路，被配置为：接收锁相环的振荡信号和由输出信号分频器分频出的输出信号，并且基于第三分频比范围和输出信号与振荡信号的第三分频比，输出输出分频错误信号；以及抖动监测电路，被配置为：基于振荡信号的抖动和在校准模式下设置的抖动错误范围，输出抖动错误信号。

附图说明

特定示例实施例的以上和/或其他方面将根据下面结合附图的具体实施方式被更清楚地理解，其中：

图1是示意性地示出根据示例实施例的用于监测PLL的信号的电路的框图；

图2是示出根据示例实施例的监测电路的操作方法的流程图；

图3是示出根据示例实施例的锁相环，和用于接收锁相环的信号的多个分频器监测电路和抖动监测电路的框图；

图4是示出根据示例实施例的生成分频错误信号的方法的流程图；

图5是示出根据示例实施例的分频监测电路的框图；

图6是示出根据示例实施例的滤波器电路的框图；

图7是示出根据示例实施例的分频监测电路的信号的时序图；

图8是示出根据示例实施例的生成卡顿低信号和卡顿高信号的方法的流程图；

图9是示出根据示例实施例的将延迟脉冲信号的相位与滞后脉冲信号的相位进行比较的方法的流程图；

图10是示出根据示例实施例的抖动监测电路的配置的框图；

图11是示出根据示例实施例的在校准模式下调整延迟周期的方法的流程图；

图12是示出根据示例实施例的在校准模式下激活的配置的框图；

图13是示出根据示例实施例的在抖动监测模式下输出抖动错误信号的方法的流程图；

图14是示出根据示例实施例的在抖动监测模式下激活的配置的框图；

图15是示出根据示例实施例的还包括控制电压监测电路、锁定检测电路和PLL分频比监测电路的监测电路的框图；

图16是示出根据示例实施例的包括监测电路的电子装置的框图；以及

图17是示出根据示例实施例的包括监测电路的通信装置的框图。

具体实施方式

在下文中，示例实施例将参照附图被详细描述。

图1是示意性地示出根据示例实施例的用于监测锁相环100的信号的监测电路10的框图。图2是示出根据示例实施例的监测电路10的操作方法的流程图。

图2中示出的监测电路10的操作方法可参照图1的框图被描述。

参照图1，监测电路10可包括锁相环100、包括例如第一分频监测电路(例如，分频监测电路1)200_1至第n分频监测电路(例如，分频监测电路n)200_n的多个分频监测电路和抖动监测电路300。锁相环100可包括多个分频器，并且可根据分频器的分频比生成具有输入信号的频率的倍数的高频输出信号。

在操作S10中，包括例如第一分频检测电路200_1至第n分频监测电路200_n的多个分频监测电路可从与各个分频监测电路对应的分频器接收分频输入信号和分频输出信号。在一个示例实施例中，当锁相环100包括n个分频器(其中，n是自然数)时，锁相环100可将n个分频输入信号DIN1至DINn和n个分频输出信号DOUT1至DOUTn提供给第一分频检测电路200_1至第n分频监测电路200_n。分频输入信号和分频输出信号可振荡，并且分频输出信号的周期可通过将分频输入信号的周期乘以分频比来获得。

在操作S20中，每个分频监测电路可基于分频输出信号与分频输入信号的分频比来输出分频错误信号。分频监测电路可确定分频输出信号与分频输入信号的分频比是否对应于输入到锁相环100的分频比。根据示例实施例，每个分频监测电路可针对分频比设置上限错误分频比和下限错误分频比，并且可确定分频输出信号与分频输入信号的分频比是否在上限错误分频比与下限错误分频比之间。当分频输出信号与分频输入信号的分频比大于上限错误分频比或小于下限错误分频比时，分频监测电路可输出分频错误信号。然而，公开不限于此，并且这样，根据另一示例实施例，当分频输出信号与分频输入信号的分频比大于或等于上限错误分频比或者小于或等于下限错误分频比时，分频监测电路可输出分频错误信号。

在一个示例实施例中，第一分频监测电路200_1可接收第一分频器的第一分频输入信号DIN1和第一分频输出信号DOUT1，并且可基于输入到第一分频器的分频比来设置第一上限错误分频比和第一下限错误分频比。当第一分频输出信号DOUT1与第一分频输入信号DIN1的分频比大于第一上限错误分频比或小于第一下线错误分频比时，第一分频监测电路200_1可输出第一分频错误限号DES1。类似地，第二分频监测电路200_2可接收分频输入信号DIN2和第二分频输出信号DOUT2以输出第二分频错误信号DES2。第n分频监测电路200_n可接收第n分频输入信号DINn和第n分频输出信号DOUTn以输出第n分频错误信号DESn。

在操作S30中，抖动监测电路300可基于从锁相环100接收的信号来输出抖动错误信号JES。在一个示例实施例中，抖动监测电路300可接收振荡信号VCO，并且可确定振荡信号VCO的抖动是否包括在抖动错误范围内。当抖动监测电路300确定振荡信号VCO的抖动在抖动错误范围之外时，抖动监测电路300可输出抖动错误信号JES。抖动监测电路300可在校准模式下设置抖动错误范围，并且可在抖动监测模式下确定振荡信号VCO的抖动是否在抖动错误范围之外。当抖动监测电路300确定振荡信号VCO的抖动在抖动错误范围之外时，抖动监测电路300可输出抖动错误信号JES。

根据示例实施例，第一分频错误信号DES1至第n分频错误信号DESn或抖动错误信号JES可被输出到控制锁相环100的控制逻辑或处理器。当控制逻辑或处理器接收到第一分频错误信号DES1至第n分频错误信号DESn或抖动错误信号JES时，控制逻辑或处理器可通过控制锁相环100来去除在锁相环100中生成的错误。在一个示例实施例中，控制逻辑或处理器可调整与输出第一分频错误信号DES1至第n分频错误信号DESn的第一分频监测电路200_1至第n分频监测电路200_n对应的分频器的分频比，或可调整输入到锁相环100的输入信号IN的频率。例如，在一个示例实施例中，控制逻辑或处理器可基于第一分频错误信号DES1至第n分频错误信号DESn来调整分频器的分频比，或者控制逻辑或处理器可基于抖动错误信号JES来调整输入到锁相环100的输入信号IN的频率。然而，与第一分频错误信号DES1至第n分频错误信号DESn和抖动错误信号JES对应的示例实施例的操作方法不限于此。

当包括在锁相环100中的多个分频器根据分频比范围之外的分频比对第一分频输入信号DIN1至第n分频输入信号DINn分频时，监测电路10可监测哪个分频器导致错误。因此，当在锁相环100中发生错误时，包括监测电路10的电子装置可通过考虑错误来进行操作，并且可通过集中于导致错误的分频器来采取补救措施。

图3是示出根据示例实施例的锁相环100以及包括用于接收锁相环100的信号的例如第一分频器监测电路200_1、第二分频器监测电路200_2和第三分频器监测电路200_3的多个分频监测电路和抖动监测电路300的框图。

参照图3，锁相环100可包括第一分频器(例如，分频器1)110_1、第二分频器(例如，分频器2)110_2、第三分频器(例如，分频器3)110_3、相频检测器120、电荷泵130、环滤波器140和振荡信号生成器150。第一分频器110_1可被称为输入信号分频器或预分频器，第二分频器110_2可被称为振荡信号分频器或主分频器，第三分频器110_3可被称为输出信号分频器或后置分频器。

第二分频器110_2可基于振荡信号VCO和第二分频比来生成反馈信号FB。第二分频器110_2可接收振荡信号VCO和第二分频比，并将通过将振荡信号VCO的频率除以接收的分频比而获得的频率确定为反馈信号FB的频率。在一个示例实施例中，第二分频器110_2可接收通过西格玛(sigma)德尔塔(delta)调制器改变的分频比。

在一个示例实施例中，第二分频器110_2可包括计数器，计数器可生成具有基于分频比而转变的逻辑状态反馈信号FB。计数器可对振荡信号VCO的上升沿的数量进行计数，并且可响应于上升沿对应于整数分频比来转变反馈信号FB的逻辑状态。

第二分频器110_2可将生成的反馈信号FB提供给相频检测器120，相频检测器120可基于参考信号REF和反馈信号FB将检测信号DET发送到电荷泵130。相频检测器120可包括比较器，比较器可根据参考信号REF与反馈信号FB之间的差异来生成指示参考信号REF与反馈信号FB之间的相位差的检测信号DET。详细地，当参考信号REF与反馈信号FB之间的差异不存在时，相频检测器120可生成0的检测信号DET。相频检测器120可生成具有与发生在参考信号REF与反馈信号FB之间的差异对应的脉冲宽度的检测信号DET。虽然检测信号DET的脉冲振幅是恒定的，但是脉冲宽度可根据两个信号之间的差异而变化，并且检测信号DET的极性可根据两个信号中的哪个具有更高的电平而被确定。

电荷泵130可从相频检测器120接收检测信号DET，并基于检测信号DET生成电荷CG。电荷泵130可根据检测信号DET的极性来确定电荷CG的极性，并可基于检测信号DET的脉冲宽度来确定电荷CG的大小。在一个示例实施例中，电荷泵130可响应于检测信号DET具有正脉冲而将电荷CG提供给环滤波器140，并可基于脉冲宽度确定电荷CG的量。相反，电荷泵130可响应于具有负脉冲的检测信号DET被输入而将环泵(环滤波器140)的电荷放电，并可基于脉冲宽度确定将被放电的电荷CG的量。

环滤波器140可包括电容器，电容器可存储从电荷泵130提供的电荷，或者存储在电容器中的电荷CG可由电荷泵130放电。环滤波器140可向振荡信号生成器150提供根据存储在电容器中的电荷的量而变化的控制电压CTRL。另外，环滤波器140可包括用于向振荡信号生成器150提供具有DC分量的控制电压CTRL以去除噪声的低通滤波器。

振荡信号生成器150可包括振荡器和振荡器驱动电路，振荡器驱动电路可基于接收的控制电压CTRL确定振荡器驱动电流的电平。振荡器驱动电路可将振荡驱动电流提供给振荡器，并可输出具有根据振荡器驱动电流的大小确定的频率的振荡信号VCO。在一个示例实施例中，随着控制电压CTRL增大，振荡器可输出具有更高频率的振荡信号VCO。

第一分频监测电路200_1可接收输入信号IN和参考信号REF，并可基于输入信号IN和参考信号REF确定是否输出第一分频错误信号DES1。第二分频监测电路200_2可接收反馈信号FB和振荡信号VCO，并可基于反馈信号FB和振荡信号VCO确定是否输出第二分频错误信号DES2。第三分频监测电路200_3可接收振荡信号VCO和输出信号OUT，并可基于振荡信号VCO和输出信号OUT确定是否输出第三分频错误信号DES3。

图4是示出根据示例实施例的生成分频错误信号的方法的流程图。图5是示出根据示例实施例的分频监测电路的框图。

在图4中示出的由分频监测电路生成分频错误信号DES的方法可参照图5的框图被描述。上面参照图1描述的第一分频监测电路200_1至第n分频监测电路200_n可包括在图5中示出的组件。然而，公开不限于此，这样，一个或多个组件可在不脱离公开的范围的情况下从图5中示出的示图被添加或省略。

参照图5，分频监测电路可包括时钟生成器210、计数器220、滤波器电路230、卡顿检测电路240和分频比比较电路250。时钟生成器210可接收分频输出信号DOUT，计数器220可接收分频输入信号DIN。时钟生成器210和分频比比较电路250可接收提供给相应的分频器的分频比中的至少一些。时钟生成器210可基于接收的分频比从分频输出信号DOUT生成时钟信号CLK，分频比比较电路250可基于接收的分频比生成分频比范围，并将分频比范围与计数值进行比较。

在操作S210中，时钟生成器210可基于分频输出信号DOUT生成时钟信号CLK。根据示例实施例，时钟生成器210可接收与分频监测电路对应的分频比以生成时钟信号CLK。在一个示例实施例中，第一分频监测电路200_1可接收第一分频比DR1，第二分频监测电路200_2可接收第二分频比DR2，第三分频监测电路200_3可接收第三分频比DR3以生成时钟信号CLK。

时钟生成器210可设置时钟生成器210的分频比，使得时钟信号CLK与分频输出信号DOUT的分频比是目标分频比。在一个示例实施例中，包括在第一分频监测电路200_1中的时钟生成器210可接收第一分频比DR1，并且可将通过将目标分频比除以第一分频比DR1而获得的值设置为时钟生成器210的分频比。当第一分频比DR1是2并且目标分频比是1000时，时钟生成器210可以以500的分频比对分频输出信号DOUT分频。包括在第二分频监测电路200_2和第三分频监测电路200_3中的时钟生成器210还可以以与包括在第一分频监测电路200_1中的时钟生成器210相同的方式生成时钟信号CLK。

在操作S220中，当时钟信号CLK处于特定逻辑电平时，计数器220可对分频输入信号DIN的边沿进行计数。特定逻辑电平可以是逻辑高电平，并且边沿可以是上升沿和下降沿中的一个。在一个示例实施例中，当时钟生成器210的目标分频比是1000时，由计数器220计数的分频输入信号DIN的边沿的数量可以被预计为1000。

在操作S230中，分频比比较电路250可确定在操作S220中计数的计数数量CNT是否在阈值分频数量范围内。分频比比较电路250可从计数器220接收计数数量CNT。然而，示例实施例的分频比比较电路250不限于此，并且可接收由如图5中所示的滤波器电路230生成的平均计数数量AVG_CNT。

阈值分频数量范围可由基于将被输入到分频器的分频比生成的上限分频数量和下限分频数量定义。在一个示例实施例中，当目标分频比被设置为1000时，分频比比较电路250可将上限分频数量设置为1004并将下限分频数量设置为996。

在操作S240中，当计数数量CNT或平均计数数量AVG_CNT在阈值分频数量范围之外时，分频比比较电路250可输出分频错误信号DES。相反，当输入到分频比比较电路250的计数数量CNT在阈值分频数量范围内时，分频比比较电路250可不输出分频错误信号DES，但分频监测电路可通过再次生成时钟信号CLK来执行计数操作。

通过滤波器电路230生成平均计数数量AVG_CNT的方法可在下面参照图6被描述，并且通过卡顿检查电路240确定分频输入信号DIN是否被卡顿成输出具有逻辑高电平的卡顿高信号(stuck high signal)STUCK_HI和卡顿低信号(stuck low signal)STUCK_LO的方法将在下面参照图8被描述。

图6是示出根据示例实施例的滤波器电路的框图。

参照图6，滤波器电路230可包括包含例如第一寄存器(REG1)231_1、第二寄存器(REG2)231_2、第三寄存器(REG3)231_3和第四寄存器(REG4)231_4的多个寄存器以及均值计算器232。多个寄存器可包括第一寄存器231_1、第二寄存器231_2、第三寄存器231_3和第四寄存器231_4，但根据示例实施例的第一寄存器231_1至第四寄存器234_4的数量不限于此。例如，根据另一示例实施例，寄存器的数量可小于四或大于四。

寄存器可至少临时地存储器计数数量CNT，并且当从计数器接收到计数数量CNT时，可将存储的计数数量CNT传送到正确的寄存器。在一个示例实施例中，当计数数量CNT由第一寄存器231_1接收时，存储在第一寄存器231_1中的计数数量CNT可被传送到第二寄存器231_2，存储在第二寄存器231_2中的计数数量CNT可被传送到第三寄存器231_3，存储在第三寄存器231_3中的计数数量CNT可被传送到第四寄存器231_4，存储在第四寄存器231_4中的计数数量CNT可被删除。

均值计算器232可接收存储在第一寄存器231_1、第二寄存器231_2、第三寄存器231_3和第四寄存器231_4中的计数数量CNT以输出平均计数数量AVG_CNT。分频比比较电路250可接收输出的平均计数数量AVG_CNT以确定平均计数数量AVG_CNT是否在阈值分频数量范围内。

图7是示出根据示例实施例的分频监测电路的信号的时序图。

参照图7，在第一时间T1、第二时间T2和第三时间T3，分频监测电路可对分频输入信号DIN的边沿进行计数以确定是否输出分频错误信号DES。在下文中，图7将参照图5和图6被描述。

分频比比较电路250可针对目标分频比将阈值分频数量范围设置为±0.4％，并且当目标分频比是1000时，可将上限分频数量设置为1004并将下限分频数量设置为996。当分频器准确地对输入信号DIN分频时，目标分频比可对应于响应于时钟信号CLK处于逻辑高电平而检测到的边沿的数量。

当分频输入信号DIN的边沿在第一时间T1之前被检测1000次时，计数器220可将1000存储在第一寄存器231_1中。

在第一时间T1，时钟生成器210可基于分频输出信号DOUT生成时钟信号CLK，并且计数器220可响应于时钟信号处于逻辑高电平而对分频输入信号DIN的上升沿或下降沿进行计数。在一个示例实施例中，当时钟信号CLK处于逻辑高电平时，计数器220可计数1005个边沿，第一寄存器231_1可存储1005，第二寄存器231_2可存储1000。分频比比较电路250可将阈值分频数量范围与作为1000和1005的平均值的1002.5进行比较。由于1002.5小于或等于上限分频数量并且大于或等于下限分频数量，因此分频比比较电路250可不输出分频错误信号DES。

在第二时间T2，当时钟信号CLK处于逻辑高电平时，计数器220可计数1007个边沿，第一寄存器231_1可存储1007，第二寄存器231_2可存储1005，第三寄存器231_3可存储1000。分频比比较电路250可将阈值分频数量范围与作为存储在多个寄存器中的计数数量CNT的平均值的1004的平均计数数量AVG_CNT进行比较。由于1004小于或等于上限分频数量并且大于或等于下限分频数量，因此分频比比较电路250可不输出分频错误信号DES。

在第三时间T3，当时钟信号CLK处于逻辑高电平时，计数器220可计数1006个边沿，第一寄存器231_1可存储1006，第二寄存器231_2可存储1007，第三寄存器231_3可存储1005，第四寄存器231_4可存储1000。分频比比较电路250可将阈值分频数量与作为存储在多个寄存器中的计数数量CNT的平均值的1004.5的平均计数数量AVG_CNT进行比较。由于1004.5大于上限分频数量1004，因此分频比比较电路250可输出分频错误信号DES。

图8是示出根据示例实施例的生成卡顿低信号和卡顿高信号的方法的流程图。

参照图5和图8，当输入到锁相环100的分频器的信号被卡顿(或卡住)并且因此时钟输出信号无法被接收时，卡顿检测电路240可生成具有逻辑高电平的卡顿低信号STUCK_LO和卡顿高信号STUCK_HI中的一个。当分频输入信号DIN被卡顿时，分频输入信号DIN可被生成为具有DC值的信号而不是时钟信号CLK。

在操作S250中，卡顿检测电路240可接收计数数量CNT，并且可确定计数数量CNT是否是预设的卡顿水平(stuck level)。在一个示例实施例中，当分频输入信号被卡顿时，边沿可不出现，因此，卡顿水平可被设置为0。在操作S290中，当计数数量CNT不是卡顿水平时，具有逻辑低电平的卡顿高信号STUCK_HI和卡顿低信号STUCK_LO可被输出。

在操作S260中，当计数数量CNT是卡顿水平时，卡顿检测电路240可确定分频输入信号DIN是否是具有逻辑高电平的信号。在操作S270中，当分频输入信号DIN处于逻辑高电平时，卡顿检测电路240可输出具有逻辑高电平的卡顿高信号STUCK_HI。卡顿高信号STUCK_HI可以是指示分频输入信号DIN是否被卡顿到具有逻辑高电平的DC输出的信号。在操作S280中，当分频输入信号DIN具有逻辑低电平时，卡顿检测电路240可输出具有逻辑高电平的卡顿低信号STUCK_LO。卡顿低信号STUCK_LO可以是指示分频输入信号DIN是否被卡顿到具有逻辑低电平的DC输出的信号。

示例实施例的分频监测电路可接收分频器的分频输入信号DIN和分频输出信号DOUT以监测分频输入信号DIN是否以输入到分频器的分频比被分频。另外，分频监测电路可监测以预设周期切换的分频输入信号DIN是否被接收。

图9是示出根据示例实施例的将延迟脉冲信号的相位与滞后脉冲信号的相位进行比较的方法的流程图。图10是示出根据示例实施例的抖动监测电路300的框图。

在图9中所示的抖动监测电路300的操作方法可参照图10的框图被描述。

根据示例实施例，抖动监测电路300可包括用于确定抖动错误范围的上限电平并确定接收的信号的抖动是否大于上限电平的上限抖动监测电路。另外，抖动监测电路300可包括用于确定抖动错误范围的下限电平并确定接收的信号的抖动是否小于下限电平的下限抖动监测电路。

参照图10，抖动监测电路300可包括复用器(MUX)310、脉冲生成电路320、延迟电路330、相位差检测电路340和延迟周期调整电路350。根据示例实施例，包括在抖动监测电路300中的上限抖动监测电路和下线抖动监测电路中的每个可被配置为包括如下面参照图12和图14描述的图10的组件。

复用器MUX 310可接收锁相环100的校准信号CAL和振荡信号VCO，并可根据接收的模式输出校准信号CAL和振荡信号VCO中的一个。该模式可由控制逻辑或处理器确定为校准模式和抖动监测模式中的一个。校准模式可以是用于调整延迟周期的模式，抖动监测模式可以是用于在延迟周期被锁定时确定振荡信号VCO的抖动是否在抖动错误范围之外的模式。校准信号CAL可以是与振荡信号VCO相比具有非常小的抖动的稳定时钟信号，可以是锁相环100的输入信号IN，并且可以是在抖动监测电路300内部生成的信号。

在操作S310中，脉冲生成电路320可接收由复用器MUX 310输出的信号，并可输出超前脉冲信号LEAD和滞后脉冲信号LAG。滞后脉冲信号LAG可以是从超前脉冲信号LEAD延迟接收的输入信号的一个周期之后输出的信号。换言之，在校准模式下，滞后脉冲信号LAG与超前脉冲信号LEAD之间的相位差可以是校准信号CAL的一个周期。在抖动监测模式下，滞后脉冲信号LAG与超前脉冲信号LEAD之间的相位差可以是振荡信号VCO的一个周期。

在操作S320中，延迟电路330可接收超前脉冲信号LEAD，并可生成从超前脉冲信号LEAD延迟设置的延迟周期的延迟脉冲信号DL。根据示例实施例，延迟周期可以是在校准模式下设置的延迟周期，并且当脉冲生成电路320接收到无抖动信号时，延迟周期可匹配超前脉冲信号LEAD与滞后脉冲信号LAG之间的相位差。因此，在校准模式下，延迟电路330和延迟周期调整电路350可调整延迟周期，使得延迟周期可匹配超前脉冲信号LEAD与滞后脉冲信号LAG之间的相位差。在校准模式下调整延迟周期的方法将在下面参照图11和图12被描述。

在操作S330中，相位差检测电路340可通过将接收的延迟脉冲信号DL与滞后脉冲信号LAG进行比较来输出抖动错误信号JES或比较结果COMP。比较结果COMP可以是在校准模式下输出并提供给延迟周期调整电路350的信号，抖动错误信号JES可以是在抖动监测模式下输出的信号。换言之，抖动错误信号JES和比较结果COMP可以是以相同方式生成的信号，并且可以是根据操作模式被不同地称呼的信号。例如，在校准模式下，相位差检测电路340可通过将接收的延迟脉冲信号DL与滞后脉冲信号LAG进行比较来输出比较结果COMP，并且在抖动监测模式下，相位差检测电路340可通过将接收的延迟脉冲信号DL与滞后脉冲信号LAG进行比较来输出抖动错误信号JES。

相位差检测电路340可是例如开关式鉴相器(bang-bang phase detector)。当逻辑高电平脉冲信号输入到(+)端子并且逻辑低电平脉冲信号输入到(-)端子时，相位差检测电路340可输出1的抖动错误信号JES或比较结果COMP。换言之，当输入到(+)端子的脉冲信号的相位超前于输入到(-)端子的脉冲信号的相位时，相位差检测电路340可输出具有逻辑高电平的比较结果COMP或抖动错误信号JES。延迟周期调整电路350可接收比较结果COMP以向延迟电路330提供与比较结果COMP对应的调整信号ADJ。

图11是示出根据示例实施例的在校准模式下调整延迟周期的方法的流程图。图12是示出根据示例实施例的在校准模式下激活的组件的框图。

在图11中示出的校准模式下的操作方法可参照图12的框图被描述。

参照图12，在校准模式下激活的配置和信号可由实线指示，并且去激活的配置和信号可由虚线指示。复用器310a和310b可接收校准信号CAL和振荡信号VCO，并将校准信号CAL提供给脉冲生成电路320a和320b。在校准模式下，相位差检测电路340a和340b可不输出抖动错误信号JES，并且可生成比较结果COMP并将比较结果COMP提供给延迟周期调整电路350a和350b。

在操作S340中，当接收到具有逻辑高电平的比较结果COMP时，延迟周期调整电路350a和350b可增加计数数量。在一个示例实施例中，当延迟脉冲信号DL超前于滞后脉冲信号LAG时，包括在上限抖动监测电路300a中的相位差检测电路340a可输出具有逻辑高电平的比较结果COMP。当滞后脉冲信号LAG超前于延迟脉冲信号DL时，包括在下限抖动监测电路300b中的相位差检测电路340b可输出具有逻辑高电平的比较结果COMP。延迟周期整电路350a和350b可包括加法器，加法器可通过具有逻辑高电平的比较结果COMP被输出的次数来增加计数数量。

在操作S350中，延迟周期调整电路350a和350b可基于加法器的结果来调整延迟电路330a和330b的延迟周期。延迟周期调整电路350a和350b可向延迟电路330a和330b提供加法器的结果作为调整信号ADJ，延迟电路330a和330b可以是具有根据数字码调整的延迟周期的延迟电路。

参照图12，当抖动监测电路300针对具有1ns(纳秒)的周期的振荡信号VCO设置1％的抖动错误范围时，上限抖动监测电路300a可接收具有1.01ns的周期的校准信号CAL，并且下限抖动监测电路300b可接收具有0.99ns的周期的校准信号CAL。当延迟电路330a和330b最初被设置为1ns的延迟周期时，上限抖动监测电路300a的相位差检测电路340a的(+)端子可接收相对于超前脉冲信号LEAD延迟1ns的延迟脉冲信号DL，并且其(-)端子可接收相对于超前脉冲信号LEAD延迟1.01ns的滞后脉冲信号LAG。因为延迟脉冲信号具有比滞后脉冲信号LAG的相位超前的相位，所以上限抖动监测电路300a的相位差检测电路340a可向延迟周期调整电路350a提供与0.01ns对应的具有逻辑高电平的比较结果COMP。延迟周期调整电路350a可将使延迟周期增大0.01ns的数字码输出为调整信号ADJ，延迟电路330a可基于调整信号ADJ将上限抖动监测电路330a的延迟周期设置为1.01ns。

下限抖动监测电路300b的相位差检测电路340b的(+)端子可接收相对于超前脉冲信号LEAD延迟0.99ns的滞后脉冲信号LAG，并且其(-)端子可接收相对于超前脉冲信号LEAD延迟1ns的延迟脉冲信号DL。因为滞后脉冲信号LAG具有比延迟脉冲信号DL的相位超前的相位，所以下限抖动监测电路300b的相位差检测电路340b可向延迟周期调整电路350b提供与0.01ns对应的具有逻辑高电平的比较结果COMP。延迟周期调整电路350b可将使延迟周期减小0.01ns的数字码输出为调整信号ADJ，延迟电路330b可基于调整信号ADJ将下限抖动监测电路300b的延迟周期设置为0.99ns。

图13是示出根据示例实施例的在抖动监测模式下输出抖动错误信号JES的方法的流程图。图14是示出根据示例实施例的在抖动监测模式下激活的组件的框图。

在图13中示出的抖动监测模式下的操作方法可参照图14的框图被描述。

参照图14，在抖动监测模式下激活的配置和信号可由实线指示，去激活的配置和信号可由虚线指示。复用器310a和310b可接收校准信号CAL和振荡信号VCO，并将振荡信号VCO提供给脉冲生成电路320a和320b。在抖动监测模式下，相位差检测电路340a和340b可输出抖动错误信号JES而不生成比较结果COMP。

在操作S360中，当下限抖动监测电路300b和上限抖动监测电路300a的延迟周期被设置时，抖动监测电路300可监测下限抖动监测电路300b和上限抖动监测电路300a的相位差检测电路340a和340b中的至少一个是否输出逻辑高电平信号。

在操作S370中，当相位差检测电路340a和340b中的至少一个输出逻辑高电平信号时，抖动监测电路300可输出抖动错误信号JES。在一个示例实施例中，当或(OR)门从上限抖动监测电路300a的相位差检测电路340a和下限抖动监测电路300b的相位差检测电路340b中的至少一个接收到逻辑高电平时，或门可输出抖动错误信号JES。

参照图14，当抖动监测电路300针对具有1ns的周期的振荡信号VCO设置1％的抖动错误范围时，下限抖动监测电路300b的延迟周期可被设置为0.99ns，并且上限抖动监测电路300a的延迟周期可被设置为1.01ns。当振荡信号VCO的抖动在0.01ns内时，输入到相位差监测电路330a和330b的(-)端子的信号的相位超前于输入到其(+)端子的相位。因此，相位差检测电路340a和340b可输出逻辑低电平信号。

相反，当振荡信号VCO的抖动大于0.01ns时，输入到相位差检测电路330a和330b中的一个的(+)端子的信号的相位超前于输入到其(-)端子的信号的相位。因此，相位差检测电路340a和340b中的一个可输出逻辑高电平信号。

图15是示出根据示例实施例的还包括控制电压监测电路400、锁定检测电路500和PLL分频比监测电路600的监测电路10的框图。

参照图15，示例实施例的监测电路10还包括控制电压监测电路400、锁定检测电路500和PLL分频比监测电路600。控制电压监测电路400可接收控制电压CTRL，锁定检测电路500可接收反馈信号FB和参考信号REF，PLL分频比监测电路600可接收锁相环100的输入信号IN和输出信号OUT。

控制电压监测电路400可监测控制电压CTRL的电压电平是否在预设的电压错误范围之外。当控制电压监测电路400确定控制电压CTRL在预设的电压错误范围之外时，控制电压监测电路400可输出控制电压错误信号CVES。因此，控制电压监测电路400可监测特定频率范围内的振荡信号VCO是否可被生成。

锁定检测电路500可监测从振荡信号VCO生成的反馈信号FB的相位和参考信号REF的相位是否在参考相位错误范围之外。根据示例实施例，参考相位错误范围可以是预设的相位错误范围。当锁定检测电路500确定反馈信号FB和参考信号REF的相位在相位错误范围之外时，锁定检测电路500可输出相位一致错误信号PAES。在一个示例实施例中，锁定检测电路500可包括延迟电路，并可通过将其他信号与反馈信号FB和参考信号REF中的由延迟电路延迟的一个进行比较，来确定反馈信号FB和参考信号REF的相位是否在相位错误范围内。

当输出信号OUT与输入信号IN的分频比在参考分频比范围之外时，PLL分频比监测电路600可输出总分频错误信号ODES。根据一些示例实施例，参考分频比范围可以是预设的分频比范围。在一个示例实施例中，像多个分频器的分频监测电路一样，PLL分频比监测电路600可通过对边沿进行计数来确定分频比是否在预设的分频比范围之外。

图16是示出根据示例实施例的包括监测电路的电子装置的框图。

电子装置1000可被实现为通信装置以与另一装置执行通信。例如，电子装置1000可用于无线通信装置、蜂窝电话、个人便携式信息终端(PDA)、手持装置、无线调制解调器、无线电话、无线电台、蓝牙装置、医疗装置和可穿戴装置等。

电子装置1000还可用于各种类型的无线通信系统(诸如，码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、正交FDMA(OFDMA)系统、无线局域网(WLAN)、WiFi和蓝牙)。电子装置1000还可支持CDMA无线技术(诸如，CDMA 2000和宽带CDMA(W-CDMA))。另外，电子装置1000可支持TDMA无线技术(诸如，全球移动通信系统(GSM))。

在电子装置1000内，数据处理器1010可通过处理数据来获得符号。这里，数据的处理可基于对数据进行编码或调制。数据处理器1010还可通过根据用于通信的无线电技术对符号执行另一类型的处理(例如，扩散或扰频等)来获得复值。数据处理器1010可提供包括每个复值样本的实部的同相数据信号I(t)和包括每个复值样本的虚部的正交数据信号Q(t)。转换器1020可接收同相数据信号I(t)和正交数据信号Q(t)，将每个复值样本从笛卡尔(Cartesian)坐标转换为极坐标，并且可提供包络信号Y(t)和相位信号θ(t)。

在包络路径中，乘法器1022可通过将包络信号Y(t)乘以增益X来获得想要的输出功率水平。延迟电路1024可提供可编程的延迟以在时域中对齐包络信号Y(t)和相位信号θ(t)。滤波器1026可在适当的滤波响应的情况下对延迟的包络信号进行滤波。数模转换器(DAC)1028可将滤波的包络信号转换为模拟信号，并还可提供输出包络信号。功率放大器(PA)的增益可通过该输出包络信号而被调整以实现调幅。

在相位路径中，差分器1030可对相位信号θ(t)进行差分，并可提供包括同相数据信号I(t)和正交数据信号θ(t)的调制信号M(t)。

锁相环(PLL)1040可接收调制信号M(t)，并可生成具有基于调制信号M(t)调制的相位和频率的信号S(t)。根据示例实施例，锁相环1040可将信号提供给PLL监测电路1050，PLL监测电路1050可基于在上面参照图1至图15描述的方法中提供的信号来监测包括在锁相环1040中的多个组件。

放大器(Amp)1052可对具有调制的相位的信号S(t)进行放大。功率放大器还可基于输出包络信号对放大器1052的输出进行放大，并可输出包括调制的相位和振幅两者的RF输出信号。

控制器1060可控制数据电子装置100内的处理器1010和其他组件的操作。存储器1062可存储用于控制器1060和/或其他组件的数据和命令代码。

在一些实施例中，锁相环1040可以以软件逻辑实现，并且存储器1062可存储与锁相环1040的调制操作有关的命令代码。控制器1060和数据处理器1010可执行存储在存储器1062中的命令代码，以执行锁相环1040的调制操作。

另外，电子装置100内的各种类型的组件可被数字地实现。例如，在数据处理器1010中，滤波器1026、差分器1030和控制器1060可被实现为一个或多个数字信号处理器(DSP)、精简指令集计算机(RISC)和中央处理器等。数字块可被实现在一个或多个专用集成电路(ASIC)和/或其他类型的集成电路(IC)上。在一些实施例中，电子装置1000内的剩余组件可被实现为模拟电路。

图17是示出根据示例实施例的包括监测电路的通信装置的框图。

参照图17，通信装置2000可包括接收器2012、发送器2016、通信接口2020、天线2011、输入/输出装置2040和参考振荡器2042。接收器2012可包括PLL监测电路2015和被配置为生成输出信号的锁相环2014。接收器2012可将通过使用锁相环2014的输出信号经由天线2011从外部接收的模拟信号转换为数字信号，然后可将数字信号提供给通信接口2020。这里，PLL监测电路2015可基于锁相环2014的输入信号和输出信号以及在锁相环2014内部生成的内部信号，监测锁相环2014是否正常地操作。

发送器2016可包括PLL监测电路2019和被配置为生成输出信号的锁相环2018。发送器2016可将通过使用锁相环2018的输出信号从通信接口2020接收的数字信号转换为模拟信号，然后可将模拟信号经由天线2011输出到外部。这里，PLL监测电路2019可基于锁相环2018的输入信号和输出信号以及在锁相环2018内部生成的内部信号，监测锁相环2018是否正常地操作。

通信接口2020可包括调制解调处理器2022、RISC/DSP 2024、控制器/处理器2026、存储器2028、输入/输出(I/O)电路2030和锁相环(PLL)2032。

调制解调处理器2022可针对数据发送和数据接收执行处理操作(诸如，编码、调制、解调和解码)。RISC/DSP 2024可在通信装置2000中执行正常处理操作或特定处理操作。控制器/处理器2026可控制通信接口2020内的块。存储器2028可存储数据和各种类型的命令代码。输入/输出电路2030可与外部输入/输出装置2040通信。锁相环(PLL)2032可通过使用从参考振荡器2042接收的频率信号来执行调制操作。参考振荡器2042可被实现为晶体振荡器(XO)、压控晶体振荡器(VCXO)或温度补偿晶体振荡器(TCXO)等。通信接口2020可通过使用由锁相环2032生成的输出信号来执行通信所需的处理操作。

虽然示例实施例已经被具体示出和描述，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式上和细节上的各种改变。

Claims (20)

1.一种监测电路，包括：

锁相环，被配置为通过基于多个分频器对输入信号进行分频来生成输出信号；

多个分频监测电路，每个分频监测电路与所述多个分频器中的相应的分频器相关联并且被配置为：接收与相应的分频器对应的分频输入信号和分频输出信号，并且基于分频比范围和与相应的分频器对应的分频输出信号与分频输入信号的分频比，输出分频错误信号；以及

抖动监测电路，被配置为：基于在锁相环中生成的信号的抖动和在校准模式下设置的抖动错误范围，输出抖动错误信号。

2.根据权利要求1所述的监测电路，其中，锁相环包括：

相频监测器，被配置为输出与参考信号和反馈信号之间的相位差对应的检测信号；

环滤波器，被配置为输出控制电压；

电荷泵，被配置为基于检测信号对环滤波器进行充电或放电；以及

振荡信号生成器，被配置为基于控制电压生成振荡信号。

3.根据权利要求2所述的监测电路，其中，所述多个分频器包括：

第一分频器，被配置为向相频检测器提供通过以第一值对输入信号进行分频获得的参考信号；

第二分频器，被配置为向相频检测器提供通过以第二值对振荡信号进行分频获得的反馈信号；以及

第三分频器，被配置为通过以第三值对振荡信号进行分频生成输出信号。

4.根据权利要求2所述的监测电路，还包括：

控制电压监测电路，被配置为基于控制电压的电压电平和电压错误范围输出控制电压错误信号；

锁定检测电路，被配置为：基于相位错误范围、参考信号的相位和从振荡信号生成的反馈信号的相位，输出相位对齐错误信号；以及

锁相环分频比监测电路，被配置为：基于分频比范围和输出信号与输入信号的分频比，输出总分频错误信号。

5.根据权利要求1所述的监测电路，其中，所述多个分频监测电路中的每个分频监测电路包括：

时钟生成电路，被配置为：基于与所述多个分频监测电路中的每个分频监测电路对应的分频比和分频输出信号，生成时钟信号；

计数器，被配置为在时钟信号处于第一逻辑电平时对分频输入信号的边沿的数量进行计数；以及

分频比比较电路，被配置为：通过将边沿的计数数量与参考分频数量进行比较，确定分频输出信号与分频输入信号的分频比是否在分频比范围之外。

6.根据权利要求5所述的监测电路，其中，所述多个分频监测电路中的每个分频监测电路还包括滤波器电路，滤波器电路被配置为：至少临时地存储分别在时钟信号处于第一逻辑电平的多个区间中计数的边沿的计数数量，并且向分频比比较电路提供通过对存储的计数数量进行平均而获得的平均计数数量。

7.根据权利要求5所述的监测电路，其中，所述多个分频监测电路中的每个分频监测电路还包括：卡顿检测电路，被配置为基于边沿的计数数量和卡顿水平输出卡顿高信号或卡顿低信号。

8.根据权利要求1至7中的任何一项所述的监测电路，其中，抖动监测电路包括：

上限抖动监测电路，被配置为：设置抖动错误范围的上限电平，并且监测在锁相环中生成的信号的抖动是否大于上限电平；以及

下限抖动监测电路，被配置为：设置抖动错误范围的下限电平，并且监测在锁相环中生成的信号的抖动是否小于下限电平。

9.根据权利要求8所述的监测电路，其中，上限抖动监测电路和下限抖动监测电路中的每个包括：

复用器，被配置为：在校准模式下输出校准信号，并且在抖动监测模式下输出在锁相环中生成的信号；

脉冲生成电路，被配置为输出超前脉冲信号和从超前脉冲信号延迟复用器的输出信号的一个周期的滞后脉冲信号；

延迟电路，被配置为：接收超前脉冲信号，并且将超前脉冲信号延迟延迟周期以输出延迟脉冲信号；

相位差检测电路，被配置为将延迟脉冲信号的相位与滞后脉冲信号的相位进行比较以获得比较结果；以及

延迟周期调整电路，被配置为接收比较结果以在校准模式下调整延迟周期。

10.根据权利要求9所述的监测电路，其中，上限抖动监测电路的相位差检测电路还被配置为：基于延迟脉冲信号的相位超前于滞后脉冲信号的相位而输出具有逻辑高电平的比较结果；以及

包括在下限抖动监测电路中的相位差检测电路基于滞后脉冲信号的相位超前于延迟脉冲信号的相位而输出具有逻辑高电平的比较结果。

11.根据权利要求10所述的监测电路，其中，抖动监测电路基于上限抖动监测电路和下限抖动监测电路中的在抖动监测模式下输出具有逻辑高电平的比较结果的至少一个输出抖动错误信号。

12.根据权利要求10所述的监测电路，其中，延迟周期调整电路包括加法器，加法器被配置为：基于在校准模式下从相位差监测电路接收到具有逻辑高电平的比较结果而将计数数量递增一，并且将递增后的计数数量提供给延迟电路。

13.一种监测包括多个分频器的锁相环的方法，所述方法包括：

接收分别与所述多个分频器对应的分频输入信号和分频输出信号；

基于分频比范围和与相应的分频器对应的分频输出信号与分频输入信号的分频比，输出与所述多个分频器中的相应的分频器对应的分频错误信号；以及

基于在锁相环中生成的信号的抖动和在校准模式下设置的抖动错误范围，输出抖动错误信号。

14.根据权利要求13所述的方法，其中，输出分频错误信号的步骤包括：

基于与所述多个分频器中的每个分频器对应的分频比和分频输出信号，生成时钟信号；

在时钟信号处于第一逻辑电平时对分频输入信号的边沿的数量进行计数；

将边沿的计数数量与上限分频数量和下限分频数量进行比较；

基于边沿的计数数量大于上限分频数量或小于下限分频数量，输出分频错误信号。

15.根据权利要求13至14中的任何一项所述的方法，其中，输出抖动错误信号的步骤包括：

设置抖动错误范围的上限电平和下限电平；以及

基于在锁相环中生成的信号的抖动、上限电平和下限电平，输出抖动错误信号。

16.根据权利要求15所述的方法，其中，设置上限电平和下限电平的步骤包括：

生成超前脉冲信号和从超前脉冲信号延迟校准信号的一个周期的滞后脉冲信号；

通过将超前脉冲信号延迟延迟周期，生成延迟脉冲信号；以及

将延迟脉冲信号的相位与滞后脉冲信号的相位之间的差作为比较结果输出。

17.一种用于监测包括多个分频器的锁相环的监测电路，所述监测电路包括：

第一分频监测电路，被配置为：接收锁相环的输入信号和由输入信号分频器分频出的参考信号，并且基于第一分频比范围和参考信号与输入信号的第一分频比，输出输入分频错误信号；

第二分频监测电路，被配置为：接收锁相环的振荡信号和由振荡信号分频器分频出的反馈信号，并且基于第二分频比范围和反馈信号与振荡信号的第二分频比，输出振荡分频错误信号；

第三分频监测电路，被配置为：接收锁相环的振荡信号和由输出信号分频器分频出的输出信号，并且基于第三分频比范围和输出信号与振荡信号的第三分频比，输出输出分频错误信号；以及

抖动监测电路，被配置为：基于振荡信号的抖动和在校准模式下设置的抖动错误范围，输出抖动错误信号。

18.根据权利要求17所述的监测电路，其中，第一分频监测电路、第二分频监测电路和第三分频监测电路中的每个包括：

时钟生成电路，被配置为：基于与第一分频监测电路、第二分频监测电路和第三分频监测电路中的每个对应的分频比以及分频器的输出信号，生成时钟信号；

计数器，被配置为在时钟信号处于第一逻辑电平时对分频器的输入信号的边沿的数量进行计数；以及

分频比比较电路，被配置为：通过将边沿的计数数量与阈值分频数量进行比较，确定分频器的输出信号与分频器的输入信号的分频比是否在分频比范围之外。

19.根据权利要求17所述的监测电路，其中，抖动监测电路包括：

上限抖动监测电路，被配置为：设置抖动错误范围的上限电平，并且监测在锁相环中生成的信号的抖动是否大于上限电平；以及

下限抖动监测电路，被配置为：设置抖动错误范围的下限电平，并且监测在锁相环中生成的信号的抖动是否小于下限电平。

20.根据权利要求19所述的监测电路，其中，上限抖动监测电路和下限抖动监测电路中的每个包括：

复用器，被配置为：在校准模式下输出校准信号，并且在抖动监测模式下输出由锁相环生成的信号；

脉冲生成电路，被配置为：输出超前脉冲信号和从超前脉冲信号延迟复用器的输出信号的一个周期的滞后脉冲信号；

延迟电路，被配置为：接收超前脉冲信号，并且将超前脉冲信号延迟设置的延迟周期以输出延迟脉冲信号；

相位差检测电路，被配置为将延迟脉冲信号的相位与滞后脉冲信号的相位进行比较；以及

延迟周期调整电路，被配置为接收相位差检测电路的比较结果以在校准模式下调整延迟周期。

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