CN115828814B - 基于fpga的arinc429协议软核的电路设计方法 - Google Patents
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Abstract
本发明提供一种基于FPGA的ARINC429协议软核的电路设计方法，步骤1，控制组件通过总线接口完成对软核组件的控制和数据的读写，通过中断信号线得到软核组件的状态的变化；步骤2，软核组件完成数据的解析和发送；步骤3，电平组件将接收的ARINC429数据转化为TTL电平数据，并发送给软核组件；将软核组件发送的TTL电平数据转化为ARINC429数据。本发采用FPGA逻辑编程芯片，通过软件实现ARINC429协议芯片的功能电路，减少硬件的设计，降低设备的功耗，提高电路的集成度。
Description
技术领域
本发明涉及航空通信的接口通信领域，特别涉及一种基于FPGA的ARINC429协议软核的电路设计方法。
背景技术
随着通信设备的高集成、低功耗要求，考虑简化电路设计和降低设备成本，如何将原来ARINC429协议芯片的功能集成到现有的FPGA中，通过FPGA编程实现ARINC429协议数据的接收和发送，将硬件功能软件化，是当前接口通信需要解决的问题。
发明内容
有鉴于此，本发明的目的是提供一种基于FPGA的ARINC429协议软核的电路设计方法，采用FPGA逻辑编程芯片，通过软件实现ARINC429协议芯片的功能电路，减少硬件的设计，降低设备的功耗，提高电路的集成度。
为达到以上技术目的，本发明采用以下技术方案：
本发明提供一种基于FPGA的ARINC429协议软核的电路设计方法，包括如下步骤：
步骤1，控制组件通过总线接口完成对软核组件的控制和数据的读写，通过中断信号线得到软核组件的状态的变化；
步骤2，软核组件完成数据的解析和发送；
步骤3，电平组件将接收的ARINC429数据转化为TTL电平数据，并发送给软核组件；将软核组件发送的TTL电平数据转化为ARINC429数据。
优选的，所述步骤2包括如下步骤：
通过读写使能的上升沿或下降沿检测判断总线数据的读写；
总线数据的读写操作，包括：通过读写使能的上升沿或下降沿检测，判断总线数据的读写；在读写使能有效时，通过地址总线的数据确定寄存器地址，并根据相应的地址规划，完成数据读写、参数配置和状态读取；
写参数的配置操作，包括：通过寄存器的配置，根据寄存器规划完成相应配置；
时钟分频，包括：ARINC429数据的收发时钟将输入时钟分频到收发数据时钟的16倍，通过输入时钟的计数配置输出时钟的高低，从而使输出时钟达到收发数据时钟的16倍频；
对获取到的ARINC429数据进行接收及发送。
优选的，所述步骤2中对获取到的ARINC429数据进行接收及发送，包括：
ARINC429数据的接收，将输入的差分信号进行异或处理，得到有效的数据位，再根据有效的数据位进行读取数据，连续收到32位Bit数据为一个完整数据包数据，若在定时时间内收不到32位Bit数据则为异常数据丢弃；将收到的数据根据加密控制进行相应的位交换；将最终的数据写入接收FIFO区；根据中断的配置以及接收FIFO区状态给出中断信号；收到总线的数据读取将接收FIFO区的数据读出；
ARINC429数据的发送，通过总线将需发送的数据填写到发送FIFO区；若数据无发送时，则从发送FIFO区读取数据，并根据加密控制进行位交换；将数据根据从低到高的顺序进行数据位发送；发送完成若发送FIFO有数据则继续发送直至发送FIFO为空。
优选的，所述控制组件为ARM控制器。
优选的，所述软核组件为基于FPGA的ARINC429协议的软核。
本发明的有益效果为：
本发明采用ARM+FPGA架构，以ARINC429协议为基准，基于FPGA芯片通过VHDL编程语言完成ARINC429协议软核的实现，通过ARM芯片的控制完成ARINC429协议软核的控制和数据的收发。提高了硬件平台的集成度，降低了功耗，提高了性能。
本发明以FPGA为基础，以VHDL语言为实现途径，通过软件编程实现ARINC429数据的收发；配置ARINC429软核速率，可接收和发送数据的速率为100kb/s或12.5kb/s；配置ARINC429软核的加密状态，在加密状态满足ARINC429数据的位交换，不加密状态直接发送和解析数据；配置ARINC429软核的中断方式，可配置收发中断、定时中断和FIFO满中断，收中断为接收到数据即时中断，发中断为发空中断，定时中断为已接收到数据且多长时间未收到数据，FIFO满中断为接收数据数量达到FIFO的最大值；通过相应的寄存器可进行收发数据的读写，可进行中断的配置和中断状态的读取，可进行速率、加密等相关配置。本发明采用FPGA逻辑编程芯片，通过软件实现ARINC429协议芯片的功能电路，减少硬件的设计，降低设备的功耗，提高电路的集成度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1 为本发明的原理框图；
图2 为本发明的软核组件顶层布局图；
图3 为本发明的软核组件组成框图；
图4 为本发明的接收数据流向图；
图5 为本发明的发送数据流向图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明包括控制组件、软核组件和电平转换组件三个部分。具体包括如下步骤：
步骤1，控制组件通过总线接口完成对软核组件的控制和数据的读写，通过中断信号线得到软核组件的状态的变化；
步骤2，软核组件完成数据的解析和发送；
步骤3，电平组件将接收的ARINC429数据转化为TTL电平数据，并发送给软核组件；将软核组件发送的TTL电平数据转化为ARINC429数据。
控制组件以ARM处理器为核心，通过总线接口完成对软核组件的控制和数据的读写，通过中断信号线得到软核组件的状态的变化。如图2所示，软核组件根据控制组件的配置完成速率、加密和中断的设置，结合ARINC429完成数据的接收和发送；电平组件将接收的差分数据转化为TTL电平数据，将发送的TTL电平数据转化为差分数据。
如图3所示，ARINC429协议软核主要包括：读写使能的上升沿或下降沿检测，总线数据的读写操作，写参数的配置操作，时钟分频，ARINC429数据的接收和ARINC429数据的发送。
软核组件设计了读写使能的上升沿或下降沿检测，总线数据的读写操作，写参数的配置操作，时钟分频，ARINC429数据的接收和ARINC429数据的发送。控制组件通过总线的控制接口完成对ARINC429协议软核的控制和数据的收发，软核组件以读写使能的上升沿或下降沿检测，总线数据的读写操作完成控制组件的配置和数据收发；ARINC429数据的接收主要完成数据的接收，解密时数据的位交换，FIFO数据的存储和读取；ARINC429数据的发送主要完成数据的发送，加密时的数据的位交换，FIFO数据的存储和读取；写参数的配置操作主要包括配置收发数据的相应时钟、配置加密的位交换、配置不同的中断等；时钟分频使输出时钟达到收发数据频率时钟的16倍频。
步骤2软核组件完成数据的解析和发送，具体包括如下步骤：
通过读写使能的上升沿或下降沿检测判断总线数据的读写；
总线数据的读写操作，包括：总线数据的读写操作，通过读写使能的上升沿或下降沿检测，判断总线数据的读写；在读写使能有效时，通过地址总线的数据确定寄存器地址，并根据相应的地址规划，完成数据读写、参数配置和状态读取等；
写参数的配置操作，包括：通过寄存器的配置，根据寄存器规划完成相应配置；
时钟分频，包括：ARINC429数据的收发时钟将输入时钟分频到收发数据时钟的16倍，通过输入时钟的计数配置输出时钟的高低，从而使输出时钟达到收发数据时钟的16倍频；
对获取到的ARINC429数据进行接收及发送。
本实施例中，通过读写使能的上升沿或下降沿检测判断总线数据的读写，上升沿或下降沿检测实现通过输入时钟在上升沿进行数据检测，对检测数据进行判断，若数据由‘1’到‘0’则数据产生下降沿，若数据由‘0’到‘1’则数据产生上升沿。写参数的配置操作，通过寄存器的配置，根据寄存器规划完成相应配置，配置收发数据的相应时钟、配置加密的位交换、配置不同的中断等。
ARINC429数据的接收如附图4所示，将输入的差分信号进行异或处理，得到有效的数据位，再根据有效的数据位进行读取数据，连续收到32位Bit数据为一个完整数据包数据，若在定时时间内收不到32位Bit数据则为异常数据丢弃；将收到的数据根据加密控制进行相应的位交换；将最终的数据写入接收FIFO区；根据中断的配置以及接收FIFO区状态给出中断信号；收到总线的数据读取将接收FIFO区的数据读出。
ARINC429数据的发送如附图5所示，通过总线将需发送的数据填写到发送FIFO区；若数据无发送时，则从发送FIFO区读取数据，并根据加密控制进行位交换；将数据根据从低到高的顺序进行数据位发送；发送完成若发送FIFO有数据则继续发送直至发送FIFO为空。
以上给出了具体的实施方式,但本发明不局限于所描述的实施方式。本发明的基本思路在于上述基本方案,对本领域普通技术人员而言,根据本发明的教导，设计出各种变形的模型、公式、参数并不需要花费创造性劳动。在不脱离本发明的原理和精神的情况下对实施方式进行的变化、修改、替换和变型仍落入本发明的保护范围内。
Claims (3)
1.一种基于FPGA的ARINC429协议软核的电路设计方法，其特征在于：包括如下步骤：
步骤1，控制组件通过总线接口完成对软核组件的控制和数据的读写，通过中断信号线得到软核组件的状态的变化；
步骤2，软核组件完成数据的解析和发送；
步骤3，电平组件将接收的ARINC429数据转化为TTL电平数据，并发送给软核组件；将软核组件发送的TTL电平数据转化为ARINC429数据；
所述步骤2包括如下步骤：
通过读写使能的上升沿或下降沿检测判断总线数据的读写；
总线数据的读写操作，包括：通过读写使能的上升沿或下降沿检测，判断总线数据的读写；在读写使能有效时，通过地址总线的数据确定寄存器地址，并根据相应的地址规划，完成数据读写、参数配置和状态读取；
写参数的配置操作，包括：通过寄存器的配置，根据寄存器规划完成相应配置；
时钟分频，包括：ARINC429数据的收发时钟将输入时钟分频到收发数据时钟的16倍，通过输入时钟的计数配置输出时钟的高低，从而使输出时钟达到收发数据时钟的16倍频；
对获取到的ARINC429数据进行接收及发送；
所述步骤2中，对获取到的ARINC429数据进行接收及发送，包括：
ARINC429数据的接收，将输入的差分信号进行异或处理，得到有效的数据位，再根据有效的数据位进行读取数据，连续收到32位Bit数据为一个完整数据包数据，若在定时时间内收不到32位Bit数据则为异常数据丢弃；将收到的数据根据加密控制进行相应的位交换；将最终的数据写入接收FIFO区；根据中断的配置以及接收FIFO区状态给出中断信号；收到总线的数据读取将接收FIFO区的数据读出；
ARINC429数据的发送，通过总线将需发送的数据填写到发送FIFO区；若数据无发送时，则从发送FIFO区读取数据，并根据加密控制进行位交换；将数据根据从低到高的顺序进行数据位发送；发送完成若发送FIFO有数据则继续发送直至发送FIFO为空。
2.根据权利要求1所述的一种基于FPGA的ARINC429协议软核的电路设计方法，其特征在于：所述控制组件为ARM控制器。
3.根据权利要求1所述的一种基于FPGA的ARINC429协议软核的电路设计方法，其特征在于：所述软核组件为基于FPGA的ARINC429协议的软核。
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