CN115827548B

CN115827548B - 一种基于lpc总线的mdio接口方法及系统

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Publication number: CN115827548B
Application number: CN202310120167.0A
Authority: CN
Inventors: 陈先良
Original assignee: Beijing Leyan Technology Co ltd
Current assignee: Beijing Leyan Technology Co ltd
Priority date: 2023-02-16
Filing date: 2023-02-16
Publication date: 2023-04-28
Anticipated expiration: 2043-02-16
Also published as: CN115827548A

Abstract

本发明涉及技术领域，更具体地，涉及一种基于LPC总线的MDIO接口方法及系统。该方案包括通过MDC和MDIO接口进行FPGA与网络交换芯片的连接;通过LPC总线使CPU与FPGA连接;在FPGA内设置多个寄存器，用于进行数据收发;需要MDIO写时，CPU通过LPC总线，连接SLAVE外设;通过FPGA内部的寄存器进行信息非加密，形成加密传输数据;在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确。该方案在进行MDIO总线通信时，通过FPGA进行数据传输，并在完成这个数据传输过程中，结合了时间序列号和物理地址代码进行准确可靠的信息校验，实现准确可靠的数据传递和存储。

Description

一种基于LPC总线的MDIO接口方法及系统

技术领域

本发明涉及技术领域，更具体地，涉及一种基于LPC总线的MDIO接口方法及系统。

背景技术

CPU进行外部通信时，需要结合诸多接口完成，不同的接口一般难以通用，导致常常需要配置诸多响应的外设，实现有效的可编程逻辑器件设置。

在本发明技术之前，现有技术中CPU若要控制PHY时，一般是缺乏对应的引脚的，导致一般情况下，如果CPU自身带MAC，外部连接phy的，CPU往往带MDIO接口用于PHY的管理。但是大多数通用型CPU，并没有独立的MDIO，部分CPU虽然有MDIO接口但是绑定与特定应用场景或者工作模式，比如INTEL X86平台的P5000/C5000。

发明内容

鉴于上述问题，本发明提出了一种基于LPC总线的MDIO接口方法及系统，在进行MDIO总线通信时，通过FPGA或者CLPD进行数据传输，并在完成这个数据传输过程中，结合了时间序列号和物理地址代码进行准确可靠的信息校验，实现准确可靠的数据传递和存储。

根据本发明实施例第一方面，提供一种基于LPC总线的MDIO接口方法。

在一个或多个实施例中，优选地，所述一种基于LPC总线的MDIO接口方法包括：

通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接；

通过LPC总线使CPU与CLPD或FPGA连接；

在CLPD或FPGA内设置多个寄存器，用于进行数据收发；

需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设；

通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据；

在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确。

在一个或多个实施例中，优选地，所述通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接，具体包括：

所述CLPD或FPGA通过MDC与网络交换Switch芯片连接；

所述CLPD或FPGA通过MDC与多口PHY芯片连接。

在一个或多个实施例中，优选地，所述通过LPC总线使CPU与CLPD或FPGA连接，具体包括：

在CPU上选取LPC总线；

在CLPD或FPGA内选取LPC Slave总线；

将LPC总线与LPC Slave总线连接，进行数据收发。

在一个或多个实施例中，优选地，所述在CLPD或FPGA内设置多个寄存器，用于进行数据收发，具体包括：

在CLPD或FPGA内设置多个寄存器；

通过寄存器将CPU传输来的数据进行存储；

通过寄存器能够与网络交换芯片进行数据交换。

在一个或多个实施例中，优选地，所述需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设，具体包括：

在需要MDIO写时，通过CPU经由LPC总线连接至CPLD或FPGA进行SLAVE外设；

根据LPC映射的地址，访问在CLPD或FPGA内设置多个寄存器。

在一个或多个实施例中，优选地，所述通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据，具体包括：

通过CLPD或FPGA读取内部的寄存器，获得具体的存储信息；

根据具体的存储信息，将当前的时间转换为时间序列号；

将所述时间序列号作为存储信息的一部分，并利用第一计算公式计算加密序列；

利用第二计算公式计算加密时间代码；

获取读取CLPD或FPGA内部的物理地址代码，利用第三计算公式计算信息校验码；

将加密时间代码和信息校验码作为加密传输数据的第一个和最后一个参数，进行数据传输；

所述第一计算公式为：

J=k₁×T+T₀

其中，J为所述加密序列，T为时间序列号，k₁为加密系数，T₀为初始时间序列号；

所述第二计算公式为：

D=F(J)

其中，D为所述加密时间代码，F()为一个由加密序列映射为加密代码映射函数；

所述第三计算公式为：

X=D×W+T

其中，X为所述信息校验码，W为所述物理地址代码。

在一个或多个实施例中，优选地，所述在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确，具体包括：

提取在PHY内存储的物理地址；

根据传输数据获知对应板卡的时间序号；

根据在PHY内存储的加密系数和初始时间序列号，利用第四计算公式判断，当前时刻传输数据是否为正确传输数据；

所述第四计算公式为：

其中，ZH()为逆序转换函数，Z₁为信息校验参数，Z₂为加密时间参数，WP为对应板卡的物理地址，TP为对应板卡的时间序号。

根据本发明实施例第二方面，提供一种基于LPC总线的MDIO接口系统。

在一个或多个实施例中，优选地，所述一种基于LPC总线的MDIO接口系统包括：

第一传递模块，用于通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接；

第二传递模块，用于通过LPC总线使CPU与CLPD或FPGA连接；

第一处理模块，用于在CLPD或FPGA内设置多个寄存器，用于进行数据收发；

第二处理模块，用于需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE外设；

数据加密模块，用于通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据；

数据解密模块，用于在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确。

根据本发明实施例第三方面，提供一种计算机可读存储介质，其上存储计算机程序指令，所述计算机程序指令在被处理器执行时实现如本发明实施例第一方面中任一项所述的方法。

根据本发明实施例第四方面，提供一种电子设备，包括存储器和处理器，所述存储器用于存储一条或多条计算机程序指令，其中，所述一条或多条计算机程序指令被所述处理器执行以实现本发明实施例第一方面中任一项所述的方法。

本发明的实施例提供的技术方案可以包括以下有益效果：

本发明方案中，根据具体的PHY的设置的物理地址和对于每次传输数据的时间，进行信息加密提升数据传输过程可靠性。

本发明方案中，通过FPGA进行数据传输，结合了时间序列号和物理地址代码进行准确可靠的信息校验，实现准确可靠的数据传递和存储。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例的一种基于LPC总线的MDIO接口方法的流程图。

图2是本发明一个实施例的一种基于LPC总线的MDIO接口方法中的通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接的流程图。

图3是本发明一个实施例的一种基于LPC总线的MDIO接口方法中的通过LPC总线使CPU与CLPD或FPGA连接的流程图。

图4是本发明一个实施例的一种基于LPC总线的MDIO接口方法中的在CLPD或FPGA内设置多个寄存器，用于进行数据收发的流程图。

图5是本发明一个实施例的一种基于LPC总线的MDIO接口方法中的需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设的流程图。

图6是本发明一个实施例的一种基于LPC总线的MDIO接口方法中的通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据的流程图。

图7是本发明一个实施例的一种基于LPC总线的MDIO接口方法中的在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确的流程图。

图8是本发明一个实施例的一种基于LPC总线的MDIO接口系统的结构图。

图9是本发明一个实施例中一种电子设备的结构图。

具体实施方式

在本发明的说明书和权利要求书及上述附图中的描述的一些流程中，包含了按照特定顺序出现的多个操作，但是应该清楚了解，这些操作可以不按照其在本文中出现的顺序来执行或并行执行，操作的序号如101、102等，仅仅是用于区分开各个不同的操作，序号本身不代表任何的执行顺序。另外，这些流程可以包括更多或更少的操作，并且这些操作可以按顺序执行或并行执行。需要说明的是，本文中的“第一”、“第二”等描述，是用于区分不同的消息、设备、模块等，不代表先后顺序，也不限定“第一”和“第二”是不同的类型。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中，提供了一种基于LPC总线的MDIO接口方法及系统。该方案在进行MDIO总线通信时，通过FPGA或者CLPD进行数据传输，并在完成这个数据传输过程中，结合了时间序列号和物理地址代码进行准确可靠的信息校验，实现准确可靠的数据传递和存储。

S101、通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接；

S102、通过LPC总线使CPU与CLPD或FPGA连接；

S103、在CLPD或FPGA内设置多个寄存器，用于进行数据收发；

S104、需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设；

S105、通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据；

S106、在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确。

在本发明实施例中，为了能够对于全部资源的高效率的、可靠的数据处理，在进行MDIO总线通信时，通过FPGA或者CLPD进行数据传输，并在完成这个数据传输过程中，结合了时间序列号和物理地址代码进行准确可靠的信息校验，实现准确可靠的数据传递和存储。

如图2所示，在一个或多个实施例中，优选地，所述通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接，具体包括：

S201、所述CLPD或FPGA通过MDC与网络交换Switch芯片连接；

S202、所述CLPD或FPGA通过MDC与多口PHY芯片连接。

在本发明实施例中，所谓MDIO总线通信即FPGA和PHY芯片之间控制接口的通讯方式，根据FPGA读和写操作的不同，又分为两种不同帧格式，这个帧都是FPGA发送给PHY芯片的。

如图3所示，在一个或多个实施例中，优选地，所述通过LPC总线使CPU与CLPD或FPGA连接，具体包括：

S301、在CPU上选取LPC总线；

S302、在CLPD或FPGA内选取LPC Slave总线；

S303、将LPC总线与LPC Slave总线连接，进行数据收发。

在本发明实施例中，在数据收发过程中，CPU内采用了LPC总线，CLPD或FPGA内采用了LPC Slave总线，完成对于数据的快速和匹配的交互。

如图4所示，在一个或多个实施例中，优选地，所述在CLPD或FPGA内设置多个寄存器，用于进行数据收发，具体包括：

S401、在CLPD或FPGA内设置多个寄存器；

S402、通过寄存器将CPU传输来的数据进行存储；

S403、通过寄存器能够与网络交换芯片进行数据交换。

在本发明实施例中，对于CLPD或FPGA为了能够有效的传输，并进行一定的加密处理，结合了寄存器进行数据存储，并处理将处理后的加密数据存储。

如图5所示，在一个或多个实施例中，优选地，所述需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设，具体包括：

S501、在需要MDIO写时，通过CPU经由LPC总线连接至CPLD或FPGA进行SLAVE外设；

S502、根据LPC映射的地址，访问在CLPD或FPGA内设置多个寄存器。

在本发明实施例中，在需要MDIO写时，访问PHYADD_REG、ADDR_REG、DATAH_REG/DATAL_REG、完成MDIO操作Switch/PHY的5位PHY地址、5位寄存器地址、16位数据的配置，然后查询STATUS_REG，判别MDIO是否空闲，在空闲时通过写控制寄存器CONTROL_REG使能MDIO帧的产生；需要MDIO读时，CPU通过LPC总线,连接CPLD/FPGA中实现的SLAVE 外设，然后通过LPC映射的地址，访问PHYADD_REG、ADDR_REG、完成MD。

如图6所示，在一个或多个实施例中，优选地，所述通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据，具体包括：

S601、通过CLPD或FPGA读取内部的寄存器，获得具体的存储信息；

S602、根据具体的存储信息，将当前的时间转换为时间序列号；

S603、将所述时间序列号作为存储信息的一部分，并利用第一计算公式计算加密序列；

S604、利用第二计算公式计算加密时间代码；

S605、获取读取CLPD或FPGA内部的物理地址代码，利用第三计算公式计算信息校验码；

S606、将加密时间代码和信息校验码作为加密传输数据的第一个和最后一个参数，进行数据传输；

所述第一计算公式为：

J=k₁×T+T₀

所述第二计算公式为：

D=F(J)

所述第三计算公式为：

X=D×W+T

其中，X为所述信息校验码，W为所述物理地址代码。

在本发明实施例中，在进行数据传输过程中根据具体的PHY的设置的物理地址和对于每次传输数据的时间，进行信息加密，加密过程结合了第一计算公式、第二计算公式和第三计算公式，最终形成的数据在传输到对应的PHY后进行解密。

如图7所示，在一个或多个实施例中，优选地，所述在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确，具体包括：

S701、提取在PHY内存储的物理地址；

S702、根据传输数据获知对应板卡的时间序号；

S703、根据在PHY内存储的加密系数和初始时间序列号，利用第四计算公式判断，当前时刻传输数据是否为正确传输数据；

所述第四计算公式为：

在本发明实施例中，完成对于的数据读写的信息判断，判断数据是否正确，和数据加密是否合格。

第一传递模块801，用于通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接；

第二传递模块802，用于通过LPC总线使CPU与CLPD或FPGA连接；

第一处理模块803，用于在CLPD或FPGA内设置多个寄存器，用于进行数据收发；

第二处理模块804，用于需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设；

数据加密模块805，用于通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据；

数据解密模块806，用于在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确。

在本发明实施例中，通过一系列的模块化设计，实现一个适用于不同结构下的系统，该系统能够通过采集、分析和控制，实现闭环的、可靠的、高效的执行。

根据本发明实施例第四方面，提供一种电子设备。图9是本发明一个实施例中一种电子设备的结构图。图9所示的电子设备为通用基于LPC总线的MDIO接口装置。参照图9，该电子设备900包括相互耦合的一个或多个(图中仅示出一个)处理器902、存储器904以及无线模块906。其中，该存储器904中存储有可以执行前述实施例中内容的程序，而处理器902可以执行该存储器904中存储的程序。

其中，处理器902可以包括一个或者多个处理核。处理器902利用各种接口和线路连接整个电子设备900内的各个部分，通过运行或执行存储在存储器904内的指令、程序、代码集或指令集，以及调用存储在存储器904内的数据，执行电子设备900的各种功能和处理数据。可选地，处理器902可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(ProgrammableLogic Array，PLA)中的至少一种硬件形式来实现。处理器902可集成中央处理器(CentralProcessing Unit，CPU)、图像处理器(Graphics Processing Unit，GPU)和调制解调器等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和目标应用程序等；GPU用于负责显示内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器902中，单独通过一块通信芯片进行实现。

存储器904可以包括随机存储器(Random Access Memory，RAM)，也可以包括只读存储器(Read-Only Memory)。存储器904可用于存储指令、程序、代码、代码集或指令集。存储器904可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于实现至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现下述各个方法实施例的指令等。存储数据区还可以存储电子设备900在使用中所创建的数据(比如前述的文本文档)等。

所述无线模块906用于接收以及发送电磁波，实现电磁波与电信号的相互转换，从而与通讯网络或者其他设备进行通讯，例如基于移动通信协议与基站进行通讯。所述无线模块906可包括各种现有的用于执行这些功能的电路元件，例如，天线、射频收发器、数字信号处理器、加密/解密芯片、用户身份模块(SIM)卡、存储器等等。所述无线模块906可与各种网络如互联网、企业内部网、无线网络进行通讯或者通过无线网络与其他电子设备进行通讯。上述的无线网络可包括蜂窝式电话网、无线局域网或者城域网。上述的无线网络可以使用各种通信标准、协议及技术，包括但并不限于WLAN协议以及蓝牙协议，甚至可包括那些当前仍未被开发出来的协议。

本发明的实施例提供的技术方案可以包括以下有益效果：

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器和光学存储器等）上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种基于LPC总线的MDIO接口方法，其特征在于，该方法包括：

通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接；

通过LPC总线使CPU与CLPD或FPGA连接；

在CLPD或FPGA内设置多个寄存器，用于进行数据收发；

需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设；

在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确；

其中，所述通过CLPD或FPGA内部的寄存器进行信息非加密，形成加密传输数据，具体包括：

通过CLPD或FPGA读取内部的寄存器，获得具体的存储信息；

根据具体的存储信息，将当前的时间转换为时间序列号；

利用第二计算公式计算加密时间代码；

所述第一计算公式为：

J=k₁×T+T₀

所述第二计算公式为：

D=F(J)

所述第三计算公式为：

X=D×W+T

其中，X为所述信息校验码，W为所述物理地址代码；

其中，所述在PHY内部的寄存器内部，获取加密传输数据，并进行解密运算，判断是否正确，具体包括：

提取在PHY内存储的物理地址；

根据传输数据获知对应板卡的时间序号；

所述第四计算公式为：

;

2.如权利要求1所述的一种基于LPC总线的MDIO接口方法，其特征在于，所述通过MDC和MDIO接口进行CLPD或FPGA与网络交换芯片的连接，具体包括：

所述CLPD或FPGA通过MDC与网络交换Switch芯片连接；

所述CLPD或FPGA通过MDC与多口PHY芯片连接。

3.如权利要求1所述的一种基于LPC总线的MDIO接口方法，其特征在于，所述通过LPC总线使CPU与CLPD或FPGA连接，具体包括：

在CPU上选取LPC总线；

在CLPD或FPGA内选取LPC Slave总线；

将LPC总线与LPC Slave总线连接，进行数据收发。

4.如权利要求1所述的一种基于LPC总线的MDIO接口方法，其特征在于，所述在CLPD或FPGA内设置多个寄存器，用于进行数据收发，具体包括：

在CLPD或FPGA内设置多个寄存器；

通过寄存器将CPU传输来的数据进行存储；

通过寄存器能够与网络交换芯片进行数据交换。

5.如权利要求1所述的一种基于LPC总线的MDIO接口方法，其特征在于，所述需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设，具体包括：

根据LPC映射的地址，访问在CLPD或FPGA内设置多个寄存器。

6.一种基于LPC总线的MDIO接口系统，其特征在于，该系统用于实施如权利要求1-5中任一项所述的方法，该系统包括：

第二传递模块，用于通过LPC总线使CPU与CLPD或FPGA连接；

第二处理模块，用于需要MDIO写时，CPU通过LPC总线，连接CPLD和FPGA中的SLAVE 外设；

7.一种计算机可读存储介质，其上存储计算机程序指令，其特征在于，所述计算机程序指令在被处理器执行时实现如权利要求1-5中任一项所述的方法。

8.一种电子设备，包括存储器和处理器，其特征在于，所述存储器用于存储一条或多条计算机程序指令，其中，所述一条或多条计算机程序指令被所述处理器执行以实现如权利要求1-5任一项所述的方法。