CN115810373A - 读出放大器和包括该读出放大器的存储器装置 - Google Patents

读出放大器和包括该读出放大器的存储器装置 Download PDF

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Abstract

公开了一种读出放大器和存储器装置。所述读出放大器包括：预放大器，其连接在接收输入信号的输入节点与第一节点之间；第二开关，其连接在第一节点与输出输出信号的第一输出节点之间；放大器，其连接在第一输出节点和与输出反相输出信号的第二输出节点之间；以及第一开关，其连接在输入节点和第二输出节点之间。预放大器包括连接在输入节点和第一节点之间的反相器、以及连接在输入节点和第一节点之间的第三开关。

Description

读出放大器和包括该读出放大器的存储器装置
相关申请的交叉引用
本申请要求于2021年9月14日在韩国知识产权局提交的韩国专利申请No.10-2021-0122436的优先权，所述申请的公开内容以引用其全部的方式并入本文中。
技术领域
本文描述的本公开的实施例涉及读出放大器和包括读出放大器的存储器装置。
背景技术
通过动态随机存取存储器(DRAM)存储器装置的全局输入/输出(I/O)线连接到存储器单元阵列的读出放大器可通过全局I/O线接收输入信号。“单输入读出放大器”可通过生成参考电压、读出输入信号的电压与参考电压之间的差、并放大读出的电压差来读取存储器单元的数据。
当存储在存储器单元中的数据对应于逻辑低电平时，输入信号的电压可以是第一输入电压电平，并且当存储在存储器单元中的数据对应于逻辑高电平时，输入信号的电压可以是第二输入电压电平。
在此，差分电压可指从第二输入电压减去第一输入电压的结果。通常，差分电压的绝对值越高，识别存储在存储器单元中的数据的精度越高，并且操作速度越高。然而，当单输入读出放大器的差分电压较高时，功耗也可能较高。因此，希望提供一种准确地读出存储器单元的数据并以低功耗操作的单输入读出放大器。
发明内容
本公开的实施例提供了一种包括预放大器的读出放大器和包括该读出放大器的存储器装置。
根据实施例，一种读出放大器包括：预放大器，其连接在接收输入信号的输入节点与第一节点之间；第二开关，其连接在第一节点与输出输出信号的第一输出节点之间；放大器，其连接在第一输出节点与输出反相输出信号的第二输出节点之间；以及第一开关，其连接在输入节点与第二输出节点之间。预放大器包括连接在输入节点和第一节点之间的反相器，以及连接在输入节点和第一节点之间的第三开关。
根据实施例，一种读出放大器包括：预放大器，其连接在接收输入信号的输入节点与第一节点之间；第二开关，其连接在第一节点与输出输出信号的第一输出节点之间；放大器，其连接在第一输出节点与输出反相输出信号的第二输出节点之间；以及第二开关，其连接在所述输入节点与所述第二输出节点之间。在预充电时段期间，第一开关与第二开关被控制为导通，并且预放大器生成一跳脱电压。在预充电时段之后的预放大时段期间，第一开关和第二开关被控制为导通，并且预放大器生成参考电压并且基于参考电压与差分电压的和生成放大电压。在预放大时段之后的放大时段期间，第一开关和第二开关被控制为截止，并且放大器基于输入信号的电压和放大电压生成输出信号和反相输出信号。
根据实施例，一种存储器装置包括：存储器单元阵列，其包括连接到多条位线的多个存储器单元；全局输入/输出线，其连接到所述多条位线；以及读出放大器，其通过所述全局输入/输出线接收输入信号，并输出输出信号和反相输出信号。读出放大器包括：预放大器，其连接在接收输入信号的输入节点与第一节点之间；第一开关，其连接在第一节点与输出输出信号的第一输出节点之间；放大器，其连接在第一输出节点与输出反相输出信号的第二输出节点之间；以及第二开关，其连接在输入节点与第二输出节点之间。预放大器包括：第一电容器，其连接在输入节点与第二节点之间；反相器，其连接在第二节点与第三节点之间；第三开关，其连接在第二节点与第三节点之间；以及第二电容器，其连接在第三节点与第一节点之间。
附图说明
通过参照附图详细描述本公开的实施例，本公开的上述和其它方面和特征将变得显而易见。
图1是根据本公开的实施例的存储系统的框图。
图2是根据本公开的一些实施例的详细示出图1的存储器装置的框图。
图3是示出传统读出放大器的电路图。
图4是示出传统读出放大器的电路图。
图5是详细示出根据本公开的实施例的读出放大器的框图。
图6是详细示出根据本公开的实施例的图5的预放大器的电路图。
图7是详细示出根据本公开的实施例的图5的放大器的电路图。
图8示出根据本公开的实施例的描述读出放大器的控制信号的曲线图。
图9A是详细示出根据本公开的实施例的图5的预放大器的电路图。
图9B是详细示出根据本公开的实施例的图5的预放大器的电路图。
图10A是描述根据本公开的实施例的预充电时段中的操作的电路图。
图10B是描述根据本公开的实施例的预放大时段中的操作的电路图。
图10C是描述根据本公开的实施例的放大时段中的操作的电路图。
图11A是示出根据本公开的实施例的输出信号的电压波形的曲线图。
图11B是示出根据本公开的实施例的输出信号的电压波形的曲线图。
图12是详细示出根据本公开的实施例的读出放大器的操作的流程图。
具体实施方式
以下，将详细并且清楚地描述本公开的实施例，以使本领域技术人员容易地实施本公开。关于本公开的描述，为了简化理解，在附图中，相同的组件将由相同的参考符号/标号标记，并且可省略附加的描述以避免冗余。
在以下描述中，当诸如电压或电路组件的元件首先通过名称和标记引入时，该元件随后可仅通过标记或缩写名称以及随后的图例来引用。例如，“第一电压V1”稍后可仅被称为“V1”，或者“第三开关SW3”稍后可被称为“开关SW3”或“SW3”。
在此，当电路元件被称为“连接在两个其它电路元件之间”，诸如在一对组件(例如，节点或其它电路元件)之间时，电路元件可直接连接在该对组件之间或者间接连接在该对组件之间。在直接连接的情况下，在该对组件之间不存在中间部件，并且在间接连接的情况下，在该对组件之间存在至少一个中间组件。
图1是示出根据本公开的实施例的存储系统10的框图。存储系统10可包括主机11和存储器装置12，主机11可控制存储器装置12的整体操作，例如，主机11可将数据存储在存储器装置12中或者可读取存储在存储器装置12中的数据。
存储器装置12可包括易失性存储器装置100和存储器控制器200。存储器装置12可将数据存储在易失性存储器装置100中，或者可读取存储在易失性存储器装置100中的数据。
例如，存储器控制器200可向易失性存储器装置100发送命令CMD和地址ADD，以将数据Data存储在易失性存储器装置100中或读取存储在易失性存储器装置100中的数据。
易失性存储器装置100可从存储器控制器200接收命令CMD和地址ADD。响应于接收的信号，易失性存储器装置100可存储来自存储器控制器200的数据，或者可将其中存储的数据提供给存储器控制器200。
易失性存储器装置100可包括读出放大器110。读出放大器110可基于表示数据的电压来执行读出操作。在实施例中，易失性存储器装置100可被实现为动态随机存取存储器(DRAM)。包括在易失性存储器装置100中的存储器单元阵列可通过全局输入/输出(I/O)线连接到读出放大器110。读出放大器110可使用由预放大器生成的参考电压Vrf来感测在不同时间处通过全局I/O线接收的信号的电压之间的差，并且可放大感测到的电压差。因此，易失性存储器装置100可读取存储在所选存储器单元中的数据。参考电压Vrf可指用于确定存储器单元的数据表示逻辑低还是逻辑高的电压。
图2示出根据本公开的实施例的存储器装置的框图。参照图2，图1的易失性存储器装置100可包括读出放大器110、命令解码器120、控制电路130、存储器单元阵列140和输入/输出缓冲器150。
读出放大器110可通过全局I/O线GIO从存储器单元阵列140接收输入信号IN。输入信号IN可以是时变电压信号，该时变电压信号具有从数据读取出之前的预充电时段中的第一电压V1(图10A中所示)转变到第二电压V2(图10B中所示)的电平。当从存储器单元读取的数据表示第一逻辑电平时，V1和V2可大致相同，相差小于参考电压Vrf(图10B中所示)。当数据表示相反的逻辑电平时，V1和V2可相差大于参考电压Vrf。读出放大器110可感测V1与V2之间的电压差Vdf(图10B及图11B中所示)，并且对应地输出一对相反的逻辑电平。在一个输出端子处提供逻辑高，在另一个输出端子处提供逻辑低，或者反之亦然，这取决于Vdf是否低于Vrf。逻辑高电压可显著大于Vdf的最高电平。例如，Vdf在其超出Vrf时可具有约0.15V的绝对值，而读出放大器110的逻辑高输出可为约1.0V。因此，可说读出放大器110(通过在其输出端子之一处提供比输入信号IN的电压高的电压)放大输入信号IN。
全局I/O线GIO可连接到存储器单元阵列140的多条位线。例如，在存储器单元阵列140包括1024条位线的情况下，全局I/O线GIO可连接到1024条位线。例如，在存储器单元阵列140包括1024条位线的情况下，全局I/O线GIO可连接到8条位线。在实施例中，多条位线中的每一条可包括一对位线和互补位线。
读出放大器110可使用参考电压来比较在不同时间处的输入信号IN的电压，以读取连接到读出放大器110的存储器单元的数据。读出放大器110可基于输入信号IN的电压和参考电压生成输出信号OUT和反相输出信号/OUT。读出放大器110可将输出信号OUT及反相输出信号/OUT输出到I/O缓冲器150。
读出放大器110可包括预放大电路(可互换地，“预放大器”)111和放大电路(可互换地，“放大器”)112。预放大器111可生成参考电压和放大电压Vamp。放大电压Vamp可以是通过对等于参考电压Vrf和差值电压Vdf的和的输入电压进行放大而获得的电压。放大电路112可基于输入信号IN和放大电压生成输出信号OUT和反相输出信号/OUT。将参照图6和图7详细描述预放大器111和放大电路112的操作。
命令解码器120可从存储器控制器200接收命令CMD和地址ADD。命令解码器120可对接收的命令CMD和接收的地址ADD进行解码。命令CMD可指指示将由易失性存储器装置100执行的操作(诸如读取操作或写入操作)的信号。地址ADD可包括行地址ADDR和列地址ADDC。
控制电路130可基于命令解码器120的解码结果来控制行解码器R-DEC、列解码器C-DEC和读出放大器110。例如，控制电路130可分别将行地址ADDR和列地址ADDC输出至行解码器R-DEC和列解码器C-DEC。此外，控制电路130可基于解码结果来控制读出放大器110的操作。
存储器单元阵列140可包括多个存储器单元。例如，包括在存储器单元阵列140中的存储器单元可分别设置在多条字线和多条位线的交叉处。每个存储器单元可连接到多条字线中的对应字线。每个存储器单元可连接到多条位线中的对应位线。可以以矩阵形式设置存储器单元。在这种情况下，多条字线可连接到多行存储器单元，并且多条位线可连接到多列存储器单元。此外，多条位线可连接到全局I/O线GIO。在实施例中，在读取操作中，包括在存储器单元阵列140中的存储器单元的数据可通过位线输出到全局I/O线GIO。
行解码器R-DEC可从控制电路130接收行地址ADDR和时钟。行解码器R-DEC可通过多条字线连接到存储器单元阵列140。行解码器R-DEC可对接收的行地址ADDR进行解码以选择连接到存储器单元阵列140的多条字线之一。行解码器R-DEC可通过将电压施加到选择的字线来激活选择的字线。
列解码器C-DEC可从控制电路130接收列地址ADDC。列解码器C-DEC可通过多条位线连接到预充电电路和读出放大器110。列解码器C-DEC可对接收的列地址ADDC进行解码，以从连接到存储器单元阵列140的多条位线中选择与读取单元对应的位线和互补位线。列解码器C-DEC可通过将电压施加到选择的位线来激活选择的位线。
I/O缓冲器150可从读出放大器110接收输出信号OUT和反相输出信号/OUT。I/O缓冲器150可临时存储输出信号OUT和反相输出信号/OUT。临时存储在I/O缓冲器150中的数据可响应于外部装置的请求被输出到外部装置。
图3是示出作为相对于本公开的实施例的比较示例的传统读出放大器SA1的电路图。读出放大器SA1是基于从全局I/O线对接收的信号进行操作的“成对输入读出放大器”。
读出放大器SA1从全局I/O线对接收输入信号IN和反相输入信号/IN。读出放大器SA1可包括连接在接收输入信号IN的第一输入节点Ni1和输出信号OUT的第一输出节点No1之间的第一开关SWa1、连接在接收反相输入信号/IN的第二输入节点Ni2和输出反相输出信号/OUT的第二输出节点No2之间的第二开关SWa2、连接在接收电源电压Vdd的电源节点和第一输出节点No1之间并且基于反相输出信号/OUT进行操作的第一P沟道金属氧化物半导体(PMOS)晶体管PM1、连接在第一输出节点No1和第一节点Na1之间并且基于反相输出信号/OUT进行操作的第一N沟道金属氧化物半导体(NMOS)晶体管NM1、连接在电源节点和第二输出节点No2之间并且基于输出信号OUT进行操作的第二PMOS晶体管PM2、连接在第二输出节点No2和第一节点Na1之间并且基输出信号OUT进行操作的第二NMOS晶体管NM2、以及连接在第一节点Na1和接地节点之间的第三开关SWa3。
在成对输入读出放大器SA1中，输入信号IN和反相输入信号/IN可相互用作读出存储在存储器单元中的数据的参考。例如，当输入信号IN的电压大于反相输入信号/IN的电压时，存储在存储器单元中的数据可对应于逻辑低的信号。当输入信号IN的电压小于反相输入信号/IN的电压时，存储在存储器单元中的数据可对应于逻辑高的信号。这样，即使当输入信号IN和反相输入信号/IN的电压差小时，成对输入读出放大器SA1也可识别存储在存储器单元中的数据。
然而，成对输入读出放大器SA1在所有读取操作中可能需要输入信号IN和反相输入信号/IN两者，从而导致功耗的增加。
图4是示出作为相对于本公开的实施例的比较示例的传统读出放大器SA2的电路图。读出放大器SA2是基于从全局I/O线接收的信号进行操作的单输入读出放大器。读出放大器SA2可从全局I/O线接收输入信号IN，可感测输入信号IN的电压与参考电压之间的差，并可放大电压差。当存储在存储器单元中的数据对应于逻辑低时，输入信号IN的电压可以是第一输入电压，当存储在存储器单元中的数据对应于逻辑高时，输入信号IN的电压可以是第二输入电压。差分电压可对应于通过从第二输入电压减去第一输入电压而获得的电压。
单输入读出放大器SA2可包括连接在输入节点Ni和第一节点Nb1之间的第一开关SWb1、连接在第二节点Nb2与接地节点之间并且基于第一节点Nb1的信号进行操作的第一NMOS晶体管NM1、连接在第二节点Nb2和第三节点Nb3之间并且基于第一节点Nb1的信号进行操作的第二NMOS晶体管NM2、连接在第一节点Nb1和接地节点之间电容器Ca、连接在第三节点Nb3与输出输出信号OUT的第二输出节点No2之间并且基于反相输出信号/OUT进行操作的第三NMOS晶体管NM3、连接在电源节点与第二输出节点No2之间并且基于反相输出信号/OUT进行操作的第一PMOS晶体管PM1、连接在电源节点与输出反相输出信号/OUT的第一输出节点No1之间并且基于输出信号OUT进行操作的第二PMOS晶体管PM2、连接在第一输出节点No1与第四节点Nb4之间并且基于输出信号OUT进行操作的第四NMOS晶体管NM4、以及连接在第四节点Nb4与接地节点之间并且基于输入信号IN进行操作的第五NMOS晶体管NM5。单输入读出放大器SA2可基于第一NMOS晶体管NM1和第二NMOS晶体管NM2生成参考电压。
与图3的在所有读取操作中都需要输入信号IN和反相输入信号/IN的成对输入读出放大器SA1相比，单输入读出放大器SA2可仅接收输入信号IN，因此，单输入读出放大器SA2的功耗可小于成对输入读出放大器SA1的功耗。
然而，为了使单输入读出放大器SA2准确地识别存储在存储器单元中的数据，第一输入电压可大于参考电压，第二输入电压可小于参考电压。当差分电压的绝对值变大时，存储在存储器单元中的识别数据的精度可提高。
因此，单输入读出放大器SA2可能需要差分电压，该差分电压的值大于成对输入读出放大器SA1的输入信号IN与反相输入信号/IN的电压差。随着差分电压的绝对值变大，单输入读出放大器SA2的操作速度提高并且单输入读出放大器SA2的功耗小于成对输入读出放大器SA1的功耗的优点可被抵消。
图5是详细示出根据本公开的实施例的读出放大器的框图。参照图5，读出放大器110可包括预放大器111、放大电路112、第一开关SW1和第二开关SW2。
读出放大器110可从全局I/O线接收输入信号IN，并且可将输出信号OUT和反相输出信号/OUT输出到I/O缓冲器。读出放大器110可基于输入信号IN和参考信号生成输出信号OUT和反相输出信号/OUT。因为读出放大器110基于从全局I/O线接收的输入信号IN进行操作，所以读出放大器110的功耗可小于图3的基于从全局I/O线对接收的信号进行操作的成对输入读出放大器SA1的功耗。
预放大器111可连接在接收输入信号IN的输入节点Ni和第一节点N1之间。预放大器111可生成参考电压。此外，预放大器111可对参考电压和差分电压的和进行放大以生成放大电压。
由于预放大器111对参考电压与差分电压的和进行放大以便传送至放大电路112，因此读出放大器110所需的差分电压的大小可能小于图4的单输入读出放大器SA2所需的差分电压。因此，与单输入读出放大器SA2相比，可提高读出放大器110的操作速度，并且读出放大器110的功耗可小于单输入读出放大器SA2的功耗。将参照图6详细描述预放大器111。
放大电路112可连接在输出输出信号OUT的第一输出节点No1与输出反相输出信号/OUT的第二输出节点No2之间。放大电路112可基于输入信号IN和放大信号生成输出信号OUT和反相输出信号/OUT。将参照图7详细描述放大电路112。
第二开关SW2可连接在第一节点N1和第一输出节点No1之间。第一开关SW1可连接在输入节点Ni和第二输出节点No2之间。第一开关SW1和第二开关SW2的操作可由控制电路控制。
图6是示出根据本公开的实施例的图5的预放大器的电路图。参照图6，预放大器111a可包括反相器INV和第三开关SW3。
反相器INV可连接在输入节点Ni和第一节点N1之间。在实施例中，反相器INV的输入端子可通过第一电容器C1连接到输入节点Ni，并且反相器INV的输出端子可通过第二电容器C2连接到第一节点N1。例如，在反相器INV的输入端子是第二节点N2并且反相器INV的输出端子是第三节点N3的情况下，第一电容器C1可连接在输入节点Ni与第二节点N2之间。反相器INV可连接到第二节点N2和第三节点N3。第二电容器C2可连接在第三节点N3和第一节点N1之间。
第三开关SW3可连接在输入节点Ni和第一节点N1之间。在实施例中，第三开关SW3的第一端子可通过第一电容器C1连接到输入节点Ni，并且第三开关SW3的第二端子可通过第二电容器C2连接到第一节点N1。例如，在第三开关SW3的第一端子是第二节点N2并且第三开关SW3的第二端子是第三节点N3的情况下，第一电容器C1可连接在输入节点Ni和第二节点N2之间。第三开关SW3可连接到第二节点N2和第三节点N3。
在实施例中，第三开关SW3可用PMOS晶体管实现。在实施例中，第三开关SW3可用NMOS晶体管实现。第三开关SW3的操作可由控制电路控制。
当第三开关SW3导通时，可连接位于反相器INV相对侧的第二节点N2与第三节点N3(下文称为“反相器INV的相对节点N2与N3”)。在这种情况下，反相器INV可在亚稳态下操作。第二节点N2和第三节点N3的电压电平可相同。第二节点N2和第三节点N3的电压电平可对应于跳脱电压电平。跳脱电压可指当反相器INV的相对节点N2和N3具有相同电压时的电压。例如，跳脱电压可以是电源电压的0.5倍。当反相器INV的相对节点N2及N3中的每一个具有跳脱电压时，反相器INV可理想地操作。也就是说，跳脱电压可对应于用于反相器INV的放大操作的电压。
当第三开关SW3截止时，第一电容器C1可通过第三开关SW3的电荷注入来累积对应于参考电压的电荷量。电荷注入可指当用晶体管实现的开关从导通状态转变为截止状态时晶体管的沟道电荷被注入到源极节点和漏极节点中的现象。在实施例中，参考电压可以与被实施为PMOS晶体管的第三开关SW3的栅极端子的宽度成比例。在实施例中，参考电压可以与被实施PMOS晶体管的第三开关SW3的栅极的电压成比例。
例如，当第三开关SW3用PMOS晶体管实现并且第三开关SW3从导通状态转变为截止状态时，第一电容器C1可累积电荷，该电荷是在第三开关SW3的沟道中累积的一些空穴。因此，第二节点N2的电压可增加与对应于电荷量的参考电压一样多，该电荷量是在第三开关SW3的沟道中累积的空穴中的一些。此外，当第三开关SW3截止时，反相器INV可以以电压增益放大第二节点N2的电压，并且经放大的电压被输出至第三节点N3。
第一电容器C1和第二电容器C2可执行AC耦合。在第一电容器C1接收直流(DC)信号和交流(AC)信号的情况下，第一电容器C1可去除DC信号并可仅输出AC信号。例如，第一电容器C1可不将输入信号IN输出到第二节点N2。第二电容器C2可仅将具有放大电压的放大信号输出到第一节点N1。
图7是示出根据本公开的实施例的图5的放大电路的电路图。参照图7，放大电路112可包括锁存电路LT和第四开关SW4。
第四开关SW4可连接在第一输出节点No1和第二输出节点No2之间。当第四开关SW4导通时，第一输出节点No1和第二输出节点No2可具有相同的电压。第四开关SW4的操作可由控制电路控制。
锁存电路LT可连接在第一输出节点No1和第二输出节点No2之间。锁存电路LT可感测第一输出节点No1和第二输出节点No2的电压差，以放大感测到的电压差。锁存电路LT可生成具有放大的电压差的输出信号OUT和反相输出信号/OUT。
锁存电路LT可包括：连接在接收电源电压的电源节点与第一输出节点No1之间并且基于反相输出信号/OUT进行操作的第一PMOS晶体管PM1、连接在第一输出节点No1与第四节点N4之间并且基于反相输出信号/OUT进行操作的第一NMOS晶体管NM1、连接在电源节点与第二输出节点No2之间并且基于输出信号OUT进行操作的第二PMOS晶体管PM2、以及连接在第二输出节点No2与第四节点N4之间并且基于输出信号OUT进行操作的第二NMOS晶体管NM2。
第五开关SW5可连接在第四节点N4和接地节点之间。当第五开关SW5导通时，锁存电路LT可基于第一输出节点No1和第二输出节点No2的电压差生成输出信号OUT和反相输出信号/OUT。第五开关SW5的操作可由控制电路控制。
图8示出根据本公开的实施例的描述读出放大器的控制信号的曲线图。将参照图8描述图5的读出放大器110、图6的预放大器111a和图7的放大电路112的开关SW1至SW5的开关控制信号。在图8中，水平轴表示时间，竖直轴表示信号的信息。
预充电时段PC可以是从第一时间点T1到第二时间点T2的时段。在预充电时段PC中，第一开关至第四开关SW1、SW2、SW3和SW4可导通。第五开关SW5可截止。在预充电时段PC中，第一输出节点No1和第二输出节点No2可接收输入信号IN，并且第二节点N2和第三节点N3的电压电平可对应于跳脱电压。将参照图10A详细描述预充电时段PC。
预放大时段PA可以是预充电时段PC之后的时段。例如，预放大时段PA可以是从第二时间点T2到第三时间点T3的时段。在预放大时段PA中，第一开关SW1和第二开关SW2可导通。第三开关至第五开关SW3、SW4和SW5可截止。在预放大时段PA中，第二节点N2可被充电至跳脱电压、参考电压与差分电压的总和。差分电压可与通过从预放大时段PA中的输入信号IN的电压减去预充电时段PC中的输入信号IN的电压而获得的电压对应。
反相器INV可以以电压增益放大第二节点N2的电压，并可生成具有放大电压的放大信号。第三节点N3的电压可对应于跳脱电压与放大电压的和。第二电容器C2可将放大电压输出到第一节点N1。将参照图10B详细描述预放大时段PA。
放大时段AMP可以是在预放大时段PA之后的时段。例如，放大时段AMP可以是从第三时间点T3至第四时间点T4的时段。在放大时段AMP中，第五开关SW5可导通。第一开关至第四开关SW1、SW2、SW3和SW4可截止。在放大时段AMP中，锁存电路LT可对第三时间点T3处的第一输出节点No1和第二输出节点No2的电压差进行放大，以生成输出信号OUT和反相输出信号/OUT。也就是说，第四时间点T4处的第一输出节点No1和第二输出节点No2的电压差可大于第三时间点T3处的第一输出节点No1和第二输出节点No2的电压差。
图9A是示出根据本公开的实施例的预放大器电路的电路图。参照图9A，预放大器111b可包括第一电容器C1、第二电容器C2、反相器INV、第三开关SW3、第六开关SW6和第七开关SW7。预放大器111b可对应于图6的预放大器111a。
第三开关SW3可连接在第二节点N2和第三节点N3之间。第六开关SW6可连接在第二节点N2和第三节点N3之间。第七开关SW7可连接在第二节点N2和第三节点N3之间。
在预充电时段期间，第三开关SW3、第六开关SW6和第七开关SW7中的至少一个可被控制为导通(此后，仅“导通”或“截止”)。在预放大时段期间，第三开关SW3、第六开关SW6和第七开关SW7可截止。例如，在预充电时段期间，第三开关SW3和第六开关SW6可导通，第七开关7可截止，在预放大时段期间，第三开关SW3、第六开关SW6和第七开关SW7可截止。
在预充电时段期间导通的开关的数量可与参考电压的大小成比例。例如，当第三开关SW3和第六开关SW6在预充电时段期间导通时确定的参考电压可大于当第三开关SW3在预充电时段期间导通时确定的参考电压。
预放大器111b包括三个开关SW3、SW6和SW7，但本公开不限于此。例如，预放大器111b还可包括连接在第二节点N2和第三节点N3之间的一些开关。
图9B是示出根据本公开的实施例的预放大器电路的电路图。参照图9B，预放大器111c可包括控制反相器INV的第八开关SW8。预放大器111c可对应于图6的预放大器111a。
第八开关SW8可在预充电时段和预放大时段期间导通，并可在放大时段期间截止。因为第八开关SW8在放大时段期间截止，所以静态功耗可降低。例如，因为第八开关SW8在放大时段期间截止，所以读出放大器110的泄漏电流可减小。
图10A是描述根据本公开的实施例的预充电时段中的操作的电路图。参照图8和图10A，第一开关至第四开关SW1、SW2、SW3和SW4可导通。第五开关SW5可截止。在预充电时段PC期间，输入信号IN可具有第一电压V1(输入信号IN的瞬时电压等于V1)。
因为第一开关SW1和第四开关SW4导通，所以第一输出节点No1和第二输出节点No2可接收输入信号IN。在这种情况下，第一输出节点No1和第二输出节点No2可具有第一电压V1。
当反相器INV的相对节点N2和N3由于第三开关SW3导通而连接时，第二节点N2和第三节点N3可具有相同的电压，该电压可以是跳脱电压Vtr。
图10B是描述根据本公开的实施例的预放大时段中的操作的电路图。参照图8和图10B，第一开关SW1和第二开关SW2可导通，而第三开关至第五开关SW3、SW4和SW5可截止。
在预放大时段PA期间，输入信号IN可具有第二电压V2。差分电压Vdf可对应于通过从第二电压V2减去第一电压V1而获得的电压。
在实施例中，当存储在连接到读出放大器110的存储器单元中的数据具有逻辑低时，第一电压V1和第二电压V2可相同。在实施例中，当存储在连接到读出放大器110的存储器单元中的数据具有逻辑高时，第二电压V2可小于第一电压V1。
在预放大时段PA期间，第一电容器C1还可累积对应于差分电压Vdf的电荷量。此外，第一电容器C1还可通过第三开关SW3的电荷注入累积对应于参考电压Vrf的电荷量。因此，第二节点N2的电压可对应于跳脱电压Vtr、参考电压Vrf和差分电压Vdf的和。
反相器INV可基于参考电压Vrf和第二节点N2的差分电压Vdf的和来生成放大电压Vamp。因此，第三节点N3的电压可对应于跳脱电压Vtr与放大电压Vamp的和。
跳脱电压Vtr可以是允许反相器INV以最大电压增益对参考电压Vrf与差分电压Vdf的和进行放大的电压。这样，反相器INV可通过以最大电压增益对参考电压Vrf与差分电压Vdf的和进行放大来生成放大电压Vamp。由于预放大器111对参考电压Vrf与差分电压Vdf的和进行放大以便将其传送到放大电路112，所以即使差分电压Vdf的大小较小，读出放大器110也可准确地读取存储在存储器单元中的数据。
在预放大时段PA期间，第二输出节点No2可具有第二电压V2。第一输出节点No1的电压可对应于第一电压V1与放大电压Vamp的和。
图10C是描述根据本公开的实施例的在放大时段中的操作的电路图。参照图8和图10C，第五开关SW5可导通，并且第一开关至第四开关SW1、SW2、SW3和SW4可截止。
在放大时段AMP期间，当第五开关SW5导通时，锁存电路可执行放大操作。放大器112可基于第三时间点T3处第一输出节点No1和第二输出节点No2的电压差生成输出信号OUT和反相输出信号/OUT。在实施例中，第三时间点T3处第一输出节点No1的电压可对应于第一电压与放大电压的和，第二输出节点No2的电压可以是第二电压。
在实施例中，当差分电压Vdf的绝对值大于或等于参考电压Vrf时，放大器112可生成对应于第一逻辑电平的输出信号OUT。例如，第一逻辑电平可以是逻辑低电平。在实施例中，当差分电压Vdf的绝对值小于参考电压Vrf时，放大器112可生成对应于第二逻辑电平的输出信号OUT。例如，第二逻辑电平可以是逻辑高电平。
因为放大器112基于预放大器111通过以电压增益对参考电压与差分电压的和进行放大而生成的放大电压来执行放大操作，所以随着电压增益变得更大，放大器112的偏移的影响可相对小。
图11A是示出根据本公开的实施例的输出信号的电压波形的曲线图。将参照图6和图7描述图11A中示出的输入信号IN、输出信号OUT和反相输出信号/OUT的电压波形。在图11A中，水平轴表示时间，竖直轴表示电压。
参照图11A，将描述读出放大器在与逻辑低电平对应的数据被存储在连接到读出放大器的存储器单元中的条件下的操作。
输入信号IN可在预充电时段PC期间具有第一电压V1，可在预放大时段PA期间具有第二电压V2，并且可在放大时段AMP期间具有第三电压V3。在实施例中，当连接到读出放大器110的存储器单元的数据表示逻辑低时，第一电压、第二电压和第三电压可相同。当输入信号IN的第一电压和第二电压相同时，差分电压的绝对值可小于参考电压。因此，读出放大器110可输出对应于逻辑低的输出信号OUT。
在预充电时段PC期间，第一输出节点No1可接收输入信号IN，因此第一输出节点No1处的电压可以是V1。第二输出节点No2也可接收输入信号IN，由此第二输出节点No2处的电压可为V1。
在预放大时段PA期间，第二输出节点No2可接收输入信号IN。第二输出节点No2可具有第二电压电平。由于第一电压电平和第二电压电平相同，因此第二输出节点No2的电压电平可不改变。
在预放大时段PA期间，第一输出节点No1可接收具有放大电压Vamp的放大信号。因此，第一输出节点No1处的电压可对应于第一电压V1与放大电压Vamp的和。第一输出节点No1处的电压可根据反相器INV的放大增益而减小。
在放大时段AMP中，放大器112可对第三时间点T3处的第一输出节点No1与第二输出节点No2的电压差进行放大。在实施例中，放大器112可感测并放大第一电压V1与放大电压Vamp的和与第二电压V2之间的差。放大器112可生成具有逻辑低电平的输出信号OUT和具有逻辑高电平的反相输出信号/OUT。
图11B是示出根据本公开的实施例的输出信号的电压波形的曲线图。将参照图6和图7描述图11B中示出的读出放大器110的输入信号IN、输出信号OUT和反相输出信号/OUT的电压波形。在图11B中，水平轴表示时间，竖直轴表示电压。
参照图11B，将描述读出放大器在与逻辑高电平对应的数据被存储在连接至读出放大器的存储器单元中的条件下的操作。
输入信号IN可在预充电时段PC期间具有第一电压V1，可在预放大时段PA期间具有第二电压V2，并且可在放大时段AMP期间具有第三电压V3。在实施例中，当连接到读出放大器110的存储器单元的数据表示逻辑高时，第二电压V2可比第一电压V1小超过Vrf，并且还可比第三电压V3小。第二电压V2可对应于第一电压V1与差分电压Vdf的和。在实施例中，当差分电压Vdf的绝对值大于参考电压Vrf时，读出放大器110可输出具有逻辑高电平的输出信号OUT。
在预充电时段PC期间，第一输出节点No1可接收输入信号IN。这样，第一输出节点No1可具有第一电压电平。此外，第二输出节点No2可接收输入信号IN。这样，第二输出节点No2可具有第一电压电平。
在预放大时段PA期间，第二输出节点No2可接收输入信号IN。第二输出节点No2的电压电平可以是第二电压电平。也就是说，第二输出节点No2的电压电平可对应于第一电压电平与差分电压电平Vdf的和。因此，第二输出节点No2的电压电平可降低。
由于电路中信号的传播延迟，预放大器可在差分电压电平Vdf之前放大参考电压电平，并可将放大结果输出到第一输出节点No1。因此，在第二时间点T2和预放大时段PA中的时间点Ta之间的时段P1期间，第一输出节点No1的电压电平可降低。之后，在预放大时段PA中的时间点Ta与第三时间点T3之间的时段P2期间，预放大器可对差分电压电平Vdf与参考电压电平的和进行放大，以输出至第一输出节点No1。因此，第一输出节点No1的电压电平可增加。在第三时间点T3处，第一输出节点No1的电压电平可对应于第一电压电平于与放大电压电平之和。
在放大时段AMP中，放大器112可对第三时间点T3处的第一输出节点No1和第二输出节点No2的电压电平差进行放大。这样，放大器112可生成具有逻辑高电平的输出信号OUT和具有逻辑低电平的反相输出信号/OUT。在实施例中，放大器112可感测并放大第一电压电平与放大电压电平Vamp的和与第二电压电平之间的差。放大器112可生成具有逻辑高电平的输出信号OUT和具有逻辑低电平的反相输出信号/OUT。
图12是根据本公开的实施例的读出放大器的操作流程图。图12是图5的读出放大器110的操作方法。
在操作S110中，读出放大器110可生成跳脱电压。读出放大器110的第一输出节点No1和第二输出节点No2可具有输入信号IN的第一电压V1。
在操作S120中，读出放大器110可生成参考电压和放大电压。可基于第三开关SW3的电荷注入生成参考电压。参考电压可以是用于对存储在连接到读出放大器110的存储器单元中的数据的逻辑电平进行识别的电压。
读出放大器110可对参考电压与差分电压的和进行放大以生成放大电压Vamp。在实施例中，由于在操作S110中生成的跳脱电压，因此读出放大器110可以以最大电压增益对参考电压与差分电压的和进行放大。读出放大器110的第一输出节点No1可具有输入信号IN的第一电压V1与放大电压Vamp的和，并且读出放大器110的第二输出节点No2可具有输入信号IN的第二电压V2。
在操作S130中，读出放大器110可基于输入信号IN的电压电平和放大电压生成输出信号OUT和反相输出信号/OUT。读出放大器110可对第一输出节点No1处的第一电压V1与放大电压电平的和与第二输出节点No2处的输入信号IN的第二电压电平之间的差进行放大，并可生成输出信号OUT和反相输出信号/OUT。由于读出放大器110基于放大电压电平生成输出信号OUT和反相输出信号/OUT，所以读出放大器110可以以高速并且低功率操作。
根据本公开的实施例，当读出放大器放大差分电压电平时，读出放大器降低功耗并提高感测速度。
根据本公开的实施例，提供了一种包括预放大器的读出放大器和包括该读出放大器的存储器装置。
尽管已经参照本公开的实施例描述了本公开，但是对于本领域的普通技术人员显而易见的是，在不偏离如所附权利要求中阐述的本公开的精神和范围的情况下可对本公开进行各种改变和修改。

Claims (20)

1.一种读出放大器，包括：
预放大器，其连接在接收输入信号的输入节点与第一节点之间；
第二开关，其连接在所述第一节点与输出输出信号的第一输出节点之间；
放大器，其连接在所述第一输出节点与输出反相输出信号的第二输出节点之间；以及
第一开关，其连接在所述输入节点与所述第二输出节点之间，
其中，所述预放大器包括：
反相器，其连接在所述输入节点与所述第一节点之间；以及
第三开关，其连接在所述输入节点与所述第一节点之间。
2.如权利要求1所述的读出放大器，其中，所述反相器的输入端子通过第一电容器连接到所述输入节点，所述反相器的输出端子通过第二电容器连接到所述第一节点，所述第三开关的第一端通过所述第一电容器连接到所述输入节点，并且所述第三开关的第二端通过所述第二电容器连接到所述第一节点，
其中，所述放大器包括：
锁存电路，其连接在所述第一输出节点与所述第二输出节点之间；以及
第四开关，其连接在所述第一输出节点与所述第二输出节点之间，
其中，所述锁存电路包括：
第一P沟道金属氧化物半导体晶体管，其连接在接收电源电压的电源节点与所述第一输出节点之间，并被配置为基于所述反相输出信号进行操作；
第一N沟道金属氧化物半导体晶体管，其连接在所述第一输出节点与第四节点之间，并且被配置为基于所述反相输出信号进行操作；
第二P沟道金属氧化物半导体晶体管，其连接在所述电源节点与输出所述反相输出信号的所述第二输出节点之间，并被配置为基于所述输出信号进行操作；
第二N沟道金属氧化物半导体晶体管，其连接在所述第二输出节点与所述第四节点之间，并且被配置为基于所述输出信号进行操作；以及
第五开关，其连接在所述第四节点与接地节点之间。
3.如权利要求2所述的读出放大器，其中，在预充电时段期间，所述第一开关至所述第四开关被控制为导通，所述第五开关被控制为截止，并且所述第一电容器和所述第二电容器中的每一个被充电有跳脱电压。
4.如权利要求3所述的读出放大器，其中，在所述预充电时段之后的预放大时段期间，所述第一开关和所述第二开关被控制为导通，所述第三开关至所述第五开关被控制为截止，所述反相器的输入端子的电压对应于所述跳脱电压、参考电压和差分电压的和，所述反相器基于所述参考电压和所述差分电压的和生成具有放大电压的放大信号，并且所述反相器的输出端子的电压对应于所述跳脱电压和所述放大电压的和。
5.如权利要求4所述的读出放大器，其中,所述差分电压对应于通过从所述输入信号在所述预放大时段中的第二电压减去所述输入信号在所述预充电时段中的第一电压而获得的电压，并且
其中，所述参考电压是与当所述第三开关截止时在所述第一电容器中累积的电荷量对应的电压。
6.如权利要求4所述的读出放大器，其中，所述第三开关用P沟道金属氧化物半导体晶体管实施，并且
其中，所述参考电压与所述P沟道金属氧化物半导体晶体管的栅极端子的宽度成比例。
7.如权利要求4所述的读出放大器，其中，所述第三开关用P沟道金属氧化物半导体晶体管实施，并且
其中，所述参考电压与所述P沟道金属氧化物半导体晶体管的栅极的电压成比例。
8.如权利要求4所述的读出放大器，其中，所述预放大器还包括：
第六开关，其连接在所述第二节点和所述第三节点之间；以及
第七开关，其连接在所述第二节点和所述第三节点之间，
其中，在所述预充电时段期间，所述第三开关、所述第六开关和所述第七开关中的至少一个被配置为导通，
其中，在所述预放大时段期间，所述第三开关、所述第六开关和所述第七开关被配置为截止，并且
其中，所述参考电压与所述第三开关、所述第六开关和所述第七开关中在所述预充电时段期间导通的开关的数量成比例。
9.如权利要求4所述的读出放大器，其中，当所述差分电压的绝对值大于或等于所述参考电压时，生成对应于第一逻辑电平的所述输出信号。
10.如权利要求4所述的读出放大器，其中，当所述差分电压的绝对值小于所述参考电压时，生成对应于第二逻辑电平的所述输出信号。
11.如权利要求4所述的读出放大器，其中，在所述预放大时段之后的放大时段期间，所述第一开关至所述第四开关被配置为截止，所述第五开关被配置为导通，并且所述放大器基于所述输入信号和所述放大信号生成所述输出信号和所述反相输出信号。
12.如权利要求11所述的读出放大器，其中，所述预放大器还包括被配置为控制所述反相器的第八开关，并且
其中，所述第八开关被配置为在所述预充电时段和所述预放大时段期间导通，并且被配置为在所述放大时段期间截止。
13.一种读出放大器，包括：
预放大器，其连接在接收输入信号的输入节点与第一节点之间；
第二开关，其连接在所述第一节点和输出输出信号的第一输出节点之间；
放大器，其连接在所述第一输出节点与输出反相输出信号的第二输出节点之间；以及
第一开关，其连接在所述输入节点与所述第二输出节点之间，
其中，
在预充电时段期间，所述第一开关与所述第二开关被控制为导通，所述预放大器生成跳脱电压，
在所述预充电时段之后的预放大时段期间，所述第一开关和所述第二开关被控制为导通，并且所述预放大器生成参考电压，并且基于所述参考电压与差分电压的和生成放大电压，并且
在所述预放大时段之后的放大时段期间，所述第一开关和所述第二开被控制为截止，并且所述放大器基于所述输入信号的电压和所述放大电压生成所述输出信号和所述反相输出信号。
14.如权利要求13所述的读出放大器，其中，所述预放大器还包括：
第一电容器，其连接在所述输入节点与第二节点之间；
反相器，其连接在所述第二节点与第三节点之间；
第三开关，其连接在所述第二节点与所述第三节点之间；以及
第二电容器，其连接在所述第三节点与所述第一节点之间。
15.如权利要求14所述的读出放大器，其中，在所述预充电时段期间，所述第三开关被配置为导通，所述第二节点的电压是所述跳脱电压，并且所述第三节点的电压是所述跳脱电压，
其中，在所述预放大时段期间，所述第三开关被配置为截止，所述第二节点的电压对应于所述跳脱电压、所述参考电压与所述差分电压的和，所述反相器基于所述参考电压与所述差分电压的和生成所述放大电压，并且所述第三节点的电压对应于所述跳脱电压与所述放大电压的和。
16.如权利要求14所述的读出放大器，其中，所述差分电压对应于通过从所述输入信号在所述预放大时段中的第二电压减去所述输入信号在所述预充电时段中的第一电压而获得的电压，并且
其中，所述参考电压是与当所述第三开关截止时在所述第一电容器中累积的电荷量对应的电压。
17.如权利要求13所述的读出放大器，其中，所述放大器包括：
锁存电路，其连接在所述第一输出节点和所述第二输出节点之间；以及
第四开关，其连接在所述第一输出节点与所述第二输出节点之间，并且被配置为在所述预充电时段期间导通，并且被配置为在所述预放大时段和所述放大时段期间截止，
其中，所述锁存电路还包括：
第一P沟道金属氧化物半导体晶体管，其连接在接收电源电压的电源节点与所述第一输出节点之间，并被配置为基于所述反相输出信号进行操作；
第一N沟道金属氧化物半导体晶体管，其连接在所述第一输出节点与第四节点之间，并且被配置为基于所述反相输出信号进行操作；
第二P沟道金属氧化物半导体晶体管，其连接在所述电源节点与输出所述反相输出信号的所述第二输出节点之间，并被配置为基于所述输出信号进行操作；
第二N沟道金属氧化物半导体晶体管，其连接在所述第二输出节点与所述第四节点之间，并且被配置为基于所述输出信号进行操作；以及
第五开关，其连接在所述第四节点与接地节点之间，并且被配置为在所述预充电时段和所述预放大时段期间截止，并且被配置为在所述放大时段期间导通。
18.一种存储器装置，包括：
存储器单元阵列，其包括连接到多条位线的多个存储器单元；
全局输入/输出线，其连接到所述多条位线；以及
读出放大器，其被配置为通过所述全局输入/输出线接收输入信号，并且输出输出信号和反相输出信号，
其中，所述读出放大器包括：
预放大器，其连接在接收所述输入信号的输入节点与第一节点之间；
第二开关，其连接在所述第一节点与输出所述输出信号的第一输出节点之间；
放大器，其连接在所述第一输出节点与输出所述反相输出信号的第二输出节点之间；以及
第一开关，其连接在所述输入节点与所述第二输出节点之间，
其中，所述预放大器包括：
第一电容器，其连接在所述输入节点和第二节点之间；
反相器，其连接在所述第二节点和第三节点之间；
第三开关，其连接在所述第二节点和所述第三节点之间；以及
第二电容器，其连接在所述第三节点和所述第一节点之间。
19.如权利要求18所述的存储器装置，其中，在预充电时段期间，所述第一开关至所述第三开关被控制为导通，所述第二节点的电压是跳脱电压，并且所述第三节点的电压是所述跳脱电压。
20.如权利要求19所述的存储器装置，其中，在所述预充电时段之后的预放大时段期间，所述第一开关和所述第二开关被配置为导通，所述第三开关被控制为截止，所述第二节点的电压对应于所述跳脱电压、参考电压与差分电压的和，所述反相器基于所述参考电压与所述差分电压的和生成具有放大电压的放大信号，并且所述第三节点的电压对应于所述跳脱电压与所述放大电压的和。
CN202211109070.1A 2021-09-14 2022-09-13 读出放大器和包括该读出放大器的存储器装置 Pending CN115810373A (zh)

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US10319425B1 (en) * 2018-03-29 2019-06-11 QUALCOMM Technologies Incorporated Offset-cancellation sensing circuit (OCSC)-based non-volatile (NV) memory circuits
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