CN115763432A - 一种半导体测试结构及角度量测方法 - Google Patents

Abstract

本发明公开了一种半导体测试结构及角度量测方法。本发明半导体测试结构通过将两种关键尺寸的待测试单元搭配在一起，两种关键尺寸的待测试单元具有相同的高度尺寸和底角角度；通过将两种关键尺寸的待测试单元的一端电连接至同一测试垫，另一端电连接至不同的测试垫，分别施加测试电压以获得相应的电阻量测结果，在不报废晶圆的基础上获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控，可以准确监控工艺，减少晶圆浪费。且由于不需要报废晶圆，可以实现全区域测量。

Description

一种半导体测试结构及角度量测方法

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体测试结构及角度量测方法。

背景技术

在集成电路特殊工艺制造过程中，无金属硅化物(Salicide)的多晶硅(Poly)刻蚀后往往无法得到理想中的矩形剖面图形，而是一条近似梯形的剖面图形。刻蚀后所得梯形底角的角度需要测量记录，以此监控工艺稳定性。

目前通常采用的是透射电子显微镜(TEM)或扫描电子显微镜(SEM)进行量测监控。透射电子显微镜是用波长更短的电子束替代了会发生衍射的可见光从而实现了显微，得到的是二维的图像，可以看到表面图像以及内层物质，即能看见内部但是不立体。扫描电子显微镜扫描的原理是“感知”那些物体被电子束攻击后发出的次级电子，得到的是表面的立体三维的图像，即局限于表面立体但是不能看见内部。

现有采用透射电子显微镜或扫描电子显微镜进行量测监控的方式需要报废晶圆，并且样品量少，无法大量采样。

因此，如何在无需报废晶圆的情况下通过电性测试确定多晶硅刻蚀后底角角度，从而实现对多晶硅刻蚀后形貌的监控，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体测试结构及角度量测方法，以在无需报废晶圆的情况下通过电性测试确定多晶硅刻蚀后底角角度，从而实现对多晶硅刻蚀后形貌的监控。

为解决上述问题，本发明一实施例提供了一种半导体测试结构，包括：第一待测试单元，所述第一待测试单元具有第一剖面图形，所述第一剖面图形具有第一关键尺寸、第一高度和第一底角；以及第二待测试单元，所述第二待测试单元具有第二剖面图形，所述第二剖面图形具有第二关键尺寸、第二高度和第二底角，所述第二关键尺寸与所述第一关键尺寸成比例关系、所述第一高度与所述第二高度的尺寸基本相同、所述第一底角与所述第二底角的角度基本相同；所述第一待测试单元的第一端及所述第二待测试单元的第一端均电连接至第一测试垫，所述第一待测试单元的第二端电连接至第二测试垫，所述第二待测试单元的第二端电连接至第三测试垫；其中，通过在所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压以获得相应的电阻量测结果，进而获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控。

在一些实施例中，所述第二关键尺寸与所述第一关键尺寸成倍数比例关系。优选地，所述第二关键尺寸是所述第一关键尺寸的两倍。

为解决上述问题，本发明一实施例还提供了一种角度量测方法，提供一半导体测试结构，所述半导体测试结构包括第一待测试单元以及第二待测试单元，所述第一待测试单元具有第一剖面图形，所述第一剖面图形具有第一关键尺寸、第一高度和第一底角，所述第二待测试单元具有第二剖面图形，所述第二剖面图形具有第二关键尺寸、第二高度和第二底角，所述第二关键尺寸与所述第一关键尺寸成比例关系、所述第一高度与所述第二高度的尺寸基本相同、所述第一底角与所述第二底角的角度基本相同；将所述第一待测试单元的第一端及所述第二待测试单元的第一端均电连接至第一测试垫，所述第一待测试单元的第二端电连接至第二测试垫，所述第二待测试单元的第二端电连接至第三测试垫；于所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压，分别获得所述第一待测试单元的第一电阻量测结果以及所述第二待测试单元的第二电阻量测结果；以及基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取相应底角的角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控。

在一些实施例中，所述第一待测试单元与所述第二待测试单元均为刻蚀后多晶硅结构。

本发明通过将两种关键尺寸的待测试单元搭配在一起，两种关键尺寸的待测试单元具有相同的高度尺寸和底角角度；通过将两种关键尺寸的待测试单元的一端电连接至同一测试垫，另一端电连接至不同的测试垫，分别施加测试电压以获得相应的电阻量测结果，在不报废晶圆的基础上获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控，可以准确监控工艺，减少晶圆浪费。且由于不需要报废晶圆，可以实现全区域测量。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍。显而易见地，下面描述中的附图仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明一实施例提供的半导体测试结构的示意图；

图2为本发明另一实施例提供的半导体测试结构的示意图；

图3为本发明一实施例提供的两种关键尺寸下多晶硅的剖面示意图；

图4为本发明一实施例提供的角度量测方法的步骤示意图。

具体实施方式

下面将结合附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1，其为本发明一实施例提供的半导体测试结构的示意图。如图1所示，本实施例所述的半导体测试结构10包括：多个均匀分布的刻蚀后的多晶硅结构11。其中一所述多晶硅结构11的第一端电连接至第一测试垫PAD1，其第二端电连接至第二测试垫PAD2，其它多晶硅结构为虚拟(Dummy)结构，用作加工填充空位，以保证可制造性。通过在所述第一测试垫、第二测试垫分别施加测试电压以获得相应的电阻量测结果；通过采用透射电子显微镜(TEM)或扫描电子显微镜(SEM)进行量测监控确定多晶硅刻蚀后底角角度，实现对多晶硅刻蚀后形貌的监控。

然而，采用透射电子显微镜或扫描电子显微镜进行量测监控的方式需要报废晶圆，并且样品量少，无法大量采样。为了在无需报废晶圆的基础上确定多晶硅刻蚀后底角角度，从而实现对多晶硅刻蚀后形貌的监控，且可以实现全区域(fullmap)测量。

请一并参阅图2～图3，其中，图2为本发明另一实施例提供的半导体测试结构的示意图，图3为本发明一实施例提供的两种关键尺寸下多晶硅的剖面示意图。

如图2所示，本实施例所述的半导体测试结构20包括：第一待测试单元21以及第二待测试单元22。所述第一待测试单元21具有第一剖面图形，所述第一剖面图形具有第一关键尺寸CD1、第一高度H1和第一底角α1(示于图3中)；所述第二待测试单元22具有第二剖面图形，所述第二剖面图形具有第二关键尺寸CD2、第二高度H2和第二底角α2(示于图3中)。所述第二关键尺寸CD2与所述第一关键尺寸CD1成比例关系，所述第一高度H1与所述第二高度H2的尺寸基本相同，所述第一底角α1与所述第二底角α2的角度基本相同。其中，关键尺寸(Critical Dimension，简称CD)是在特定曝光强度阈值下/在特定刻蚀条件下所得到的图形的宽度或特征线条的宽度。其中，第一关键尺寸CD1可以为符合设计规则(Design Rule)的最小尺寸(Minimum DR)。

所述第一待测试单元21的第一端及所述第二待测试单元22的第一端均电连接至第一测试垫PAD1，所述第一待测试单元21的第二端电连接至第二测试垫PAD2，所述第二待测试单元22的第二端电连接至第三测试垫PAD3。其中，通过在所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压以获得相应的电阻量测结果，进而获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控。

本实施例通过将两种关键尺寸的待测试单元搭配在一起，两种关键尺寸的待测试单元具有相同的高度尺寸和底角角度；通过将两种关键尺寸的待测试单元的一端电连接至同一测试垫，另一端电连接至不同的测试垫，分别施加测试电压以获得相应的电阻量测结果，在不报废晶圆的基础上获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控，可以准确监控工艺，减少晶圆浪费。且由于不需要报废晶圆，可以实现全区域(fullmap)测量。

在一些实施例中，所述第二关键尺寸与所述第一关键尺寸成倍数比例关系，从而简化底角角度获取过程。优选地，所述第二关键尺寸是所述第一关键尺寸的两倍。

在一些实施例中，所述第一待测试单元21与所述第二待测试单元22均为刻蚀后多晶硅(Poly)结构。即，本实施例所述的半导体测试结构20可以在不报废晶圆的同时，得到刻蚀后多晶硅结构的底角角度，准确监控工艺，减少晶圆浪费。在其它实施例中，所述第一待测试单元21与所述第二待测试单元22也可以为刻蚀后金属线结构等，即，本实施例所述的半导体测试结构20也可以用于金属线等需刻蚀的工艺监控，且无需报废待测试产品。

在一些实施例中，所述的半导体测试结构20还包括：多个关键尺寸与所述第一待测试单元21相同的待测试单元29，和/或，多个关键尺寸与所述第二待测试单元22相同的待测试单元；除第一待测试单元21与第二待测试单元22外的其它待测试单元为虚拟(Dummy)结构。Dummy结构用作加工填充空位，以增加待测试单元密度，保证可制造性，防止芯片在制造过程中由于曝光过度或不足而导致的蚀刻失败等，也可以避免由于光刻过程中光的反射与衍射而影响到关键元器件物理图形的精度进而影响其尺寸。

如图3所示，在本实施例中，所述第一剖面图形为第一梯形210，所述第一梯形210为等腰梯形，所述第一关键尺寸CD1为所述第一梯形210的上底边尺寸、所述第一高度H1为所述第一梯形210的高、所述第一底角α1为所述第一梯形210的一底角。所述第二剖面图形为第二梯形220，所述第二梯形220为等腰梯形，所述第二关键尺寸CD2为所述第二梯形220的上底边尺寸、所述第二高度H2为所述第二梯形220的高、所述第二底角α2为所述第二梯形220的一底角。需要说明的是，所述第一梯形210以及所述第二梯形220可以是标准的等腰梯形，也可以是大体上呈等腰梯形。对于采用相同刻蚀工艺刻蚀后所形成的各待测试单元，其梯形剖面图形的高度与底角基本相同。

为方便说明，在以下实施例中，第一方向是笛卡尔坐标系中的X轴方向、第二方向是笛卡尔坐标系中的Y轴方向、第三方向是笛卡尔坐标系中的Z轴方向。

具体的，所述第一待测试单元21在第一方向X具有第一长度L1并在所述第一方向X上具有相对的第一端与第二端(如图2所示)，在第二方向Y具有所述第一高度H1并在所述第二方向Y上具有相对的第一表面211与第二表面212，所述第一待测试单元21的第一表面211在第三方向Z上具有所述第一关键尺寸CD1，所述第一待测试单元21的第二表面212与其侧边形成所述第一底角α1(如图3所示)。所述第二待测试单元22在所述第一方向X具有第二长度L2并在所述第一方向X上具有相对的第一端与第二端(如图2所示)，在所述第二方向Y具有所述第二高度H2并在所述第二方向Y上具有相对的第一表面221与第二表面222，所述第二待测试单元22的第一表面221在所述第三方向Z上具有所述第二关键尺寸CD2，所述第二待测试单元22的第二表面222与其侧边形成所述第二底角α2(如图3所示)。对于采用相同刻蚀工艺刻蚀后所形成的所述第一待测试单元21与所述第二待测试单元22，第一长度L1与第二长度L2尺寸基本相同，所述第一高度H1与所述第二高度H2的尺寸基本相同，所述第一底角α1与所述第二底角α2的角度基本相同；从而通过电性测试可以确定刻蚀后底角角度，在不报废晶圆的基础上实现对相应待测试单元刻蚀后剖面图形形貌的监控，减少晶圆浪费。且由于不需要报废晶圆，可以实现全区域测量。

基于同一发明构思，本发明还提供了一种角度量测方法，可用于对SRAM、DRAM等半导体器件中多晶硅、金属线等需要刻蚀工艺的测试与监控，且无需报废相应产品。所述角度量测方法可以采用本发明上述实施例所述的半导体测试结构。

请参阅图4，其为本发明一实施例提供的角度量测方法的步骤示意图。如图4所示，在本实施例中，所述方法包括如下步骤：S1、提供一半导体测试结构，所述半导体测试结构包括第一待测试单元以及第二待测试单元，所述第一待测试单元具有第一剖面图形，所述第一剖面图形具有第一关键尺寸、第一高度和第一底角，所述第二待测试单元具有第二剖面图形，所述第二剖面图形具有第二关键尺寸、第二高度和第二底角，所述第二关键尺寸与所述第一关键尺寸成比例关系、所述第一高度与所述第二高度的尺寸基本相同、所述第一底角与所述第二底角的角度基本相同；S2、将所述第一待测试单元的第一端及所述第二待测试单元的第一端均电连接至第一测试垫，所述第一待测试单元的第二端电连接至第二测试垫，所述第二待测试单元的第二端电连接至第三测试垫；

S3、于所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压，分别获得所述第一待测试单元的第一电阻量测结果以及所述第二待测试单元的第二电阻量测结果；以及S4、基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取相应底角的角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控。

在一些实施例中，步骤S3所述的于所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压，分别获得所述第一待测试单元的第一电阻量测结果以及所述第二待测试单元的第二电阻量测结果的步骤进一步包括：1)于所述第一测试垫施加正向测试电压、于所述第二测试垫施加零测试电压，获得所述第一待测试单元的第一电阻量测结果；以及2)于所述第一测试垫施加正向测试电压、于所述第三测试垫施加零测试电压，获得所述第二待测试单元的第二电阻量测结果。

在一些实施例中，如图3所示，所述第一剖面图形为第一梯形210，所述第一梯形210为等腰梯形，所述第一关键尺寸CD1为所述第一梯形210的上底边尺寸、所述第一高度H1为所述第一梯形210的高、所述第一底角α1为所述第一梯形210的一底角。所述第二剖面图形为第二梯形220，所述第二梯形220为等腰梯形，所述第二关键尺寸CD2为所述第二梯形220的上底边尺寸、所述第二高度H2为所述第二梯形220的高、所述第二底角α2为所述第二梯形220的一底角。相应的，步骤S4所述的基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取相应底角的角度的步骤进一步包括：1)基于相应的上底边尺寸将相应等腰梯形划分为一个矩形与两个直角三角形，其中，所述第一剖面图形所划分出的直角三角形与所述第二剖面图形所划分出的直角三角形的形状相同；2)基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取所述第一剖面图形所划分出的矩形的面积，进而基于所述第一电阻量测结果，获取所述直角三角形的面积；3)基于所述直角三角形的面积以及所述等腰梯形的高度，获取所述直角三角形的底边宽度，进而获取相应底角的角度。其中，第2)步骤也可以为：基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取所述第二剖面图形所划分出的矩形的面积，进而基于所述第二电阻量测结果，获取所述直角三角形的面积。

具体的，获取相应底角的角度的过程描述如下：

1)将所述第一电阻量测结果R1表示为R1＝ρ·L1/(S1+2·S2)，将所述第二电阻量测结果R2表示为R2＝ρ·L2/(S3+2·S4)；其中，其中ρ为电阻率、为已知量，L1为所述第一待测试单元的长度、为已知量，L2为所述第二待测试单元的长度、为已知量，S1为所述第一剖面图形所划分出的矩形的面积，S2为所述第一剖面图形所划分出的直角三角形的面积，S3为所述第二剖面图形所划分出的矩形的面积，S4为所述第二剖面图形所划分出的直角三角形的面积。

2)公式变换后可得：S1＝(ρ·L1/R1)-2·S2，S3＝(ρ·L2/R2)-2·S4。由于第一高度H1与第二高度H2的尺寸基本相同，第一底角α1与第二底角α2的角度基本相同，故S2＝S4。假设第一关键尺寸CD1与第二关键尺寸衬底的比例为k，则S3＝k·S1。

3)基于上述条件可得：(k-1)·S1＝(ρ·L2/R2)-(ρ·L1/R1)。由于第一电阻量测结果R1，第二电阻量测结果R2，电阻率ρ，比例k，长度L1、L2为已知量，则可以求出S1。

4)将求出的S1带入R1＝ρ·L1/(S1+2·S2)，可以求出S2。

5)根据三角形的面积计算公式：S2＝(W1·H1)/2，其中，W1为所述第一剖面图形所划分出的直角三角形的底边，H1为所述第一剖面图形所划分出的直角三角形的高；在S2、H1为已知量时，可以求出W1。所述第二剖面图形所划分出的直角三角形的底边W2与W1的尺寸基本相同。

6)根据正切定理tanα1＝H1/W1，在H1、W1为已知量时，可得底角α1的大小。底角α2与底角α1角度基本相同，从而实现对待测试单元刻蚀后形貌的监控。

在一些实施例中，所述第一待测试单元21与所述第二待测试单元22均为刻蚀后多晶硅结构。相应的，所述等腰梯形的高度为所述多晶硅结构的厚度。

根据以上内容可以看出，本实施例提供的半导体测试结构及角度量测方法，通过将两种关键尺寸的待测试单元搭配在一起，两种关键尺寸的待测试单元具有相同的高度尺寸和底角角度；通过将两种关键尺寸的待测试单元的一端电连接至同一测试垫，另一端电连接至不同的测试垫，分别施加测试电压以获得相应的电阻量测结果，在不报废晶圆的基础上获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控，可以准确监控工艺，减少晶圆浪费。且由于不需要报废晶圆，可以实现全区域测量。

需要说明的是，本发明的文件中涉及的术语“包括”和“具有”以及它们的变形，意图在于覆盖不排他的包含。术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，除非上下文有明确指示，应该理解这样使用的数据在适当情况下可以互换。术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。另外，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。此外，在以上说明中，省略了对公知组件和技术的描述，以避免不必要地混淆本发明的概念。上述各个实施例中，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同/相似的部分互相参见即可。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种半导体测试结构，其特征在于，包括：

第一待测试单元，所述第一待测试单元具有第一剖面图形，所述第一剖面图形具有第一关键尺寸、第一高度和第一底角；以及

第二待测试单元，所述第二待测试单元具有第二剖面图形，所述第二剖面图形具有第二关键尺寸、第二高度和第二底角，所述第二关键尺寸与所述第一关键尺寸成比例关系、所述第一高度与所述第二高度的尺寸基本相同、所述第一底角与所述第二底角的角度基本相同；

所述第一待测试单元的第一端及所述第二待测试单元的第一端均电连接至第一测试垫，所述第一待测试单元的第二端电连接至第二测试垫，所述第二待测试单元的第二端电连接至第三测试垫；

其中，通过在所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压以获得相应的电阻量测结果，进而获取相应的底角角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控。

2.如权利要求1所述的半导体测试结构，其特征在于，所述第二关键尺寸与所述第一关键尺寸成倍数比例关系。

3.如权利要求2所述的半导体测试结构，其特征在于，所述第二关键尺寸是所述第一关键尺寸的两倍。

4.如权利要求1所述的半导体测试结构，其特征在于，所述第一剖面图形为第一梯形，所述第一梯形为等腰梯形，所述第一关键尺寸为所述第一梯形的上底边尺寸、所述第一高度为所述第一梯形的高、所述第一底角为所述第一梯形的一底角；

所述第二剖面图形为第二梯形，所述第二梯形为等腰梯形，所述第二关键尺寸为所述第二梯形的上底边尺寸、所述第二高度为所述第二梯形的高、所述第二底角为所述第二梯形的一底角。

5.如权利要求1所述的半导体测试结构，其特征在于，

所述第一待测试单元在第一方向具有第一长度并在所述第一方向上具有相对的第一端与第二端，在第二方向具有所述第一高度并在所述第二方向上具有相对的第一表面与第二表面，所述第一待测试单元的第一表面在第三方向上具有所述第一关键尺寸，所述第一待测试单元的第二表面与其侧边形成所述第一底角；

所述第二待测试单元在所述第一方向具有第二长度并在所述第一方向上具有相对的第一端与第二端，在所述第二方向具有所述第二高度并在所述第二方向上具有相对的第一表面与第二表面，所述第二待测试单元的第一表面在所述第三方向上具有所述第二关键尺寸，所述第二待测试单元的第二表面与其侧边形成所述第二底角。

6.如权利要求1所述的半导体测试结构，其特征在于，所述第一待测试单元与所述第二待测试单元均为刻蚀后多晶硅结构。

7.一种角度量测方法，其特征在于，包括：

提供一半导体测试结构，所述半导体测试结构包括第一待测试单元以及第二待测试单元，所述第一待测试单元具有第一剖面图形，所述第一剖面图形具有第一关键尺寸、第一高度和第一底角，所述第二待测试单元具有第二剖面图形，所述第二剖面图形具有第二关键尺寸、第二高度和第二底角，所述第二关键尺寸与所述第一关键尺寸成比例关系、所述第一高度与所述第二高度的尺寸基本相同、所述第一底角与所述第二底角的角度基本相同；

将所述第一待测试单元的第一端及所述第二待测试单元的第一端均电连接至第一测试垫，所述第一待测试单元的第二端电连接至第二测试垫，所述第二待测试单元的第二端电连接至第三测试垫；

于所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压，分别获得所述第一待测试单元的第一电阻量测结果以及所述第二待测试单元的第二电阻量测结果；以及

基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取相应底角的角度，实现对相应待测试单元刻蚀后剖面图形形貌的监控。

8.如权利要求7所述的角度量测方法，其特征在于，所述的于所述第一测试垫、第二测试垫、第三测试垫分别施加测试电压，分别获得所述第一待测试单元的第一电阻量测结果以及所述第二待测试单元的第二电阻量测结果的步骤进一步包括：

于所述第一测试垫施加正向测试电压、于所述第二测试垫施加零测试电压，获得所述第一待测试单元的第一电阻量测结果；以及

于所述第一测试垫施加正向测试电压、于所述第三测试垫施加零测试电压，获得所述第二待测试单元的第二电阻量测结果。

9.如权利要求7所述的角度量测方法，其特征在于，所述第一剖面图形为第一梯形，所述第一梯形为等腰梯形，所述第一关键尺寸为所述第一梯形的上底边尺寸、所述第一高度为所述第一梯形的高、所述第一底角为所述第一梯形的一底角，所述第二剖面图形为第二梯形，所述第二梯形为等腰梯形，所述第二关键尺寸为所述第二梯形的上底边尺寸、所述第二高度为所述第二梯形的高、所述第二底角为所述第二梯形的一底角；

所述的基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取相应底角的角度的步骤进一步包括：

基于相应的上底边尺寸将相应等腰梯形划分为一个矩形与两个直角三角形，其中，所述第一剖面图形所划分出的直角三角形与所述第二剖面图形所划分出的直角三角形的形状相同；

基于所述第一电阻量测结果、第二电阻量测结果、及第一关键尺寸与第二关键尺寸的比例，获取所述第一剖面图形所划分出的矩形的面积，进而基于所述第一电阻量测结果，获取所述直角三角形的面积，或获取所述第二剖面图形所划分出的矩形的面积，进而基于所述第二电阻量测结果，获取所述直角三角形的面积；以及

基于所述直角三角形的面积以及所述等腰梯形的高度，获取所述直角三角形的底边宽度，进而获取相应底角的角度。

10.如权利要求9所述的角度量测方法，其特征在于，所述第一待测试单元与所述第二待测试单元均为刻蚀后多晶硅结构，所述等腰梯形的高度为所述多晶硅结构的厚度。

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