CN115732563A - 一种热电优化的鳍式氧化镓mosfet结构及制作方法 - Google Patents
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Abstract
本发明涉及一种热电优化的鳍式氧化镓MOSFET结构及制作方法，该MOSFET结构包括：β‑Ga2O3衬底、β‑Ga2O3非故意掺杂外延层、导电沟道层、栅介质层、源电极、漏电极、栅电极和若干场笼，导电沟道层和β‑Ga2O3非故意掺杂外延层中贯穿有沿着栅宽方向分布的若干梯形凹槽，相邻梯形凹槽之间的导电沟道层形成斜鳍栅，斜鳍栅靠近源电极的边与靠近漏电极的边平行；栅介质层覆盖导电沟道层和若干梯形凹槽；源电极位于导电沟道层的一端，漏电极位于导电沟道层的另一端；栅电极位于部分梯形凹槽和部分斜鳍栅对应的栅介质层上，且位于若干梯形凹槽和源电极之间的栅介质层上；若干场笼分布于漏电极和斜鳍栅之间的栅介质层上。该结构降低了氧化镓MOSFET结构的电场峰值，降低了器件的工作温度。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种热电优化的鳍式氧化镓MOSFET结构及制作方法。
背景技术
在大规模推广GaN和SiC功率器件的过程中，由于衬底生产技术的限制，大面积本征导电衬底成本过高与电力电子市场高复合增长率的刚需矛盾日益显著，这为新型氧化镓(Ga2O3)超宽禁带半导体的发展创造了机遇。Ga2O3的带隙为4.6–4.9eV，其超宽带隙理论上可实现比宽带隙材料氮化镓(GaN)和碳化硅(SiC)高2倍以上的大临界电场(8MV/cm)。由于其巴利加优值(BFOM)是硅的3000倍、SiC的10倍、GaN的4倍，在功率开关应用中使用Ga2O3功率器件的性能理论上会得到显著提升。而且，目前高质量熔融生长的Ga2O3基板已有商业化的产品。因此，β-Ga2O3已成为下一代电力电子器件的主要候选材料。
然而，Ga2O3材料的低各向异性热导率(300K时为11～27W/m K)引起的器件过热问题已成为该技术走向成熟的一个主要障碍，除非利用电热协同设计技术，通过优化器件级结构设计和采用双面散热(顶、底部热管理)的解决方案克服这一热挑战，否则新兴Ga2O3功率器件将无法实现BFOM建议的优异电气性能。
目前，一些实验和仿真研究报告了β-Ga2O3晶体管的电热协同设计策略。底部冷却方法(微流道冷却)和顶部冷却方法(空气射流冲击冷却和倒装封装集成)被证实可以有效缓解β-Ga2O3晶体管的自热效应。除此之外，将β-Ga2O3转移到高导热性的金刚石、碳化硅衬底上亦可有效缓解β-Ga2O3晶体管的自热效应。研究证实，将200μmβ-Ga2O3衬底替换为50μm铜(Cu)基板可以同时提高β-Ga2O3晶体管的热特性和电特性表现。值得注意的是，这些开创性研究的重点均基于添加或改变β-Ga2O3晶体管顶部封装和底部配置的热管理策略。
但前述依赖于添加或改变β-Ga2O3晶体管顶部封装和底部配置的热管理策略，均建立在高成本的散热封装技术和高性能要求的异质外延集成技术上。一方面，空气射流封装和金刚石、碳化硅异质衬底虽展现出了良好的热管理效果，但由于成本较高，削弱了基于氧化镓材料的高压大功率器件低成本的潜在优势。另一方面，异质外延集成热管理技术目前工业成品率不高，且异质界面的诸多可靠性问题在超宽禁带半导体功率器件极具优势的高压大功率应于场景下，仍面临诸多问题和挑战。
因此，必须进一步开发适用于Ga2O3器件的电热协同设计解决方案，以使该类器件在标称电器工况下以可接受的结温工作。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种热电优化的鳍式氧化镓MOSFET结构及制作方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种热电优化的鳍式氧化镓MOSFET结构，包括：β-Ga2O3衬底、β-Ga2O3非故意掺杂外延层、导电沟道层、栅介质层、源电极、漏电极、栅电极和若干场笼，其中，
所述β-Ga2O3非故意掺杂外延层位于所述β-Ga2O3衬底上；
所述导电沟道层位于所述β-Ga2O3非故意掺杂外延层上，且所述导电沟道层和所述β-Ga2O3非故意掺杂外延层中贯穿有沿着栅宽方向分布的若干梯形凹槽，相邻所述梯形凹槽之间的所述导电沟道层形成斜鳍栅，所述斜鳍栅靠近所述源电极的边与靠近所述漏电极的边平行；
所述源电极位于所述导电沟道层的一端，所述漏电极位于所述导电沟道层的另一端；
所述栅介质层覆盖所述源电极和所述漏电极之间的导电沟道层和若干梯形凹槽；
所述栅电极位于靠近所述源电极的部分所述梯形凹槽和部分所述斜鳍栅对应的所述栅介质层上；
所述若干场笼分布于所述漏电极和所述斜鳍栅之间的所述栅介质层上。
在本发明的一个实施例中，所述β-Ga2O3非故意掺杂外延层的厚度为200～300nm；
所述导电沟道层的材料为Si掺杂的Ga2O3，掺杂浓度为1.4×1017～1.5×1018cm3，厚度为300-600nm；
所述栅介质层的材料包括Al2O3、HfO、SiO2中的一种或多种，厚度为30～50nm。
在本发明的一个实施例中，所述斜鳍栅靠近所述源电极的边长小于靠近所述漏电极的边长。
在本发明的一个实施例中，若干所述斜鳍栅沿着所述栅宽方向均匀分布。
在本发明的一个实施例中，当所述斜鳍栅的形状为等腰梯形时，每个所述斜鳍栅靠近所述漏电极角度为68°～80°，靠近所述漏电极边长为1.3～2.4μm，靠近所述源电极边长为0.4μm。
在本发明的一个实施例中，所述源电极和所述栅电极之间的距离为2～5μm，所述漏电极和所述栅电极之间的距离为3～100μm。
在本发明的一个实施例中，所述场笼的材料包括Ni、Au、Ti、TiN、IGZO中的一种或多种。
在本发明的一个实施例中，每个所述场笼的宽度为1～2μm，相邻场笼之间的间距为1～2μm。
本发明的另一个实施例提供了一种热电优化的鳍式氧化镓MOSFET结构的制作方法，包括步骤：
提供基底，并在所述基底上制备导电沟道层，其中，所述基底包括层叠的β-Ga2O3衬底和β-Ga2O3非故意掺杂外延层；
在所述导电沟道层的两端部光刻欧姆区，并对所述欧姆区的所述导电沟道层进行离子注入；
在所述欧姆区的所述导电沟道层上蒸发欧姆接触金属，并退火合金化，形成源电极和漏电极；
在所述导电沟道层上沿着栅宽方向刻蚀若干梯形凹槽，使得相邻所述梯形凹槽之间的所述导电沟道层形成斜鳍栅；
在所述导电沟道层上和所述若干梯形凹槽中沉积栅介质层；
在靠近所述源电极的部分所述梯形凹槽和部分所述斜鳍栅对应的所述栅介质层上制备栅电极；
在所述漏电极和所述若干梯形凹槽之间的所述栅介质层上制备若干场笼。
在本发明的一个实施例中，在所述导电沟道层上沿着栅宽方向刻蚀若干梯形凹槽，使得相邻所述梯形凹槽之间的所述导电沟道层形成斜鳍栅，包括：
在所述导电沟道层上蒸发金属掩膜，并利用所述金属掩膜作为刻蚀掩膜，在所述导电沟道层上沿着栅宽方向刻蚀若干梯形凹槽，使得相邻所述梯形凹槽之间的所述导电沟道层形成斜鳍栅。
与现有技术相比，本发明的有益效果：
1、本发明的鳍式氧化镓MOSFET结构通过组合设置斜鳍栅和场笼，有效改善了器件的电场分布，降低了氧化镓MOSFET结构中漏极一侧栅边缘的电场峰值，增加了器件的击穿电压；同时，场笼结构在缓解栅边缘电场的基础上，降低了反向漏电，有效降低器件反向漏电损耗，降低器件工作温度；器件正向导通时，场笼结构较高的热导率可以更好的缓解器件有源区的自热效应，进一步降低器件的工作温度；从而从整体上有效优化器件在反向漏电损耗、正向导通损耗和开关损耗过程中的散热水平，缓解器件的工作峰值温度和平均温度，为大幅提高器件热电特性、可靠性、寿命机会提供可能。
2、本发明的鳍式氧化镓MOSFET结构中设置斜鳍栅和场笼结构，关注器件结构本身的热电优化设计，与现有器件生产工艺兼容不存在工艺实现上的技术阻碍，避免了异质外延集成热管理技术工业成品率不高且异质界面的诸多可靠性问题和顶部气流散热的封装高成本，不会像现有热管理策略一样衍生其他异质集成和先进封装成本，保证了基于氧化镓材料的高压大功率器件低成本的潜在优势。
附图说明
图1为本发明实施例提供的一种热电优化的鳍式氧化镓MOSFET结构的结构示意图；
图2为本发明实施例提供的一种热电优化的鳍式氧化镓MOSFET结构的侧视图；
图3为本发明实施例提供的一种热电优化的鳍式氧化镓MOSFET结构的制作方法的流程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
本实施例针对目前β-Ga2O3 MOSFET的不足，通过优化同质外延氧化镓MOSFET器件结构本身的设计布局，提供一种实用、低成本的器件级β-Ga2O3MOSFET的电热协同设计方案，有效提升目前β-Ga2O3 MOSFET器件击穿特性，缓解器件自热效应，为大幅提高其器件热电特性、可靠性、寿命机会提供可能。
请参见图1和图2，图1为本发明实施例提供的一种热电优化的鳍式氧化镓MOSFET结构的结构示意图，图2为本发明实施例提供的一种热电优化的鳍式氧化镓MOSFET结构的侧视图。
该热电优化的鳍式氧化镓MOSFET结构为一种通用的热电优化设计的器件结构，可用于多种基于(超)宽禁带材料的热敏感器件电热协同设计。该热电优化的鳍式氧化镓MOSFET结构具体包括：β-Ga2O3衬底1、β-Ga2O3非故意掺杂外延层2、导电沟道层3、栅介质层4、源电极5、漏电极6、栅电极7和若干场笼8。其中，β-Ga2O3非故意掺杂外延层2位于β-Ga2O3衬底1上。导电沟道层3位于β-Ga2O3非故意掺杂外延层2上，且导电沟道层3和β-Ga2O3非故意掺杂外延层2中贯穿有沿着栅宽方向分布的若干梯形凹槽31，相邻梯形凹槽31之间的导电沟道层3形成斜鳍栅32，斜鳍栅32靠近源电极5的边与靠近漏电极6的边平行。源电极5位于导电沟道层3的一端，漏电极6位于导电沟道层3的另一端。栅介质层4覆盖源电极5和漏电极6之间的导电沟道层3和若干梯形凹槽31。栅电极7位于靠近源电极5的部分梯形凹槽31和部分斜鳍栅32对应的栅介质层4上。若干场笼8分布于漏电极6和若干梯形凹槽31之间的栅介质层4上。
需要说明的是，图2中为单个MOSFET结构的侧视图，因此，栅电极7将栅介质层4的侧面也覆盖。
具体的，多个梯形凹槽31均贯穿导电沟道层3和故意掺杂外延层2，其底部露出β-Ga2O3衬底1的表面；对于每个梯形凹槽31，其靠近漏电极6的边与靠近源电极5的边平行。进一步的，相邻梯形凹槽31之间的导电沟道层3形成斜鳍栅32，多个梯形凹槽31之间形成多个斜鳍栅32；由于每个梯形凹槽31靠近漏电极6的边与靠近源电极5的边平行，因此，每个斜鳍栅32靠近漏电极6的边与靠近源电极5的边平行。
在一个具体实施例中，梯形凹槽31靠近源电极5的边长大于靠近漏电极6的边长，从而，斜鳍栅32近源电极5的边长小于靠近漏电极的边长。
在一个具体实施例中，多个梯形凹槽31的形状和尺寸均相同，从而，相邻斜鳍栅32之间的距离均相同，多个斜鳍栅32沿着栅宽方向均匀分布。进一步的，梯形凹槽31的形状均为等腰梯形，从而相邻两个梯形凹槽31之间也形成等腰梯形，即斜鳍栅32的形状为等腰梯形。
具体的，等腰梯形短边尺寸即相邻斜鳍栅32长边的间距为0.5μm，等腰梯形的高度即斜鳍栅32的高度为2.5μm。
具体的，当斜鳍栅32的形状为等腰梯形时，单个斜鳍栅32靠近漏电极6的角度为68°～80°，单个斜鳍栅32靠近漏电极6的边长为1.3～2.4μm，靠近源电极5的边长为0.4μm。
具体的，若干场笼8分布在漏电极6和栅电极7之间，且位于未设置斜鳍栅32的栅介质层4上，也就是说，若干场笼8分布在漏电极6和斜鳍栅32之间的栅介质层4上。多个场笼8可以均匀分布，也可以非均匀分布，优选的；多个场笼8的宽度可以相等，也可以不相等，优选的，多个场笼8的宽度相等。
本实施例中，根据栅电极7和漏电极6之间的距离LGD以及缓解栅电极7靠近漏电极6边缘的电场最低值确定场笼8的数量、每个场笼8的宽度WFC以及相邻两个场笼8之间的距离WFCS。在一个具体实施例中，每个场笼8的宽度均为WFC＝1～2μm，相邻场笼8之间的间距为WFCS＝1～2μm。
具体的，场笼8的材料须考虑与栅介质层4的工艺兼容性，同时材料本身和栅介质层4材料接触界面的散热效果需较好，可起到有效降低β-Ga2O3MOSFET器件漏侧栅边缘电场峰值的作用以有效改善器件击穿特性并提升器件散热水平。在一个具体实施例中，场笼8的材料包括Ni、Au、Ti、TiN、IGZO中的一种或多种，例如，其可以为Ni/Au、Ti/Au，也可以使用非化学计量氮化钛TiN、IGZO(In2O3:Ga2O3:ZnO＝1:1:1)等大电阻率类的材料来实现。
在一个具体实施例中，β-Ga2O3非故意掺杂外延层2的厚度为200～300nm。导电沟道层3的材料为Si掺杂的Ga2O3，掺杂浓度为1.4×1017～1.5×1018cm3，厚度为300～600nm。栅介质层4的材料包括Al2O3、HfO、SiO2中的一种或多种，厚度为30～50nm，可选的，栅介质层4的厚度典型值为30nm。源电极5和漏电极6均为欧姆接触电极，其材料均包括Ti/Au，Ti/Au厚度为20nm/200nm。栅电极7的材料包括Ni/Au，Ni/Au厚度为45nm/300nm，栅电极7的宽度LG为2G度。源电极5和栅电极7之间的距离LGS为2～5μm，可选的，LGS为3GS；漏电极6和栅电极7之间的距离LGD为3～100μm。
本实施例的鳍式氧化镓MOSFET结构通过组合设置斜鳍栅和场笼，有效缓解了器件的临界电场，降低了氧化镓MOSFET结构中漏侧栅边缘的电场峰值，增加了器件的击穿电压能力。
本实施例的鳍式氧化镓MOSFET结构不仅有效缓解了栅边缘电场，降低了反向漏电，有效降低器件反向漏电损耗，降低器件工作温度；另一方面，金属场笼结构增加了器件的散热路径。该结构综合优化了器件在反向漏电损耗、正向导通损耗和开关损耗过程中的散热水平，缓解了器件的自热效应，降低了器件工作温度，为大幅提高器件热电特性、可靠性、寿命机会提供可能。
本发明的鳍式氧化镓MOSFET结构中设置斜鳍栅和场笼结构，关注器件结构本身的热电优化设计，一方面与现有器件生产工艺兼容不存在工艺实现上的技术阻碍，避免了顶部空气流封装成本高和异质外延集成热管理技术工业成品率不高且异质界面的诸多可靠性问题，不会像现有热管理策略一样衍生其他先进封装和异质集成成本，保证了基于氧化镓材料的高压大功率器件低成本的潜在优势；另一方面提出了全新的通过优化同质外延氧化镓MOSFET器件结构本身的设计布局以缓解氧化镓MOSFET临界电场、降低器件峰值温度，从而提高器件热电性能的方法，为此类热敏感器件电热协同设计技术提供更多可借鉴的思路。
实施例二
在实施例一的基础上，请结合图1、图2和图3，图3为本发明实施例提供的一种热电优化的鳍式氧化镓MOSFET结构的制作方法的流程示意图。该制作方法包括步骤：
S1、提供基底，并在基底上制备导电沟道层3，其中，基底包括层叠的β-Ga2O3衬底1和β-Ga2O3非故意掺杂外延层2。
具体的，在β-Ga2O3非故意掺杂外延层2上制备导电沟道层3，制备导电沟道层3的方法为现有技术，本实施例不再赘述。
S2、在导电沟道层3的两端部光刻欧姆区，并对欧姆区的导电沟道层3进行离子注入。
具体的，在导电沟道层3的两端部光刻欧姆区，并通过离子注入对欧姆区下方的导电沟道层3进行Si离子注入，使得欧姆区下方的导电沟道层3的掺杂浓度大于非欧姆区导电沟道层3的掺杂浓度，并对样品进行退火激活。具体的，欧姆区的导电沟道层3的掺杂浓度在1019cm-3～1021cm-3之间，可选为1020cm-3。
S3、在欧姆区的导电沟道层3上蒸发欧姆接触金属，并退火合金化，形成源电极5和漏电极6。
具体的，在欧姆区的导电沟道层3上蒸发Ti/Au金属，退火合金化形成欧姆接触，得到源电极5和漏电极6。
S4、在导电沟道层3上沿着栅宽方向刻蚀若干梯形凹槽31，使得相邻梯形凹槽31之间的导电沟道层3形成斜鳍栅32。
具体的，首先在导电沟道层3上蒸发Ti/Ni作为刻蚀斜鳍栅的金属掩膜，然后利用金属掩膜作为刻蚀掩膜在导电沟道层3上沿着栅宽方向刻蚀若干梯形凹槽31，使得相邻梯形凹槽31之间的导电沟道层3形成斜鳍栅32，刻蚀深度应等于或大于导电沟道层3和β-Ga2O3非故意掺杂外延层2二者的厚度之和，刻蚀完成后使用酸性溶液对刻蚀区域进行修复，最终得到若干斜鳍栅32。
S5、在导电沟道层3上和若干梯形凹槽31中沉积栅介质层4。
具体的，利用原子层沉积方法在器件表面生长HfO绝缘介质，得到栅介质层4。然后对源电极5和漏电极6区域的栅介质层4刻蚀开孔，以露出源电极5和漏电极6。
S6、在靠近源电极的部分梯形凹槽31和部分斜鳍栅32对应的栅介质层4上制备栅电极7。
具体的，在靠近源电极5的部分梯形凹槽31和部分斜鳍栅32对应的栅介质层4上蒸发Ni/Au，形成栅电极7。
S7、在漏电极6和若干梯形凹槽31之间的栅介质层4上制备若干场笼8。
具体的，在漏电极6和若干梯形凹槽31之间的栅介质层4上蒸发或溅射Ni/Au、Ti/Au、TiN或IGZO等材料，形成若干场笼8。
本实施例制备方法制得的鳍式氧化镓MOSFET结构请参见实施例一，本实施例不再赘述。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种热电优化的鳍式氧化镓MOSFET结构，其特征在于，包括：β-Ga2O3衬底(1)、β-Ga2O3非故意掺杂外延层(2)、导电沟道层(3)、栅介质层(4)、源电极(5)、漏电极(6)、栅电极(7)和若干场笼(8)，其中，
所述β-Ga2O3非故意掺杂外延层(2)位于所述β-Ga2O3衬底(1)上；
所述导电沟道层(3)位于所述β-Ga2O3非故意掺杂外延层(2)上，且所述导电沟道层(3)和所述β-Ga2O3非故意掺杂外延层(2)中贯穿有沿着栅宽方向分布的若干梯形凹槽(31)，相邻所述梯形凹槽(31)之间的所述导电沟道层(3)形成斜鳍栅(32)，所述斜鳍栅(32)靠近所述源电极(5)的边与靠近所述漏电极(6)的边平行；
所述源电极(5)位于所述导电沟道层(3)的一端，所述漏电极(6)位于所述导电沟道层(3)的另一端；
所述栅介质层(4)覆盖所述源电极(5)和所述漏电极(6)之间的导电沟道层(3)和若干梯形凹槽(31)；
所述栅电极(7)位于靠近所述源电极(5)的部分所述梯形凹槽(31)和部分所述斜鳍栅(32)对应的所述栅介质层(4)上；
所述若干场笼(8)分布于所述漏电极(6)和所述斜鳍栅(32)之间的所述栅介质层(4)上。
2.根据权利要求1所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，所述β-Ga2O3非故意掺杂外延层(2)的厚度为200～300nm；
所述导电沟道层(3)的材料为Si掺杂的Ga2O3，掺杂浓度为1.4×1017～1.5×1018cm3，厚度为300～600nm；
所述栅介质层(4)的材料包括Al2O3、HfO、SiO2中的一种或多种，厚度为30～50nm。
3.根据权利要求1所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，所述斜鳍栅(32)靠近所述源电极(5)的边长小于靠近所述漏电极(6)的边长。
4.根据权利要求3所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，若干所述斜鳍栅(32)沿着所述栅宽方向均匀分布。
5.根据权利要求4所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，当所述斜鳍栅(32)的形状为等腰梯形时，每个所述斜鳍栅(32)靠近所述漏电极(6)角度为68°～80°，靠近所述漏电极(6)边长为1.3～2.4μm，靠近所述源电极(5)边长为0.4μm。
6.根据权利要求1所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，所述源电极(5)和所述栅电极(7)之间的距离为2～5μm，所述漏电极(6)和所述栅电极(7)之间的距离为3～100μm。
7.根据权利要求1所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，所述场笼(8)的材料包括Ni、Au、Ti、TiN、IGZO中的一种或多种。
8.根据权利要求1所述的热电优化的鳍式氧化镓MOSFET结构，其特征在于，每个所述场笼(8)的宽度为1～2μm，相邻场笼(8)之间的间距为1～2μm。
9.一种热电优化的鳍式氧化镓MOSFET结构的制作方法，其特征在于，包括步骤：
提供基底，并在所述基底上制备导电沟道层(3)，其中，所述基底包括层叠的β-Ga2O3衬底(1)和β-Ga2O3非故意掺杂外延层(2)；
在所述导电沟道层(3)的两端部光刻欧姆区，并对所述欧姆区的所述导电沟道层(3)进行离子注入；
在所述欧姆区的所述导电沟道层(3)上蒸发欧姆金属，并退火合金化，形成源电极(5)和漏电极(6)；
在所述导电沟道层(3)上沿着栅宽方向刻蚀若干梯形凹槽(31)，使得相邻所述梯形凹槽(31)之间的所述导电沟道层(3)形成斜鳍栅(32)；
在所述导电沟道层(3)上和所述若干梯形凹槽(31)中沉积栅介质层(4)；
在靠近所述源电极(5)的部分所述梯形凹槽(31)和部分所述斜鳍栅(32)对应的所述栅介质层(4)上制备栅电极(7)；
在所述漏电极(6)和所述若干梯形凹槽(31)之间的所述栅介质层(4)上制备若干场笼(8)。
10.根据权利要求9所述的热电优化的鳍式氧化镓MOSFET结构的制作方法，其特征在于，在所述导电沟道层(3)上沿着栅宽方向刻蚀若干梯形凹槽(31)，使得相邻所述梯形凹槽(31)之间的所述导电沟道层(3)形成斜鳍栅(32)，包括：
在所述导电沟道层(3)上蒸发金属掩膜，并利用所述金属掩膜作为刻蚀掩膜，在所述导电沟道层(3)上沿着栅宽方向刻蚀若干梯形凹槽(31)，使得相邻所述梯形凹槽(31)之间的所述导电沟道层(3)形成斜鳍栅(32)。
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