CN115732483A - 具有侧壁保护的半导体裸片组合件以及相关方法和系统 - Google Patents

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Abstract

公开了具有侧壁保护的半导体裸片组合件以及相关方法和系统。在一个实施例中，半导体裸片组合件包含具有低k电介质层的接口裸片和附接到所述接口裸片的半导体裸片堆叠。所述半导体裸片组合件还包含保护所述接口裸片的侧壁和所述半导体裸片的侧壁的模制结构。在一些实施例中，所述半导体裸片组合件包含与所述半导体裸片堆叠相对的附接到所述接口裸片的钝化层。此外，所述钝化层可包含与所述模制结构的外部侧壁表面共面的侧壁表面。所述钝化层可包含未被所述接口裸片覆盖的在所述模制结构下方的凸边。所述半导体裸片组合件可包含在所述半导体裸片堆叠的所述侧壁处的NCF材料，其中所述模制结构包围所述NCF材料。

Description

具有侧壁保护的半导体裸片组合件以及相关方法和系统
相关申请的交叉引用
本申请案要求2021年8月27日提交的第63/238,101号和2022年1月28日提交的第63/304,208号美国临时专利申请的优先权；以上美国临时专利申请的公开内容以全文引用的方式并入本文中。
技术领域
本公开大体上涉及半导体裸片组合件，且更具体地说涉及具有侧壁保护的半导体裸片组合件以及相关方法和系统。
背景技术
半导体封装通常包含安装在衬底上且包覆于保护性覆盖物(例如，囊封材料)中的半导体裸片(例如，存储器芯片、微处理器芯片、成像器芯片)。半导体裸片可包含功能特征，例如存储器单元、处理器电路或成像器装置，以及电连接到所述功能特征的结合衬垫。结合衬垫可电连接到衬底的对应导电结构，所述导电结构可耦合到保护性覆盖物外部的端子以使得半导体裸片可连接到较高层级电路。
市场压力持续地驱使半导体制造商减小半导体封装的大小以适应电子装置的空间约束。在一些半导体封装中，可使用直接芯片附接方法(例如，半导体裸片与衬底之间的倒装芯片结合)来减少半导体封装的占据面积。此类直接芯片附接方法包含将电耦合到半导体裸片的多个导电柱直接连接到衬底的对应导电结构(例如，导电凸块)。在此方面，焊料结构可形成于个别导电柱上方以用于将导电柱结合到对应导电结构-例如，形成包含导电柱、焊料结构和导电凸块的互连件(可称为接头)。此外，可施加囊封材料以保护半导体裸片。
发明内容
本公开的一方面提供一种半导体裸片组合件，其包括：第一半导体裸片，其包含具有与具有低k电介质材料的电介质层接触的第一侧的衬底和耦合到所述衬底的集成电路系统的导电组件；一或多个第二半导体裸片，其附接到所述衬底的与所述第一侧相对的第二侧，所述一或多个第二半导体裸片以操作方式耦合到所述集成电路系统；以及模制结构，其包围所述衬底的第一侧壁和所述电介质层的第二侧壁。
本公开的另一方面提供一种方法，其包括：提供接口晶片，所述接口晶片包含第一半导体裸片和所述第一半导体裸片之间的分切通道，其中所述第一半导体裸片中的每一个具有形成于所述接口晶片的衬底中的集成电路系统；在所述接口晶片上形成电介质层，其中所述电介质层包含低k电介质材料和耦合到所述集成电路系统的导电组件，且其中在所述电介质层的包含所述分切通道的部分中不存在所述导电组件；将包含所述电介质层的所述接口晶片附接到载体晶片以使得所述电介质层面对所述载体晶片；以及使用等离子体分切过程移除所述电介质层的所述部分和所述衬底的对应于所述电介质层的所述部分的部分。
本公开的另一方面提供一种半导体裸片组合件，其包括：控制器裸片，其包含具有与包含低k电介质材料的电介质层接触的第一侧的衬底和耦合到所述衬底的集成电路系统的导电组件；一或多个存储器裸片，其附接到所述衬底的与所述第一侧相对的第二侧，所述一或多个存储器裸片以操作方式耦合到所述集成电路系统；钝化层，其与所述电介质层接触，其中所述钝化层与所述控制器裸片的所述衬底相对，且其中所述钝化层包含未被所述电介质层覆盖的凸边；以及模制结构，其与所述凸边接触且包围所述衬底的第一侧壁、所述电介质层的第二侧壁和所述一或多个存储器裸片的第三侧壁。
附图说明
参照附图可以更好地理解本发明技术的许多方面。附图中的组件不一定按比例。实际上，重点是清楚地说明本发明技术的原理。
图1是根据本发明技术的实施例的具有半导体裸片堆叠的接口晶片的图式。
图2A至2F说明用于形成半导体裸片组合件的过程的阶段。
图3A至3F说明根据本发明技术的实施例的用于形成半导体裸片组合件的过程的阶段。
图4A和4B说明根据本发明技术的实施例的半导体裸片组合件。
图5A至5D说明根据本发明技术的实施例的用于形成半导体裸片组合件的过程的阶段。
图6说明根据本发明技术的实施例的半导体裸片组合件。
图7是示意性地说明包含根据本发明技术的实施例的半导体裸片组合件的系统的框图。
图8是根据本发明技术的实施例的形成半导体裸片组合件的方法的流程图。
具体实施方式
下文描述针对为半导体裸片组合件提供侧壁保护的若干实施例的具体细节以及相关联系统和方法。晶片级封装(WLP)可为半导体裸片组合件(半导体装置组合件)提供缩放的形状因数。WLP技术利用包含接口裸片的接口晶片，半导体裸片或半导体裸片堆叠(例如，有源裸片、已知良好裸片、存储器裸片)附接到所述接口裸片。个别半导体裸片(或半导体裸片堆叠)与接口晶片的对应接口裸片对准且电连接到所述对应接口裸片。接口裸片可包含与附接到接口裸片或中介层裸片的半导体裸片(例如，存储器裸片)不同类型的半导体裸片(例如，逻辑裸片、控制器裸片、存储器控制器裸片)，其中重布层(RDL)经配置以在半导体裸片(或堆叠的半导体裸片)与较高层级电路系统(例如，处理器、主机装置)之间路由电信号。
在一些实施例中，接口晶片包含电介质层，其经配置以提供形成于接口裸片的半导体衬底中的集成电路系统与形成于电介质层中的导电组件(例如，结合衬垫、导电凸块)之间的电连接以提供用于接口裸片的外部连接。因此，电介质层可包含一或多个金属层以及金属层之间的通孔。在一些实施例中，电介质层包含具有比常规电介质材料相对更低介电常数的一或多种电介质材料(也可称为低k电介质材料)以减少与电介质层相关联的寄生电容。常规电介质材料(例如，氧化硅、氮化硅、或氮氧化硅)具有近似3.5或更大的介电常数，而低k电介质材料具有小于3.5的介电常数。然而，低k电介质材料与常规电介质材料相比往往具有较差的物理性质-例如，不良的夹层粘附力、低模量(硬度)、较差的粘结强度。因此，对于半导体裸片组合件的稳健产量和可靠性，集成低k材料可能存在挑战。
在一些实施例中，钝化层(例如，氮化硅层)形成于接口晶片的电介质层上。钝化层可在后续过程步骤期间保护电介质层。举例来说，在WLP过程步骤期间，可例如使用粘合剂层将接口晶片附接到载体晶片(例如，玻璃载体晶片)，其中电介质层面对载体晶片。因此，例如在附接半导体裸片之前薄化接口晶片的同时，钝化层可提供电介质层(例如，包含低k材料的电介质层)与载体晶片之间的缓冲。另外或替代地，钝化层可提供针对粘合材料的保护屏障。
对于某些半导体裸片组合件，接口裸片的大小大于由它们运载的半导体裸片(或半导体裸片堆叠)占用的面积。因此，邻近半导体裸片堆叠之间存在空间，且所述空间包含接口裸片之间的划痕线(也可称为分切通道、分切道、切割线或类似物)。由半导体裸片占用的总面积与接口晶片的总面积之间的比率可称为裸片比。
在半导体裸片(或半导体裸片堆叠)已附接到可称为晶片上芯片(CoW)的接口晶片之后，可在接口晶片上方安置囊封材料(例如，模制化合物材料、环氧树脂模制化合物(EMC)、模制材料)。在一些实施例中，半导体裸片(或半导体裸片堆叠)浸没于囊封材料中。此外，半导体裸片堆叠之间的空间填充有囊封材料。随后，可在高温下固化囊封材料以硬化囊封材料以改善用于半导体裸片的保护。在一些实施例中，使用研磨过程步骤移除半导体裸片(或半导体裸片堆叠)上方的过量囊封材料。使用囊封材料为半导体裸片提供保护的过程步骤可称为模制过程。
在一些实施例中，至少部分地由于热膨胀系数(CTE)的失配，模制过程可能在运载半导体裸片堆叠的整个接口晶片上引入应力。举例来说，囊封材料可具有硅的CTE的三(3)到四(4)倍大的CTE。由于CTE值的失配，运载半导体裸片堆叠的接口晶片可能变形(例如，向上或向下弓曲、翘曲、扭曲)。如果裸片比相对小，即接口晶片上方相对大量的囊封材料，那么此类接口晶片翘曲可加剧。在一些情况下，接口晶片翘曲可为严重的，从而造成下游过程步骤中的困难。举例来说，晶片翘曲可使得接口晶片的真空卡夹对于研磨过程步骤是困难的。
在模制过程之后，可从接口晶片拆离载体晶片。随后，可遵循分切步骤以沿着划线单分(例如，切断、分离)个别半导体裸片组合件(例如，运载半导体裸片堆叠的接口裸片)。在一些实施例中，单分过程步骤利用划片机(单分刀片或锯)以在半导体裸片堆叠之间的空间中切割接口晶片和囊封材料，这可称为刀片单分过程。因此，划片机切割穿过接口裸片的钝化层、电介质层和半导体衬底，以及囊封材料。由于划片机切割穿过具有不同材料性质的多个层，因此这可称为异质材料单分过程。在异质材料单分过程期间，异质材料的一或多个层可能经受分切过程的粗糙机械性质的不合需要的影响。举例来说，电介质层的低k材料会被撕开、剥离或以其它方式损坏。
本发明技术经设计以促进例如在模制过程期间消除WLP过程的晶片级应力。另外或替代地，本发明技术可例如在异质材料单分过程期间减少(例如，减轻)单分异质材料的不良影响。举例来说，电介质层可经修改使得从电介质层的包含(或对应于)划痕线的区移除(或重定位)金属层和电介质层内的通孔。以此方式，可在模制过程和刀片单分过程之前使用等离子体分切过程移除电介质层和半导体衬底区。等离子体分切过程预期减少刀片单分过程对电介质层(例如，对电介质层的低k材料)的不合需要的影响。
由于移除包含划痕线的区中的电介质层和半导体衬底，因此接口裸片(在附接到载体晶片的同时)经单分成个别接口裸片。因此，例如至少由于接口裸片之间的空间，在模制过程期间跨越整个接口晶片的晶片级应力预期被局部限制于个别接口裸片层级。此外，接口裸片具有被囊封材料覆盖的电介质层和半导体衬底的侧壁，使得在后续过程步骤(例如，刀片单分步骤、使用划片机的分切步骤)期间和在半导体裸片组合件的使用寿命期间保护侧壁表面。此外，鉴于接口裸片的电介质层和半导体衬底已经移除，由于供划片机切割的层的数目减少(例如，对钝化层和囊封材料)，异质材料分切过程得以简化。
在一些实施例中，可利用激光分切过程而不必通过利用能够处置电介质层中的金属结构的激光分切过程移除(重定位或以其它方式预配置)电介质层中的金属结构(例如，金属层和/或其间的通孔)，例如，安全地移除金属结构而不会对电介质层(例如，对电介质层的低k材料)引入不良影响。激光分切过程可称为全激光切割过程。
在一些实施例中，半导体裸片(例如，存储器裸片)在接口晶片上方堆叠于彼此之上，而不导电膜(NCF)材料安置于邻近半导体裸片之间。NCF材料可为经配置以提供邻近半导体裸片之间以及位于其间的互连结构(例如，连接邻近半导体裸片的接头)之间的绝缘的电介质材料。此外，NCF材料可在堆叠过程期间相对自由地流动，使得其可填充半导体裸片之间以及互连结构之间的空间。在一些情况下，过量NCF材料可从半导体裸片堆叠挤出。过量NCF材料在一些情况下可干扰刀片单分步骤(例如，产生颗粒或碎屑)。此外，过量NCF材料可在WLP过程期间贡献于总体应力。利用全激光分切过程的本发明技术预期改善由于过量NCF材料带来的不利影响。
术语“半导体装置或裸片”一般指包含一或多种半导体材料的固态装置。半导体装置的实例包含逻辑装置或裸片、存储器装置或裸片、控制器或微处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))等等。此类半导体装置可包含集成电路或组件、数据存储元件、处理组件和/或在半导体衬底上制造的其它特征。此外，术语“半导体装置或裸片”可指成品装置或成为成品装置之前的各个处理阶段时的组合件或其它结构。取决于其使用情境，术语“衬底”可指晶片级衬底或可指单分的裸片级衬底。并且，衬底可包含半导体晶片、封装支撑衬底、内插件、半导体装置或裸片，或类似物。本领域的普通技术人员将认识到，本文描述的方法的合适步骤可在晶片级或在裸片级执行，例如与制造半导体装置(晶片级和/或裸片级)和/或制造半导体封装相关联的处理步骤。
此外，除非上下文另有指示，否则可使用常规的半导体制造技术来形成本文公开的结构。举例来说，材料可使用化学气相沉积、物理气相沉积、原子层沉积、旋涂、电镀及/或其它合适的技术沉积。类似地，举例来说，可使用等离子体蚀刻、湿式蚀刻、化学-机械平坦化或其它合适的技术去除材料。所述技术中的一些可与光刻过程组合。相关领域的技术人员还将理解，本技术可具有额外实施例，且本技术可在没有下文参考图2A至6所描述的实施例的细节中的若干个的情况下实践。
如本文中所使用，术语“前”、“后”、“竖直”、“横向”、“顶部”、“底部”、“向下”、“向上”、“上部”和“下部”可指半导体装置组合件中的特征鉴于图中展示的定向的相对方向或位置。举例来说，“上部”或“最上部”可指比另一特征更接近页面的顶部定位的特征。然而，这些术语应当广义地解释为包含具有其它定向的半导体装置。除非以其它方式陈述，否则例如“第一”和“第二”等术语用于任意地区别这些术语所描述的元件。因此，这些术语未必意图指示此类元件的时间或其它优先级排序。
图1是包含接口裸片110的接口晶片105(或接口衬底)的图式。图1描绘附接到接口晶片105的半导体裸片115的堆叠。运载半导体裸片115的堆叠的接口晶片105可称为重组晶片(或COW)，因为经单分的个别半导体裸片115对准且附接到接口晶片105的对应接口裸片110。例如在完成WLP过程以使得个别半导体裸片组合件经封装且单分之后，每一组接口裸片110和附接到接口裸片110的半导体裸片115的堆叠可视为半导体裸片组合件。此外，图1描绘载体晶片130(出于说明的目的而绘制为比接口晶片105大)，接口晶片105可在WLP过程期间附接到所述载体晶片。虽然本文关于包含附接到接口裸片(例如，接口裸片110)的半导体裸片堆叠(例如，半导体裸片115的堆叠)的半导体装置组合件描述本发明技术，但应理解，本发明技术的原理不限于此。举例来说，根据本发明技术的半导体装置组合件可包含附接到接口裸片的单个半导体裸片。
在一些实施例中，接口裸片110是与堆叠的半导体裸片115(例如，存储器裸片)不同类型的半导体裸片(例如，逻辑裸片、控制器裸片)。接口裸片110中的每一个包含形成于接口晶片105的半导体衬底中的集成电路系统。集成电路系统可经配置以例如在完成WLP过程且与主机装置耦合之后和半导体裸片115且和与接口裸片110耦合的较高层级电路系统(例如，主机装置)交换电信号。此外，接口裸片110包含经配置以提供集成电路系统与导电组件(例如，结合衬垫、导电凸块)之间的电连接的电介质层(例如，参考图2至6描述的电介质层220或320)，其可稍后形成于电介质层上以提供用于接口裸片110的外部连接。因此，电介质层可包含一或多个金属层以及金属层之间的通孔。在一些实施例中，电介质层包含一或多种低k电介质材料以减少与电介质层相关联的寄生电容。
在其它实施例中，接口裸片110是具有各种导电结构(例如，重布层、通孔、互连件)的中介层裸片，所述各种导电结构经配置以例如在完成WLP过程且与主机装置耦合之后在半导体裸片115的堆叠与较高层级电路系统之间路由电信号。举例来说，安装在印刷电路板(PCB)上的中央处理单元(CPU)在包含中介层裸片的半导体裸片组合件也安装在PCB上之后与附接到中介层裸片的半导体裸片115的堆叠交换电信号。在一些实施例中，中介层裸片包含一或多种低k电介质材料以减少与路由电信号相关联的寄生电容。
堆叠的半导体裸片115可例如使用直接芯片附接技术、混合结合技术附接于彼此之上。在一些实施例中，半导体裸片包含存储器裸片(例如，动态随机存取存储器(DRAM)、与非(NAND)存储器、相变存储器(PCM)或类似物)。堆叠的每一半导体裸片115具有前侧(例如，具有存储器单元、集成电路、连接到集成电路的结合衬垫、连接到结合衬垫的导电柱等的作用侧)和与前侧相对的背侧。在一些实施例中，每一半导体裸片115的前侧面向接口裸片110。堆叠的最上部半导体裸片115可称为顶部裸片，且位于顶部裸片与接口裸片110之间的一或多个半导体裸片115可称为核心裸片(或中间裸片)。在一些实施例中，核心裸片经薄化(到近似50μm左右)且包含衬底穿孔(TSV)以从背侧到前侧路由电信号。在一些情况下，顶部裸片可以不经薄化。此外，顶部裸片可不包含TSV，因为它们不需要从其它半导体裸片路由电信号。
如图1中示出的实施例所描绘，半导体裸片115的堆叠具有小于接口裸片110的占据面积且与接口晶片105的接口裸片110对准。因此，在包含接口晶片105的划痕线120的半导体裸片115的堆叠之间存在空间(在图1中表示为“S”)，所述划痕线中的一些个别地经识别为沿着x方向的水平划痕线120a和沿着y方向的竖直划痕线120b。半导体裸片115的堆叠之间的空间在x方向和y方向上形成沟道以在模制过程期间用于囊封材料流动。
在一些实施例中，在接口晶片105上安置囊封材料之前在包含划痕线120的区中移除半导体衬底和接口晶片105的电介质层的部分。此类区可具有比空间S窄的宽度(在图1中表示为“W”)。由于移除半导体衬底和电介质层的部分，因此在接口晶片105(例如，经单分接口裸片110)附接到载体晶片130的同时，接口裸片110可彼此分离(例如，经单分)。以此方式，在模制过程期间的应力(例如，由于囊封材料与半导体材料(例如，接口晶片105的硅)之间的CTE失配)可局部化到个别接口裸片110。换句话说，对应于接口裸片110之间的宽度W的敞开区预期减少(减轻、限制、约束)应力遍布接口晶片105的长程传播。
图2A至2F说明用于形成半导体裸片组合件的过程的阶段。图2A说明接口晶片205的一部分的横截面图。接口晶片205可包含参考图1描述的接口晶片105的方面。举例来说，接口晶片205包括包含集成电路系统(未示出)的半导体衬底215，以及包含与集成电路系统耦合的一或多个金属层和通孔的电介质层220。在一些实施例中，电介质层220包含低k电介质材料。此外，接口晶片205包含钝化层225(例如，氮化硅层)。图2A中还指示接口裸片210(其可为接口裸片110的实例或包含所述接口裸片的方面)和接口晶片205的包含划痕线120的区的位置。
图2B说明附接到载体衬底230(其可为载体晶片130的实例或包含所述载体晶片的方面)的接口晶片205。如图2B所描绘，接口晶片205已倒置翻转以使得钝化层225附接到载体衬底230。在一些实施例中，粘合剂层(未示出)用以将接口晶片205附接到载体衬底230。在过程的此阶段，接口晶片205(例如，半导体衬底215的块体)可能已经向下薄化到例如50μm左右的厚度。
图2C说明形成用于接口裸片210的TSV 240a。TSV 240a经配置以将接口裸片210的集成电路系统与半导体裸片235以操作方式耦合。此外，图2C说明半导体裸片235(还单独标识为235a-d)附接到接口晶片205。半导体裸片235包含TSV 240b。TSV 240b经配置以将半导体裸片235与接口裸片210的集成电路系统以操作方式耦合。
图2D说明顶部半导体裸片235e已经附接到下层核心半导体裸片235以完成半导体裸片235的堆叠245。图2D还描绘填充堆叠245之间的空间(表示为S)的囊封材料250。如上文所描述，囊封材料250可能已覆盖堆叠245，并且接着已在高温下固化。囊封材料250与接口晶片205的其它材料(例如，硅衬底215、半导体裸片235的堆叠245)之间的CTE失配可导致遍布接口晶片205的应力。在某些情况下，晶片级应力可造成接口晶片变形，例如，向上或向下弓曲、翘曲、扭曲。此外，可能已使用研磨过程移除堆叠245上方的过量囊封材料250。在研磨过程期间的额外应力可进一步加重接口晶片205上的应力。
图2E说明在模制过程之后载体衬底230已从接口晶片205拆离。此外，图2E中的接口晶片205与图2D相比已倒置翻转。图2E中还示出分切刀片255可用以单分个别半导体裸片组合件，所述半导体裸片组合件各自包含接口裸片210和半导体裸片235的堆叠245。如图2E中所描绘的实施例中所示，分切刀片255切割穿过钝化层225、电介质层220、衬底215和囊封材料250，例如，如上文所描述的异质材料单分过程。在分切刀片255机械地切割穿过异质材料时，某些层(例如，包含低k电介质材料的电介质层220)可能在其它层(例如，钝化层225、衬底215、囊封材料250)正切割的同时经历机械分切过程的不合需要的影响。因此，电介质层220可能被撕开、剥离或以其它方式损坏。
图2F说明在异质材料单分过程完成之后，例如在刀片单分过程之后的半导体裸片组合件265a。半导体裸片组合件265相比于图2E中所描绘已倒置翻转。如图2F中所示，半导体裸片组合件265a包含具有囊封材料250的模制结构260。模制结构260包围堆叠245的侧壁(即，半导体裸片235的侧壁)，从而为堆叠245提供保护。然而，半导体裸片组合件265a包含暴露的接口裸片210的侧壁(即，衬底215和电介质层220的侧壁)。此外，电介质层220的侧壁表面(或电介质层220的接近侧壁表面的部分)可能已受损，例如被撕开、剥离或以其它方式损坏。
图2F还说明在异质材料单分过程完成之后的半导体裸片组合件265b。半导体裸片组合件265b包含半导体裸片235的堆叠245，其中NCF材料安置于半导体裸片235之间。在一些情况下，在完成参考图2C描述的裸片堆叠过程期间或在其完成时，过量NCF材料290可能已挤出到堆叠245之间的空间中。在刀片单分过程期间可能已切割过量NCF材料290。因此，暴露过量NCF材料290而无需模制结构限制模制结构260内的过量NCF材料。在没有模制结构260提供的保护的情况下，NCF材料290的暴露侧壁表面可能使半导体裸片235容易受到环境条件(例如，湿度、热)影响。
图3A至3F说明根据本发明技术的用于形成半导体裸片组合件的过程的阶段。更具体地，图3A至3F描述在电介质层220中产生无金属区，使得后续等离子体分切过程可移除无金属区。由于等离子体分切过程，接口裸片经单分以改善在WLP过程步骤期间的应力的不利影响。此外，由等离子体分切过程产生的接口裸片的侧壁可在刀片单分过程期间受到模制结构保护。
图3A说明包含接口裸片310(其可包含接口裸片110或210的方面)的接口晶片305(其可包含接口晶片105或205的方面)的一部分的横截面图。图3A大体说明图2A中描绘的相似特征，例如包含具有集成电路系统(未示出)和钝化层225的半导体衬底215的接口晶片305。
此外，接口晶片305包含电介质层320，所述电介质层可包含电介质层220的方面。举例来说，电介质层320包含经配置以耦合集成电路系统与接口裸片310的其它组件的各种导电组件(例如，金属层的一或多个层、连接所述一或多个金属层的导电通孔)，例如结合衬垫、用于外部连接的导电凸块。因此，电介质层320也可称为金属化层。并且，电介质层320可包含低k电介质材料。图3A中还描绘电介质层320包含其中不存在导电组件的区321，例如无金属区321。
在一些实施例中，电介质层320中的导电组件的布局可经设计(布置)使得导电组件在区321中移除(或定位于电介质层320的除区321外的不同区域中)。在一些实施例中，位于区321中的导电组件在制造接口裸片310的过程步骤期间被移除(例如，蚀刻掉)。由于创建电介质层320的不含导电组件的区321，无金属区321(和半导体衬底215的对应于区321的部分)可在安置囊封材料之前移除而不会损坏电介质层320，如本文中参考图3C所描述。
图3B说明附接到载体衬底230的接口晶片305。图3B大体说明参考图2B描述的相似特征。举例来说，在过程的此阶段，接口晶片305(例如，半导体衬底215的块体)可能已经向下薄化到例如50μm左右的厚度。
图3C说明无金属区321(和半导体衬底215的对应于无金属区321的部分)已经移除。在一些实施例中，利用等离子体分切过程移除区321(和半导体衬底215的部分)。等离子体分切过程预期对电介质层320和/或半导体衬底215是温和的(友好的)。以此方式，可维持电介质层320(和/或半导体衬底215)的完整性，例如，减少或避免可能在机械分切过程期间发生的电介质层320被撕开、剥离或以其它方式损坏。在其它实施例中，使用常规半导体制造过程步骤移除区321(和半导体衬底215的部分)，例如等离子体蚀刻、湿式蚀刻或其它合适的技术。
移除区321(和半导体衬底215的部分)的过程可停止于钝化层225上。由于移除区321(和半导体衬底215的部分)，在接口裸片310之间产生空间365。空间365具有宽度W且包含划痕线120。在过程的此阶段，虽然接口晶片305附接到载体衬底230(例如，通过钝化层225)，但接口裸片310从接口晶片305单分，例如通过具有宽度W的空间365彼此分离。
图3D说明形成用于接口裸片310的TSV 240a。TSV 240a经配置以将接口裸片310的集成电路系统与半导体裸片235以操作方式耦合。此外，图3D说明包含TSV 240b的半导体裸片235(还单独标识为235a-d)附接到接口晶片305。TSV 240b经配置以将半导体裸片235与接口裸片310的集成电路系统以操作方式耦合。图3D还示出半导体裸片235的堆叠之间的空间S。空间365的宽度(W)小于半导体裸片235的堆叠之间的空间S。
在一些实施例中，堆叠的最底部半导体裸片(例如，半导体裸片235a)与接口裸片310直接接触，例如接口裸片310与堆叠的最底部半导体裸片之间无任何介入互连结构(例如，接头)。在一些实施例中，可使用混合结合方案(可称为直接接合方案或组合结合方案)将堆叠的最底部半导体裸片附接到接口裸片310。类似地，例如使用混合结合方案，堆叠的个别半导体裸片235可与彼此直接接触。
图3E说明顶部半导体裸片235e已经附接到下层核心半导体裸片235以完成半导体裸片235的堆叠245。图3E还描绘填充堆叠245之间的空间(表示为S)和接口裸片310之间的空间365(表示为具有宽度W)的囊封材料250。由于用囊封材料250填充空间365(即，产生填充有囊封材料250的区366)，因此接口裸片310的侧壁表面受囊封材料250保护。
此外，如上文所描述，囊封材料250与接口晶片305的其它材料(例如，硅衬底215、半导体裸片235的堆叠245)之间的CTE失配可导致在模制过程期间遍布接口晶片305的应力。然而，鉴于空间365(或填充有囊封材料250的区366)，应力可被限制(减轻、限制、减少)到个别接口裸片310，所述空间预期促进应力的局部耗散(或约束)以使得可减少应力遍布接口晶片305的长程传播(这又可造成接口晶片的翘曲)。
图3F大体说明图2E中描绘的相似特征。举例来说，图3F说明在模制过程之后已从接口晶片305拆离的载体衬底230，其与图3E相比已倒置翻转。图3F还说明分切刀片255可用以单分个别半导体裸片组合件，所述半导体裸片组合件各自包含接口裸片310和半导体裸片235的堆叠245。如图3F中所描绘的实施例中所示，分切刀片255切割穿过钝化层225和囊封材料250，因为对应于区366的半导体衬底215和电介质层320已经移除，如参考图3C所描述。此外，切割平面远离接口裸片310的侧壁表面，可包含低k材料的电介质层320在机械分切过程(刀片单分过程)期间受保护。由于使用单个分切过程切割钝化层225和模制材料250，因此钝化层225和模制材料250的侧壁表面可包含共同表面纹理，例如由分切刀片255产生的表面纹理。
图4A说明在参考图3F描述的单分过程完成之后的半导体裸片组合件480。半导体裸片组合件480相比于图3F中所描绘已倒置翻转。半导体裸片组合件480包含模制结构360(也可称为囊封结构)，其包含囊封材料250。模制结构360不仅包围堆叠245的侧壁(即，半导体裸片235的侧壁)从而为堆叠245提供保护，而且包围接口裸片310的侧壁，即半导体衬底215和电介质层320的侧壁表面。以此方式，半导体衬底215和电介质层320的侧壁表面也受模制结构360保护。对于图4A中描绘的半导体裸片组合件480，半导体衬底215的侧壁与电介质层320的对应侧壁齐平，即，半导体衬底215和电介质层320的侧壁大体上在共面的表面中。
此外，半导体裸片组合件480包含钝化层225，所述钝化层的侧壁表面与模制结构360的外部侧壁表面共面，这是参考图3F描述的分切过程在单遍次中切割钝化层225和囊封材料250的结果。因此，钝化层225和模制结构360的侧壁表面(例如，模制结构360的外部侧壁表面)可包含共同表面纹理，例如由分切刀片255产生的表面纹理。钝化层225还包含未被电介质层320(或接口裸片310)覆盖的凸边426(或边沿)。换句话说，钝化层225相对于电介质层320(或接口裸片310)偏移，使得囊封材料250“搁置于”钝化层225的凸边426“上”。
在一些实施例中，凸边426被模制结构360覆盖。如图4A中所描绘的实施例中所示，模制结构360与凸边426接触。此外，模制结构360包围衬底215的侧壁、电介质层320的侧壁和存储器裸片235的侧壁(即，堆叠245的侧壁)。在一些实施例中，模制结构360的顶部表面与顶部半导体裸片(例如，堆叠245的半导体裸片235e)的另一顶部表面共面，这可为在模制过程期间移除过量囊封材料250的研磨过程的结果。
图4B说明在参考图3F描述的单分过程完成之后的半导体裸片组合件481。半导体裸片组合件481包含半导体裸片组合件481的大体上相似特征。举例来说，半导体裸片组合件481包含具有囊封材料250的模制结构361，所述囊封材料包围且保护堆叠245的侧壁和接口裸片310的侧壁，即半导体衬底215和电介质层320的侧壁表面。钝化层225包含未被电介质层320(或接口裸片310)覆盖的凸边426。此外，半导体裸片组合件481的电介质层320包含未被半导体衬底215覆盖的凸边421(或边沿)，即半导体衬底215的侧壁和电介质层320的侧壁不在共面表面中。在此方面，钝化层225相对于电介质层320偏移，所述电介质层相对于衬底215进一步偏移，使得囊封材料250“搁置于”电介质层320的凸边421和钝化层225的凸边426“上”。
在一些实施例中，凸边421被模制结构360覆盖。如图4B中所描绘的实施例中所示，模制结构361与凸边421和凸边426接触。此外，模制结构361包围衬底215的侧壁、电介质层320的侧壁和存储器裸片235的侧壁(即，堆叠245的侧壁)。钝化层225的侧壁表面与模制结构361的外部侧壁表面共面，这是参考图3F描述的分切过程在单遍次中切割钝化层225和囊封材料250的结果。因此，钝化层225和模制结构361的侧壁表面(例如，模制结构361的外部侧壁表面)可包含共同表面纹理，例如由分切刀片255产生的表面纹理。此外，模制结构361的顶部表面与顶部半导体裸片(例如，堆叠245的半导体裸片235e)的另一顶部表面共面。
图5A至5D说明根据本发明技术的用于形成半导体裸片组合件的过程的阶段。更具体地，图5A至5D描述利用激光分切过程(全激光切割过程)，其可移除电介质层中的导电结构(例如，金属层和/或其间的通孔)。因此，产生无金属区(例如，无金属区321)不是必要的。此外，如果在堆叠过程之后过量NCF材料存在于半导体裸片堆叠之间，那么激光分切过程移除NCF材料的部分以使得后续模制过程步骤可含有剩余NCF材料。因此，在刀片单分过程期间NCF材料不暴露。此外，由于激光分切过程，接口裸片经单分以改善在WLP过程步骤期间的应力的不利影响，且在刀片单分过程期间可用模制结构保护由激光分切过程产生的接口裸片的侧壁。
图5A说明在接口晶片上堆叠半导体裸片235以形成堆叠246(例如，参考图2C描述的堆叠过程)之后接口晶片205的一部分的横截面图。堆叠246的半导体裸片235可能已通过互连结构(例如，接头)堆叠在彼此上。此外，在堆叠过程期间，可能已使用NCF材料提供邻近半导体裸片235之间以及半导体裸片235之间的互连结构之间的电介质隔离。NCF材料可在堆叠过程期间相对自由地流动，使得其可填充半导体裸片235之间以及互连结构之间的空间。在一些情况下，过量NCF材料290可从堆叠246挤出到堆叠246之间的空间S中。
图5B说明在完成激光分切过程之后的接口晶片205。由于激光分切过程，接口裸片210(附接到载体衬底230)经单分，其间具有空间W。如图5B中所示，在激光分切过程之后移除过量NCF材料290的部分。激光分切过程还移除半导体衬底215、电介质层220和钝化层225的部分。激光分切过程可停止于载体衬底230上。此外，激光分切过程可导致半导体衬底215、电介质层220和钝化层225的复合堆叠上的倾斜侧壁。
图5C说明在完成用囊封材料250(例如，EMC)填充空间W的模制过程，例如参考图2D描述的模制过程之后的接口晶片205。应注意，由于接口裸片210已经由激光分切过程单分，因此与模制过程相关联的应力预期减轻，例如被限制于个别裸片层级而不会遍布接口晶片205传播。
图5D大体说明图2E中描绘的相似特征。举例来说，图5D说明在模制过程之后已从接口晶片205拆离的载体衬底230，其与图5C相比已倒置翻转。图5D还说明分切刀片255可用以单分个别半导体裸片组合件，所述半导体裸片组合件各自包含接口裸片210和半导体裸片235的堆叠246。如图5D中所描绘的实施例中所示，分切刀片255仅切割穿过囊封材料250，因为对应于切割平面的钝化层225、半导体衬底215和电介质层220在激光分切过程步骤期间已经移除。此外，由于切割平面远离接口裸片210、电介质层220和过量NCF材料290的侧壁表面，因此所得个别半导体裸片组合件的整个侧壁表面在机械分切过程(刀片单分过程)期间受保护。图6说明在参考图5D描述的单分过程完成之后的半导体裸片组合件680。半导体裸片组合件680相比于图5D中所描绘已倒置翻转。半导体裸片组合件680包含模制结构660(也可称为囊封结构)，其包含囊封材料250。模制结构660不仅包围堆叠246的侧壁(即，半导体裸片235的侧壁)从而为堆叠246提供保护，而且包围接口裸片210的侧壁，即半导体衬底215和电介质层220的侧壁表面。以此方式，半导体衬底215和电介质层220的侧壁表面也受模制结构660保护。
用以产生半导体裸片组合件680的激光分切过程可产生接口裸片210的倾斜侧壁，即半导体衬底215和电介质层220的倾斜侧壁。此外，半导体裸片组合件680包含受限于模制结构660内的过量NCF材料290。在一些实施例中，NCF材料290不用于形成半导体裸片堆叠(例如，使用混合结合)。在此类实施例中，半导体裸片组合件680不包含NCF材料290。
参考图4A/4B和6描述的半导体裸片组合件480、481或680可并入到大量更大和/或更复杂的系统中的任一个中，其代表性实例是图5中示意性地示出的系统700。系统700可包含半导体裸片组合件770、电力源772、驱动器774、处理器776和/或其它子系统或组件778。
半导体裸片组合件770可包含大体上类似于半导体裸片组合件480/481或680中包含的那些特征。举例来说，半导体裸片组合件770包含具有低k电介质层的接口裸片。此外，半导体裸片组合件770包含接口裸片运载的半导体裸片堆叠。另外，半导体裸片组合件770包含包围接口裸片的侧壁和半导体裸片堆叠的侧壁的模制结构。所得系统700可执行广泛多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统700可包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机和电器。系统700的组件可容纳于单个单元中或分布在多个互连的单元上方(例如，通过通信网络)。系统700的组件还可包含远程装置和多种计算机可读媒体中的任一种。
在一些实施例中，一种半导体裸片组合件包含：控制器裸片，其包含具有与包含低k电介质材料的电介质层接触的第一侧的衬底以及耦合到所述衬底的集成电路系统的导电组件；一或多个存储器裸片，其附接到所述衬底的与第一侧相对的第二侧，所述一或多个存储器裸片以操作方式耦合到所述集成电路系统；钝化层，其与电介质层接触，其中所述钝化层与控制器裸片的衬底相对，且其中钝化层包含未被电介质层覆盖的凸边；以及模制结构，其与所述凸边接触且包围衬底的第一侧壁、电介质层的第二侧壁和所述一或多个存储器裸片的第三侧壁。在一些实施例中，钝化层具有第一侧壁表面，其与模制结构的第二侧壁表面共面。在一些实施例中，第一和第二侧壁表面已通过单个分切过程形成。
图8是根据本发明技术的实施例的形成半导体裸片组合件(例如，半导体裸片组合件480或481)的方法的流程图800。流程图800可包含如参考图1和3A到3F所描述的方法的方面。
所述方法包含提供接口晶片，所述接口晶片包含第一半导体裸片和第一半导体裸片之间的分切通道，其中第一半导体裸片中的每一个具有形成于接口晶片的衬底中的集成电路系统(框810)。所述方法进一步包含在接口晶片上形成电介质层，其中电介质层包含低k电介质材料和耦合到集成电路系统的导电组件，且其中在电介质层的包含分切通道的部分中不存在导电组件(框815)。所述方法进一步包含将包含电介质层的接口晶片附接到载体晶片以使得电介质层面对载体晶片(框820)。所述方法进一步包含使用等离子体分切过程移除电介质层的部分和衬底的对应于电介质层的部分的部分(框825)。
在一些实施例中，在移除电介质材料的部分和衬底的部分之后等离子体分切过程停止于钝化层上，所述钝化层位于电介质层与载体晶片之间。在一些实施例中，所述方法进一步包含在将接口晶片附接到载体晶片之前在电介质层上形成钝化层，使得在将接口晶片附接到载体晶片之后钝化层位于电介质层与载体晶片之间。在一些实施例中，所述方法进一步包含在第一半导体裸片中的每一个上附接一或多个第二半导体裸片，其中所述一或多个第二半导体裸片与对应第一半导体裸片以操作方式耦合。
在一些实施例中，所述方法进一步包含在附接所述一或多个第二半导体裸片之后施加模制材料，使得模制材料至少填充第一半导体裸片之间的空间，其中所述空间对应于已由等离子体分切过程移除的电介质材料的部分和衬底的部分。在一些实施例中，所述方法进一步包含从钝化层拆离载体晶片。在一些实施例中，所述方法进一步包含使用刀片分切过程单分具有附接到其的所述一或多个第二半导体的个别第一半导体裸片，所述刀片分切过程经配置以移除对应于分切通道的钝化层和模制材料。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。此外，将了解，出于说明的目的，本文已经描述了技术的具体实施例，但可在不偏离本公开的情况下进行各种修改。
本文所论述的包含半导体装置的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底或裸片上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，并且不“优选于”或“优于”其它实例。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (20)

1.一种半导体裸片组合件，其包括：
第一半导体裸片，其包含具有与具有低k电介质材料的电介质层接触的第一侧的衬底和耦合到所述衬底的集成电路系统的导电组件；
一或多个第二半导体裸片，其附接到所述衬底的与所述第一侧相对的第二侧，所述一或多个第二半导体裸片以操作方式耦合到所述集成电路系统；以及
模制结构，其包围所述衬底的第一侧壁和所述电介质层的第二侧壁。
2.根据权利要求1所述的半导体裸片组合件，其进一步包括：
钝化层，其与所述电介质层接触，其中所述钝化层与所述第一半导体裸片的所述衬底相对。
3.根据权利要求2所述的半导体裸片组合件，其中所述钝化层具有第一侧壁表面，所述第一侧壁表面与所述模制结构的第二侧壁表面共面。
4.根据权利要求3所述的半导体裸片组合件，其中所述第一侧壁表面和所述第二侧壁表面已由单个分切过程形成。
5.根据权利要求2所述的半导体裸片组合件，其中所述钝化层包含未被所述电介质层覆盖的凸边，所述凸边与所述模制结构接触。
6.根据权利要求1所述的半导体裸片组合件，其中所述模制结构包围所述一或多个第二半导体裸片的第三侧壁。
7.根据权利要求1所述的半导体裸片组合件，其中所述模制结构具有第一顶部表面，所述第一顶部表面与最上部第二半导体裸片的第二顶部表面共面。
8.根据权利要求1所述的半导体裸片组合件，其中所述衬底的所述第一侧壁与所述电介质层的对应第二侧壁齐平。
9.根据权利要求1所述的半导体裸片组合件，其中所述电介质层包含未被所述衬底覆盖的凸边，所述凸边与所述模制结构接触。
10.根据权利要求1所述的半导体裸片组合件，其中：
所述第一半导体裸片包含第一衬底穿孔(TSV)，所述第一TSV经配置以将所述集成电路系统与所述一或多个第二半导体裸片以操作方式耦合；且
所述一或多个第二半导体裸片包含第二TSV，所述第二TSV经配置以将所述一或多个第二半导体裸片与所述第一半导体裸片的所述集成电路系统以操作方式耦合。
11.根据权利要求1所述的半导体裸片组合件，其中所述一或多个第二半导体裸片中的最底部第二半导体裸片与所述第一半导体裸片直接接触。
12.根据权利要求1所述的半导体裸片组合件，其中：
所述第一半导体裸片包含存储器控制器裸片；且
所述一或多个第二半导体裸片包含存储器裸片。
13.一种方法，其包括：
提供接口晶片，所述接口晶片包含第一半导体裸片和所述第一半导体裸片之间的分切通道，其中所述第一半导体裸片中的每一个具有形成于所述接口晶片的衬底中的集成电路系统；
在所述接口晶片上形成电介质层，其中所述电介质层包含低k电介质材料和耦合到所述集成电路系统的导电组件，且其中在所述电介质层的包含所述分切通道的部分中不存在所述导电组件；
将包含所述电介质层的所述接口晶片附接到载体晶片以使得所述电介质层面对所述载体晶片；以及
使用等离子体分切过程移除所述电介质层的所述部分和所述衬底的对应于所述电介质层的所述部分的部分。
14.根据权利要求13所述的方法，其中在移除所述电介质材料的所述部分和所述衬底的所述部分之后所述等离子体分切过程停止于钝化层上，所述钝化层位于所述电介质层与所述载体晶片之间。
15.根据权利要求13所述的方法，其进一步包括：
在将所述接口晶片附接到所述载体晶片之前在所述电介质层上形成钝化层，使得在将所述接口晶片附接到所述载体晶片之后所述钝化层位于所述电介质层与所述载体晶片之间。
16.根据权利要求15所述的方法，其进一步包括：
在所述第一半导体裸片中的每一个上附接一或多个第二半导体裸片，其中所述一或多个第二半导体裸片与对应第一半导体裸片以操作方式耦合。
17.根据权利要求16所述的方法，其进一步包括：
在附接所述一或多个第二半导体裸片之后施加模制材料以使得所述模制材料至少填充所述第一半导体裸片之间的空间，其中所述空间对应于已由所述等离子体分切过程移除的所述电介质材料的所述部分和所述衬底的所述部分。
18.根据权利要求17所述的方法，其进一步包括：
从所述钝化层拆离所述载体晶片；以及
使用刀片分切过程单分个别第一半导体裸片，所述个别第一半导体裸片具有附接到其的所述一或多个第二半导体，所述刀片分切过程经配置以移除对应于所述分切通道的所述钝化层和所述模制材料。
19.一种半导体裸片组合件，其包括：
控制器裸片，其包含具有与包含低k电介质材料的电介质层接触的第一侧的衬底和耦合到所述衬底的集成电路系统的导电组件；
一或多个存储器裸片，其附接到所述衬底的与所述第一侧相对的第二侧，所述一或多个存储器裸片以操作方式耦合到所述集成电路系统；
钝化层，其与所述电介质层接触，其中所述钝化层与所述控制器裸片的所述衬底相对，且其中所述钝化层包含未被所述电介质层覆盖的凸边；以及
模制结构，其与所述凸边接触且包围所述衬底的第一侧壁、所述电介质层的第二侧壁和所述一或多个存储器裸片的第三侧壁。
20.根据权利要求19所述的半导体裸片组合件，其中所述钝化层具有第一侧壁表面，所述第一侧壁表面与所述模制结构的第二侧壁表面共面，且其中所述第一侧壁表面和所述第二侧壁表面已由单个分切过程形成。
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