CN115692406A - 一种单双排pad和esd搭配使用的版图布局结构及方法 - Google Patents

Abstract

本发明提供一种单双排PAD和ESD搭配使用的版图布局结构及方法，该布局结构包括电路版图、PAD、ESD保护器件，单个PAD的面积为第一预设值，PAD的数量为第二预设值，PAD沿电路版图的四周单排排列形成的第一面积大于电路版图的第二面积；PAD沿电路版图的四周方向双排或多排排列的形成的第三面积小于电路版图的第二面积；PAD包括第一PAD与第二PAD，ESD保护器件包括单排ESD保护器件与双排ESD保护器件；PAD沿电路版图的四周方向单双排排列，其中，第一PAD沿模拟电路版图的四周方向单排排列形成单排PAD，单排PAD连接单排ESD保护器件；第二PAD沿数字电路版图的四周方向双排排列形成双排PAD，双排PAD连接双排ESD保护器件，本发明有助于从芯片内部提高芯片面积的利用率。

Description

一种单双排PAD和ESD搭配使用的版图布局结构及方法

技术领域

本发明涉及集成电路版图设计领域，具体是涉及一种单双排PAD和ESD搭配使用的版图布局结构及方法。

背景技术

在集成电路版图设计中，对于很多电源PAD(焊盘)和信号PAD需要引出，但是内部模拟电路版图和数字电路版图面积较少的芯片，往往会面临PAD limit的情况，PAD limit即芯片的面积由PAD的数量限定。现有的PAD设计时，常和静电放电(ElectrostaticDischarge，ESD)保护器件复合来防止ESD冲击。在外围封装、绑定线材料、线径选定以及电源PAD和信号PAD无法大幅减少的情况下，如何解决PAD limit成为限制芯片面积的一个重要因素。

发明内容

本发明的第一目的是提供一种减少芯片的冗余面积，提高芯片面积利用率的一种单双排PAD和ESD搭配使用的版图布局结构。

本发明的第二目的是提供一种实现上述单双排和ESD搭配使用的版图布局结构的方法。

为了实现上述第一目的，本发明提供的一种单双排PAD和ESD搭配使用的版图布局结构，包括电路版图、PAD、ESD保护器件电路版图包括模拟电路版图与数字电路版图，模拟电路版图连接数字电路版图，PAD连接ESD保护器件，PAD以及ESD保护器件均沿电路版图的四周方向排列，单个PAD连接单个ESD保护器件，电路版图的形状为长方形或正方形，其中：单个PAD的面积为第一预设值，PAD的数量为第二预设值；PAD沿电路版图的四周单排排列形成的第一面积大于电路版图的第二面积；PAD沿电路版图的四周方向双排或多排排列的形成的第三面积小于电路版图的第二面积；PAD包括第一PAD与第二PAD，ESD保护器件包括单排ESD保护器件与双排ESD保护器件；PAD沿电路版图的四周方向单双排排列，其中，第一PAD沿模拟电路版图的四周方向单排排列形成单排PAD，单排PAD连接单排ESD保护器件；第二PAD沿数字电路版图的四周方向双排排列形成双排PAD，双排PAD连接双排ESD保护器件。

由上述方案可见，本发明在芯片的电路版图为第二面积下，通过单排PAD与单排ESD保护器件搭配使用于模拟电路版图中，双排PAD排列与双排ESD保护器件搭配使用与数字电路版图中，解决了PAD limit的情况下导致芯片面积大幅增加的问题，同时单排PAD与单排ESD搭配使用于模拟电路版图中有利于面积较大的模拟模块形状的调整，有助于从芯片内部提高面积的利用率。

进一步的方案是，ESD保护器件设置在PAD的下方。

由此可见，采用上述方案可以减少芯片面积。

进一步的方案是，模拟电路版图包括第一模拟电路模块与第二模拟电路模块，第一模拟电路模块与第二模拟电路模块拼接，第一PAD沿第一模拟电路模块与第二模拟电路模块拼接形成的公共边的连续邻边单排排列。

进一步的方案是，数字电路版图设置在电路版图的中心区域。

为了实现上述第二目的，本发明提供实现上述单双排PAD和ESD搭配使用的版图布局结构的方法，其中，包括以下步骤：确定单个PAD的面积、PAD的数量、电路版图；判断PAD沿电路版图的四周单排排列形成的第一面积是否大于电路版图的第二面积，判断PAD沿电路版图的四周方向双排或多排排列形成的第三面积是否小于电路版图的第二面积；将第一PAD沿模拟电路版图的四周方向单排排列形成单排PAD，单排PAD连接单排ESD保护器件；将第二PAD沿数字电路版图的四周方向双排排列形成双排PAD，双排PAD连接双排ESD保护器件。

由此可见，本发明先确定要使用的PAD的面积、PAD的数量、电路版图，根据PAD的面积、PAD的数量、电路版图的面积决定是否采用单双排PAD排列的方式，若采用单双排排列的方式，模拟电路版图采用单排PAD连接单排ESD保护器件的结构，利于模拟电路版图的拼接，数字电路版图采用双排PAD连接双排ESD保护器件，适应数字电路版图相较模拟版图需要更多输入输出引脚的特点。通过本发明设计版图布局结构，可以提高芯片内部面积的利用率。

附图说明

图1是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中PAD沿电路版图四周方向单排排列的结构示意图。

图2是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中PAD沿电路版图四周方向双排排列的结构示意图。

图3是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中PAD沿电路版图四周方向单双排排列的结构示意图。

图4是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中单排PAD下的第一模拟电路模块与第二模拟电路模块两两拼接的结构示意图。

图5是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中双排PAD排列下的第一模拟电路模块与第二模拟电路模块两两拼接的结构示意图。

图6是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中双排PAD搭配双排ESD保护器件的结构示意图。

图7是本发明单双排PAD和ESD搭配使用的版图布局结构实施例中双排PAD搭配单排ESD保护器件的结构示意图。

图8是本发明单双排PAD和ESD搭配使用的版图布局方法实施例的流程图。

以下结合附图及实施例对本发明作进一步说明。

具体实施方式

本发明在电路版图的第二面积为第一面积与第二面积之间时，PAD沿电路版图的四周方向单双排排列，模拟电路版图采用单排PAD与单排ESD搭配使用，数字电路版图采用双排PAD与双排ESD搭配使用，从而减小芯片面积。

本发明的“第一”与“第二”均用于区别同类事物，不具有顺序先后的意义。

单双排PAD和ESD搭配使用的版图布局结构实施例：

本实施例中，单双排PAD和ESD搭配使用的版图布局结构包括电路版图、PAD、ESD保护器件，其中PAD包括第一PAD与第二PAD，电路版图包括模拟电路版图以及数字电路版图，模拟电路版图连接数字电路版图，PAD连接ESD保护器件，PAD以及ESD保护器件沿电路版图的四周方向排列，单个PAD连接单个ESD保护器件，电路版图为长方形。需要说明的是，本实施例中的ESD保护器件设置在PAD下方，即DUP(Device Under Pad)结构，该结构为现有技术。

在芯片的版图设计的过程中，需要确定芯片的电路版图以及用到的PAD，包括确定芯片的电路版图的第二面积、PAD的数量、单个PAD的面积，每个PAD还需要连接ESD保护器件，其中，单个PAD面积为第一预设值，第一预设值由集成电路制造商提供的设计规则确定，一般取设计规则下的最小值，PAD的数量为第二预设值，第二预设值在芯片的电路设计过程中确定。电路版图的形状为长方形或正方形，沿四周方向即沿长方形或正方形的四条边。参照图1，第一PAD121沿电路版图11的四周方向单排排列，由于第一PAD121的数量与面积限制，中间形成的可容纳电路版图的第一面积S1，S2为电路版图11的第二面积，可以看出，第一PAD121沿电路版图11的四周方向单排排列形成的第一面积S1大于电路版图11的第二面积S2，第一面积S1与第二面积S2之间存在冗余空间，造成芯片面积的浪费。

参照图2，第二PAD122沿电路版图11的四周方向双排排列，双排排列即在电路版图11的四周排列两排PAD，由此中间形成的可容纳电路版图的第三面积S3，S2为电路版图11的第二面积，可以看出，第二PAD122沿电路版图11的四周双排排列形成的第三面积S2小于电路版图11的第二面积S2，无法容纳电路版图11。

参照图3，PAD沿电路版图11的四周方向单双排排列，单双排排列即部分PAD采用单排，部分PAD采用双排，使得形成PAD围成的面积恰好能够容纳电路版图11，从而尽可能减少冗余空间，增加芯片面积的利用率。其中，对于模拟电路版图，第一PAD121沿模拟电路版图11的四周方向单排排列形成单排PAD，单排PAD下方连接单排ESD保护器件(图中未示出)；对于数字电路版图，第二PAD122沿数字电路版图的四周方向双排排列形成双排PAD，双排PAD的下方连接ESD保护器件(图中未示出)。数字电路版图设置在电路版图的中心区域。

对于模拟电路版图，参照图4，包括第一模拟电路模块111与第二模拟电路模块112，第一模拟电路模块111通过GPIO(GPIO(General-purpose input/output))(图中虚线)连接有单排排列的6个第一PAD121，第二模拟电路模块112通过GPIO(图中虚线)连接有单排排列的4个第一PAD121，第一模拟电路模块111与第二模拟电路模块112拼接，第一PAD121沿第一模拟电路模块与第二模拟电路模块拼接形成的公共边的连续邻边单排排列，即沿着公共边的四条邻边中的两条邻边单排，且这两条邻边不平行。由于第一模拟电路模块111与第二模拟电路模块112的第一PAD121都为单排排列，可以方便调整模拟电路模块的形状，使得第一模拟电路模块与第二模拟电路模块进行拼接更为方便。若第一模拟电路模块与第二模拟电路的PAD不为单排排列，参照图5，第一模拟电路模块111通过GPIO(图中虚线)连接有6个第二PAD122，6个第二PAD122为双排排列，第二模拟电路模块112通过GPIO(图中虚线)连接有4个第二PAD122，4个第二PAD122为双排排列，可以看出，相对于单排排列，第一模拟电路模块111与第二模拟电路模块1112的拼接较麻烦，且在面积的利用上，存在冗余空间。如果通过压缩第一模拟电路模块111或第二模拟电路模块112进行形状的调整，会大大压缩芯片在该模块方向高度上的空间，带来芯片设计的困难。此外，若想利用该冗余空间，由于第二PAD122下方的ESD保护器件(图中未示出)的存在，版图上需要做特殊的处理和保护来减少潜在的风险，同时ESD保护器件的电源线和地线的金属环也需要设计专门的接口进行连接。

对于数字电路版图，由于数字电路版图内芯片的数字输入输出引脚占据多数，如果采用单排PAD与单排EDS保护器件搭配使用，会使得芯片的宽度与长度增大很多，导致产生许多冗余空间，芯片面积的利用率低，增加生产成本，双排PAD排列与双排ESD保护器件搭配使用，可以从模块的层面上提高内部模块的面积利用率。

此外，参照图6与图7，图6为双排PAD排列搭配双排ESD保护器件，图7为双排PAD排列搭配单排ESD保护器件，虚线均表示GPIO。对于双排PAD排列搭配双排ESD保护器件的使用，能够带来布线空间的优化，因为对于双排PAD排列搭配单排ESD保护器件而言，需要额外考虑ESD保护器件的金属线的连接，而且在图6的上下两排第二PAD122之间需要增加一定的布局空间来隔离ESD保护器件和其他器件以避免可能出现的闩锁效应。

单双排PAD和ESD搭配使用的版图布局方法实施例：

参照图8，本实施例的单双排PAD和ESD搭配使用的版图布局方法，首先执行步骤S31，确定单个PAD的面积、PAD的数量、电路版图。具体的是，根据芯片的电路原理图，在版图设计过程中确定。

接着执行步骤S32，判断PAD沿电路版图的四周单排排列形成的第一面积是否大于电路版图的第二面积。如是，说明此时第一面积与第二面积之间存在冗余空间，造成芯片内部空间的浪费，具体可参照单双排PAD和ESD搭配使用的版图布局结构实施例中对图1的说明。此时继续执行步骤S33，进行后续的判断。

然后执行步骤S33，判断PAD沿电路版图的四周方向双排或多排排列形成的第三面积是否小于电路版图的第二面积。如是，说明此时双排PAD或多排PAD为沿电路版图四周方向排列形成面积不足以容纳电路版图，具体可参照单双排PAD和ESD搭配使用的版图布局结构实施例中对图2的说明。此时继续执行步骤S3。

最后执行步骤S34,将第一PAD沿模拟电路版图的四周方向单排排列形成单排PAD，单排PAD连接单排ESD保护器件；将PAD沿数字电路版图的四周方向双排排列形成双排PAD，双排PAD连接双排ESD保护器件。具体过程可参照单双排PAD和ESD搭配使用的版图布局结构实施例，在此不再赘述。

综上所述，本发明在芯片的电路版图为第二面积下，通过单排PAD与单排ESD保护器件搭配使用于模拟电路版图中，双排PAD排列与双排ESD保护器件搭配使用与数字电路版图中，解决了PAD limit的情况下导致芯片面积大幅增加的问题，同时单排PAD与单排ESD搭配使用于模拟电路版图中有利于面积较大的模拟模块形状的调整，有助于从芯片内部提高面积的利用率。

Claims (5)

1.一种单双排PAD和ESD搭配使用的版图布局结构，包括电路版图、PAD、ESD保护器件，所述电路版图包括模拟电路版图与数字电路版图，所述模拟电路版图连接所述数字电路版图，所述PAD连接所述ESD保护器件，所述PAD以及所述ESD保护器件均沿所述电路版图的四周方向排列，单个所述PAD连接单个所述ESD保护器件，所述电路版图的形状为长方形或正方形，其特征在于：

单个所述PAD的面积为第一预设值，所述PAD的数量为第二预设值；

所述PAD沿所述电路版图的四周单排排列形成的第一面积大于所述电路版图的第二面积；

所述PAD沿所述电路版图的四周方向双排或多排排列的形成的第三面积小于所述电路版图的第二面积；

所述PAD包括第一PAD与第二PAD，所述ESD保护器件包括单排ESD保护器件与双排ESD保护器件；所述PAD沿所述电路版图的四周方向单双排排列，其中，第一PAD沿所述模拟电路版图的四周方向单排排列形成单排PAD，所述单排PAD连接单排ESD保护器件；第二PAD沿所述数字电路版图的四周方向双排排列形成双排PAD，所述双排PAD连接双排ESD保护器件。

2.如权利要求1所述的一种单双排PAD和ESD搭配使用的版图布局结构，其特征在于：

所述ESD保护器件设置在所述PAD的下方。

3.如权利要求2所述的一种单双排PAD和ESD搭配使用的版图布局结构，其特征在于：

所述模拟电路版图包括第一模拟电路模块与第二模拟电路模块，所述第一模拟电路模块与所述第二模拟电路模块拼接，所述第一PAD沿所述第一模拟电路模块与所述第二模拟电路模块拼接形成的公共边的连续邻边单排排列。

4.如权利要求3所述的一种单双排PAD和ESD搭配使用的版图布局结构，其特征在于：

所述数字电路版图设置在所述电路版图的中心区域。

5.一种实现权利要求1至4任一项所述的单双排PAD和ESD搭配使用的版图布局结构的方法，其特征在于，包括以下步骤：

确定所述单个PAD的面积、所述PAD的数量、所述电路版图；

判断所述PAD沿所述电路版图的四周单排排列形成的所述第一面积是否大于所述电路版图的第二面积，判断所述PAD沿所述电路版图的四周方向双排或多排排列形成的所述第三面积是否小于所述电路版图的第二面积；

将所述第一PAD沿所述模拟电路版图的四周方向单排排列形成所述单排PAD，所述单排PAD连接所述单排ESD保护器件；将所述第二PAD沿所述数字电路版图的四周方向双排排列形成所述双排PAD，所述双排PAD连接所述双排ESD保护器件。

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