CN115691391A - 一种显示数据处理方法、装置、电子设备及存储介质 - Google Patents
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Abstract
本申请实施例提出了一种显示数据处理方法、装置、电子设备及存储介质，能够修正显示数据中多个数据包的显示时序，从而保证显示屏中显示画面的正确性。其中，显示数据处理方法包括：获取显示数据；将显示数据中的多个数据包解析为显示像素接口DPI信号；若DPI信号的时序与预设时序一致，则发送显示数据。
Description
【技术领域】
本申请实施例涉及显示技术领域，尤其涉及一种显示数据处理方法、装置、电子设备及存储介质。
【背景技术】
目前，随着显示技术的发展，显示装置能够实现各种复杂的显示要求，在各种领域中被广泛地使用，比如汽车智能座舱、金融收银机以及商业显示器等，为人们的生活带来了便利。
但现有技术中，在通过片上系统SOC与显示装置之间的显示链路传输显示数据时，显示数据中的多个数据包的显示时序易受到外界环境干扰，例如宽温度范围、高湿度、高浮尘及电器电磁干扰等，容易由于干扰导致显示异常。
【发明内容】
本申请实施例提供了一种显示数据处理方法、装置、电子设备及存储介质，能够修正显示链路中显示数据的显示时序，从而改善显示链路由于干扰而导致的显示异常。
第一方面，本申请实施例提供了一种显示数据处理方法，所述方法包括：
获取显示数据；
将所述显示数据中的多个数据包解析为显示像素接口DPI信号；
若所述DPI信号的时序与预设时序一致，则发送所述显示数据；
若所述DPI信号的时序与预设时序不一致，则对所述多个数据包进行修正，使修正后的多个数据包解析得到的DPI信号的时序与所述预设时序一致，并发送包括所述修正后的多个数据包的显示数据。
本申请实施例中，由于显示链路中设有数据包解码器，能够将显示链路接收到的显示数据中的多个数据包解析为显示像素接口DPI信号，该DPI信号能够展现出多个数据包的时序，基于预设的时序，若确定出DPI信号的时序与预设的时序一致，表明上述显示数据中的多个数据包的时序正确，则基于显示链路发送该显示数据中的多个数据包，若确定出DPI信号的时序与预设的时序不一致，表明上述显示数据中的多个数据包的时序出现错误，则将上述多个数据包进行修正，使得修正后的多个数据包解析得到的DPI信号的时序与预设时序一致，再发送包括修正后的多个数据包的显示数据，保证显示屏便能够基于时序正确的多个数据包显示出正确的画面。
以使显示屏够基于时序正确的多个数据包显示出正确的画面。
可选的，所述显示数据为显示串行接口DSI数据。
本申请实施例中，获取显示数据中的显示数据为DSI数据。
可选的，所述显示数据包括控制时序数据包和显示数据包，所述多个数据包为所述显示数据中的控制时序数据包。
本申请实施例中，显示数据中包括控制时序数据包和显示数据包，其中，控制时序数据包用于实现显示控制或传输控制，显示数据包用于实现画面的显示，其中，控制时序数据包容易受到外界干扰而变化，因此，可以仅对显示数据中的控制时序数据包进行解析和修正，无需对显示数据包进行解析，所以显示数据中的多个数据包为控制时序数据包，以提高数据处理和传输速度。
可选的，所述控制时序数据包包括水平后肩HBP数据包、水平前肩HFP数据包、水平同步有效HSA数据包、垂直后肩VBP数据包、垂直前肩VFP数据包和垂直同步宽带VSA数据包。
本申请实施例中，控制时序数据包包括水平后肩HBP数据包、水平前肩HFP数据包、水平同步有效HSA数据包、垂直后肩VBP数据包、垂直前肩VFP数据包和垂直同步宽带VSA数据包，其中水平后肩HBP数据包、水平前肩HFP数据包以及水平同步有效HSA数据包表示行周期，垂直后肩VBP数据包、垂直前肩VFP数据包以及垂直同步宽带VSA数据包表示场周期，将显示数据中的多个数据包解析为显示像素接口DPI信号便是将上述的各种控制时序数据包解析为DPI信号。
可选的，所述DPI信号包括垂直同步VSYNC信号和水平同步HSYNC信号。
本申请实施例中，DPI信号包括垂直同步VSYNC信号和水平同步HSYNC信号，其中，垂直同步VSYNC信号表示每一帧画面对应的DPI信号，水平同步HSYNC信号表示每帧画面中一行对应的DPI信号，基于垂直同步VSYNC信号和水平同步HSYNC信号的时序与预设时序比较，能够判断出多个数据包的时序是否正确，即若垂直同步VSYNC信号和水平同步HSYNC信号的时序与预设时序一致，便判断出多个数据包的时序是正确的，若垂直同步VSYNC信号或水平同步HSYNC信号的时序与预设时序不一致，便判断出多个数据包的时序是错误的。
可选的，所述DPI信号包括显示数据信号中的无效显示信号。
本申请实施例中，显示数据信号包括有效显示信号和无效显示信号，其中，有效显示信号可以用于表征显示像素的灰阶值，实现显示功能，无效显示信号原本并无实际作用，而在本申请实施例中，DPI信号还包括显示数据信号中的无效显示信号，可以将原本无实际作用的无效显示信号复用为对显示数据中的数据包进行标识，以便于可以基于无效显示信号来确定DPI信号的时序与预设时序是否一致。
可选的，所述显示数据包括n条显示链路中的显示数据，n＞1；
所述将所述显示数据中的多个数据包解析为显示像素接口DPI信号包括：
基于所述n条显示链路依次将所述显示数据中的多个数据包解析为显示像素接口DPI信号。
本申请实施例中，当显示链路为串联的n条链路时，其中n为大于1的整数，显示数据便包括n条显示链路中的显示数据，当片上系统SOC与显示装置之间只有1条显示链路时，将显示数据中的多个数据包解析为显示像素接口DPI信号，而当片上系统SOC与显示装置之间的显示链路为n条时，每个显示链路中都设有数据包解码器，便基于n条显示链路依次将显示数据中的多个数据包解析为显示像素接口DPI信号，即每个显示链路中的数据包解码器都会对接收到的显示数据中的多个数据包进行解析，得到显示像素接口DPI信号，确定DPI信号的时序与预设的时序是否一致，若一致，则基于该显示链路发送多个数据包至下一条显示链路，若不一致，对多个数据包进行修正后再发送多个数据包至下一条显示链路，以使显示屏能够基于最终接收到的多个数据包显示正确的画面。
第二方面，本申请实施例提供了一种显示数据处理装置，所述装置包括：
获取单元，用于获取显示数据；
解析单元，用于将所述显示数据中的多个数据包解析为显示像素接口DPI信号；
发送单元，用于若所述DPI信号的时序与预设时序一致，则发送所述显示数据；
修正单元，用于若所述DPI信号的时序与预设时序不一致，则对所述多个数据包进行修正，使修正后的多个数据包解析得到的DPI信号的时序与所述预设时序一致，并发送包括所述修正后的多个数据包的显示数据。
可选的，所述显示数据为显示串行接口DSI数据。
可选的，所述显示数据包括控制时序数据包和显示数据包，所述多个数据包为所述显示数据中的控制时序数据包。
可选的，所述控制时序数据包包括：水平后肩HBP数据包、水平前肩HFP数据包、水平同步有效HSA数据包、垂直后肩VBP数据包、垂直前肩VFP数据包和垂直同步宽带VSA数据包。
可选的，所述DPI信号包括垂直同步VSYNC信号和水平同步HSYNC信号。
可选的，所述DPI信号包括显示数据信号中的无效显示信号。
可选的，所述显示数据包括n条显示链路中的显示数据，n＞1；
所述解析单元用于：
基于所述n条显示链路依次将所述显示数据中的多个数据包解析为显示像素接口DPI信号。
第三方面，本申请实施例提供了一种电子设备，所述电子设备包括至少一个处理器以及与所述至少一个处理器连接的存储器，所述至少一个处理器用于执行存储器中存储的计算机程序时实现如第一方面任一项所述方法的步骤。
第四方面，本申请实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面任一项所述方法的步骤。
应当理解的是，本发明实施例的第二～四方面与本发明实施例的第一方面的技术方案一致，各方面及对应的可行实施方式所取得的有益效果相似，不再赘述。
【附图说明】
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例提供的一种电子设备的结构示意图；
图2为本申请实施例提供的一种显示数据处理方法的流程示意图；
图3为本申请实施例提供的一种DSI数据的示意图；
图4为本申请实施例提供的一种DPI信号的示意图；
图5为本申请实施例提供的一种数据包解码器解析DSI数据包的示意图；
图6为本申请实施例提供的另一种电子设备的结构示意图；
图7为本申请实施例提供的一种显示方案的结构示意图；
图8为本申请实施例提供的一种显示数据处理装置的结构示意图；
图9为本申请实施例提供的另一种电子设备的结构示意图。
【具体实施方式】
为了更好的理解本说明书的技术方案，下面结合附图对本申请实施例进行详细描述。
应当明确，所描述的实施例仅仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本说明书保护的范围。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本说明书。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
随着显示技术的发展，显示方案愈发复杂，以使显示系统能够满足各种显示要求，并且用户对于显示屏上的显示效果的要求也愈高，其中，显示链路中传输的数据包的时序是确保显示屏中显示画面的显示效果的关键。
经本申请发明人研究发现，在数据包传输的过程中，由于数据包的显示时序易受到外界干扰，导致所传输的数据包的显示时序出现错误，使的显示屏基于时序错误的数据包进行显示后的显示画面会出现错行、缺屏的情况，从而影响了显示效果。
鉴于此，本申请实施例提供了一种显示数据处理方法，该方法可以应用于如图1所示的电子设备中，电子设备可以包括片上系统(System on Chip，SOC)和显示装置，考虑到显示装置离片上系统SOC较远时，在显示屏上显示画面需要由片上系统SOC长距离高速传输显示数据至显示装置，因此在片上系统SOC与显示装置之间存在有显示链路，即SOC通过显示链路通信连接于显示装置。SOC可以通过显示链路将显示数据发送至显示装置。显示链路中可以设置有显示数据处理装置，显示数据处理可以具体可以为显示链路芯片，SOC也可以为其他能够产生显示装置的装置，显示数据处理装置中可以设有数据包解码器(packetprotocol structure decoder)，数据包解码器具有数据包解析能力。显示装置可以是多种显示接口和多种显示接口对应的显示屏，比如移动行业处理器-串行显示接口MIPI-DSI、低电压差分信号接口LVDS、嵌入式显示端口EDP、高清多媒体接口HDMI，以及这4种接口对应的显示屏。
下面结合附图对本申请实施例提供的技术方案进行介绍。请参见图2，本发明实施例提供了一种显示数据处理方法，该方法可以应用于上述的显示数据处理装置，该方法流程描述如下：
步骤101、获取显示数据；
例如，接收SOC生成并发送的显示数据，显示数据例如为显示串行接口(DisplaySerial Interface，DSI)数据。如图3所示，以一种DSI数据的结构为例具体进行说明，图3示意了DSI数据中的数据包之间的时序。其中，垂直同步开始(Vertical Sync Start，VSS)数据包表示一帧数据场同步，水平同步开始(Horizontal Sync Start，HSS)数据包表示行同步开始，水平同步结束(Horizontal Sync End，HSE)数据包表示行同步结束。水平同步活动(Horizontal Sync Active，HSA)数据包、水平后肩(Horizontal Back Porch，HBP)数据包和水平前肩(Horizontal Front Porch，HFP)数据包所显示的行周期是由空白数据包填充的，其长度(包括数据包开销)计算出来，以匹配外设数据指定的周期。垂直同步活动(Horizontal Sync Active，VSA)数据包、垂直后肩(Horizontal Back Porch，VBP)数据包和垂直前肩(Vertical Front Porch，VFP)数据包所显示的场周期由HSS数据包、HSA数据包、HSE数据包、消隐或低功耗间隔(Blanking or Low Power Interval，BLLP)数据包和空白数据包组成的空白行填充，有效显示数据由每帧有效扫描行(Active lines per frame，VACT)数据传输。所以，对于整个显示链路，每个链路正确解析DSI同步周期包、时序(HBP、HFP、HSA、VBP、VFP、VSA)、显示数据是确保显示正常的根本所在。
步骤102、将显示数据中的多个数据包解析为显示像素接口(Display PixelInterface，DPI)信号。
其中，步骤102中的多个数据包为显示数据中的至少部分数据包。如图4所示，DPI信号与显示数据中的数据包对应，显示数据中的数据是封装后的数据包形式，在步骤102中，将其中的多个数据包进行解析，解析为DPI信号，DPI信号具有具体的信号波形。
步骤103、确定DPI信号的时序与预设时序是否一致，若是，即若DPI信号的时序与预设时序一致，则执行步骤104、发送显示数据至显示装置，若否，即若DPI信号的时序与预设时序不一致，则执行步骤105；
步骤105、对多个数据包进行修正，使修正后的多个数据包解析得到的DPI信号的时序与预设时序一致，并执行步骤106、发送包括修正后的多个数据包的显示数据至显示装置。
具体地，根据图3和图4所示可知，正确的显示数据中多个数据包的时序是固定的，所以说，正确的多个数据包在解析为DPI信号后，其中对应信号的时序也是固定的，固定的DPI信号时序即为预设时序，如果当前的显示数据没有被干扰而改变数据包的顺序，那么，解析后的DPI信号的时序应该与预设时序一致，所以说，如果在步骤103中判断DPI信号的时序与预设时序一致，则说明显示数据没有被干扰，是正确的显示数据，因此可以将正确的显示数据发送至显示设备。而如果当前的显示数据被外界干扰导致数据包的顺序异常，那么，解析后的DPI信号的时序会发生变化，即与预设时序不一致，此时则说明显示数据异常，因此，执行步骤105，对显示数据进行修正，之后发送修正后的显示数据至显示装置，以使显示装置可以正常显示。
本申请实施例中的显示数据处理方法，将显示数据中的多个数据包解析为DPI信号，再基于DPI信号的时序确定显示数据是否异常，如果异常，则对显示数据进行修正，即可以修正显示链路中显示数据的显示时序，从而改善显示链路由于干扰而导致的显示异常。
在一些实施例中，显示数据包括控制时序数据包和显示数据包，上述多个数据包为显示数据中的控制时序数据包。
具体地，控制时序数据包用于实现显示控制或传输控制，显示数据包用于实现画面的显示。控制时序数据包容易受到外界干扰而变化，因此，可以仅对显示数据中的控制时序数据包进行解析和修正，无需对显示数据包进行解析，以提高数据处理和传输速度。
在一些实施例中，控制时序数据包包括水平后肩HBP数据包、水平前肩HFP数据包、水平同步活动HSA数据包、垂直后肩VBP数据包、垂直前肩VFP数据包和垂直同步宽带VSA数据包，其中水平后肩HBP数据包、水平前肩HFP数据包以及水平同步有效HSA数据包表示行周期，垂直后肩VBP数据包、垂直前肩VFP数据包以及垂直同步活动VSA数据包表示场周期，将显示数据中的控制时序数据包解析为DPI信号则是将上述的各种控制时序数据包解析为DPI信号。
在一些实施例中，DPI信号包括垂直同步VSYNC信号和水平同步HSYNC信号，其中，垂直同步VSYNC信号表示每一帧画面对应的DPI信号，水平同步HSYNC信号表示每帧画面中一行对应的DPI信号，将显示数据中的控制时序数据包解析为DPI信号则是将控制时序数据包解析为垂直同步VSYNC信号和水平同步HSYNC信号。
具体地，例如在图4中，每帧中，显示区域对应的信号位于VBP对应的信号和VFP对应的信号之间；每行中，显示数据区域对应的信号位于HBP对应的信号和HFP之间。VSYNC信号包含对应VBP的部分和对应VFP的部分，HSYNC信号包含了对应HBP的部分和对应HFP的部分。对于正确的显示数据，在每帧中，控制时序对应的信号，例如VSYNC信号位于显示区域之外的部分的高低电平时序都是固定相同的；在每行中，控制时序对应的信号，例如HSYNC信号位于显示数据区域之外的部分的高低电平时序都是固定相同的。因此，可以根据上述信号来确定DPI信号的时序是否与预设时序一致。另外，对应异常的显示数据，根据DPI信号中高低电平时序，可以具体确定某一段DPI信号所对应的数据包，基于预设时序，即可以确定数据包具体发生了什么样的顺序错乱，从而可以对显示数据中的数据包的顺序进行调整，以实现数据包的修正。
在一些实施例中，DPI信号包括显示数据信号中的无效显示信号。
具体地，例如，在图4中，DB为显示数据信号，其中0、1、2、3、…、n为有效显示信号，0～n之外的部分为无效显示信号，有效显示信号可以用于表征显示像素的灰阶值，实现显示功能，无效显示信号原本并无实际作用，而在本申请实施例中，可以将原本无实际作用的无效显示信号复用为对显示数据中的数据包进行标识，以便于可以基于无效显示信号来确定DPI信号的时序与预设时序是否一致，即确定显示数据中的多个数据包的顺序是否异常，以及在多个数据包的顺序异常时，可以根据无效显示信号的标识来对显示数据中的数据包顺序进行修正。
在一些实施例中，如图5所示，显示链路中的数据包解码器可以将DSI数据中的多个数据包解析为VSYNC信号、HSYNC信号、DB信号和数据使能(Data Enable，DE)信号。
在一些实施例中，请参见图6，显示链路可以为串联的n条链路，其中n为大于1的整数，显示数据包括n条显示链路中的显示数据，要保证显示屏能够基于最终接收到的多个数据包显示正确的画面，就需要整体显示链路发送至显示装置的多个数据包的时序是正确的。
作为一种可能的实施方式，当片上系统SOC与显示装置之间的显示链路为n条时，可以在每条显示链路中都设有数据包解码器，便基于n条显示链路依次将显示数据中的多个数据包解析为DPI信号，即每条显示链路中的数据包解码器都会对接收到的显示数据中的多个数据包进行解析，得到DPI信号，确定DPI信号的时序与预设的时序是否一致，若一致，则基于该显示链路发送多个数据包至下一个显示链路，若不一致，对多个数据包进行修正后再发送多个数据包至下一个显示链路，以使显示屏能够基于最终接收到的多个数据包显示正确的画面。
例如，当显示链路1接收到显示数据中的多个数据包时，显示链路1中的数据包解码器会对该显示数据中的多个数据包进行解析，得到DPI信号，确定DPI信号的时序与预设的时序是否一致，若一致，则基于该显示链路发送多个数据包至显示链路2，若不一致，对多个数据包进行修正后再发送多个数据包至显示链路2，直到显示链路n中的数据包解码器对显示数据中的多个数据包进行解析，得到DPI信号，确定DPI信号的时序与预设的时序是否一致，若一致，则基于该显示链路发送多个数据包至显示装置，若不一致，对多个数据包进行修正后再发送多个数据包至显示装置。
请参见图7，为本申请实施例提供的一种显示方案，该显示方案可以运用于车载智能驾舱，由应用处理器AP(application process)发送的DSI数据经现场可编程门阵列(Field Programmable Gate Array，FPGA)将一路DSI数据转为两路dsi输出，分别为dsi1和dsi2，每路dsi再分别连接加串芯片Serializer进行数据处理，然后在通过FPD Link III接口连接解串芯片Deserializer进行数据处理，通过4个lvds接口分出4路LVDS信号，驱动4个车载屏幕Lvds panel1、Lvds panel2、Lvds panel3以及Lvds panel4，分别对应中控娱乐信息显示、副驾驶显示、仪表信息显示和抬头信息显示。其中FPGA对应显示链路1、加串器serializer对应显示链路2、解串器deserializer对应显示链路3，由3条串联的显示链路传输DSI数据，结合本申请实施例中，便基于3条显示链路依次将显示数据中的多个数据包解析为DPI信号，确定DPI信号的时序与预设的时序是否一致。
请参见图8，为本申请实施例提供的一种显示数据处理装置，该装置包括：获取单元201、解析单元202、发送单元203以及修正单元204。
获取单元201，用于获取显示数据；
解析单元202，用于将显示数据中的多个数据包解析为显示像素接口DPI信号；
发送单元203，用于若DPI信号的时序与预设时序一致，则发送显示数据；
修正单元204，用于若DPI信号的时序与预设时序不一致，则对多个数据包进行修正，使修正后的多个数据包解析得到的DPI信号的时序与预设时序一致，并发送包括修正后的多个数据包的显示数据。
可选的，显示数据为显示串行接口DSI数据。
可选的，显示数据包括控制时序数据包和显示数据包，多个数据包为显示数据中的控制时序数据包。
可选的，控制时序数据包包括：水平后肩HBP数据包、水平前肩HFP数据包、水平同步有效HSA数据包、垂直后肩VBP数据包、垂直前肩VFP数据包和垂直同步宽带VSA数据包。
可选的，DPI信号包括垂直同步VSYNC信号和水平同步HSYNC信号。
可选的，DPI信号包括显示数据信号中的无效显示信号。
可选的，显示数据包括n条显示链路中的显示数据，n＞1；
解析单元202用于：
基于n条显示链路依次将显示数据中的多个数据包解析为显示像素接口DPI信号。
请参见图9，基于同一发明构思，本申请实施例还提供了一种电子设备，该电子设备可以包括至少一个处理器301，该至少一个处理器301用于执行存储器中存储的计算机程序，实现本申请实施例提供的如图2所示的显示数据处理方法的步骤。
可选的，处理器301具体可以是中央处理器、特定ASIC，可以是一个或多个用于控制程序执行的集成电路。
可选的，该电子设备还可以包括与至少一个处理器301连接的存储器302，存储器302可以包括ROM、RAM和磁盘存储器。存储器302用于存储处理器301运行时所需的数据，即存储有可被至少一个处理器301执行的指令，至少一个处理器301通过执行存储器302存储的指令，执行如图1所示的方法。其中，存储器302的数量为一个或多个。其中，存储器302在图9中一并示出，但需要知道的是存储器302不是必选的功能模块，因此在图9中以虚线示出。
其中，获取单元201、解析单元202、发送单元203以及修正单元204与所对应的实体设备均可以是前述的处理器301。该电子设备可以用于执行图2所示的实施例所提供的方法。因此关于该电子设备中各功能模块所能够实现的功能，可参考图2所示的实施例中的相应描述，不多赘述。
本申请实施例还提供一种计算机存储介质，其中，计算机存储介质存储有计算机指令，当计算机指令在计算机上运行时，使得计算机执行如图2所述的方法。
以上所述仅为本说明书的较佳实施例而已，并不用以限制本说明书，凡在本说明书的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本说明书保护的范围之内。
Claims (10)
1.一种显示数据处理方法，其特征在于，包括：
获取显示数据；
将所述显示数据中的多个数据包解析为显示像素接口DPI信号；
若所述DPI信号的时序与预设时序一致，则发送所述显示数据；
若所述DPI信号的时序与预设时序不一致，则对所述多个数据包进行修正，使修正后的多个数据包解析得到的DPI信号的时序与所述预设时序一致，并发送包括所述修正后的多个数据包的显示数据。
2.根据权利要求1所述的方法，其特征在于，
所述显示数据为显示串行接口DSI数据。
3.根据权利要求1所述的方法，其特征在于，
所述显示数据包括控制时序数据包和显示数据包，所述多个数据包为所述显示数据中的控制时序数据包。
4.根据权利要求3所述的方法，其特征在于，
所述控制时序数据包包括：水平后肩HBP数据包、水平前肩HFP数据包、水平同步活动HSA数据包、垂直后肩VBP数据包、垂直前肩VFP数据包和垂直同步活动VSA数据包。
5.根据权利要求4所述的方法，其特征在于，
所述DPI信号包括垂直同步VSYNC信号和水平同步HSYNC信号。
6.根据权利要求4所述的方法，其特征在于，
所述DPI信号包括显示数据信号中的无效显示信号。
7.根据权利要求2至6中任意一项所述的方法，其特征在于，
所述显示数据包括n条显示链路中的显示数据，n＞1；
所述将所述显示数据中的多个数据包解析为显示像素接口DPI信号包括：
基于所述n条显示链路依次将所述显示数据中的多个数据包解析为显示像素接口DPI信号。
8.一种显示数据处理装置，其特征在于，所述装置包括：
获取单元，用于获取显示数据；
解析单元，用于将所述显示数据中的多个数据包解析为显示像素接口DPI信号；
发送单元，用于若所述DPI信号的时序与预设时序一致，则发送所述显示数据；
修正单元，用于若所述DPI信号的时序与预设时序不一致，则对所述多个数据包进行修正，使修正后的多个数据包解析得到的DPI信号的时序与所述预设时序一致，并发送包括所述修正后的多个数据包的显示数据。
9.一种电子设备，其特征在于，所述电子设备包括至少一个处理器以及与所述至少一个处理器连接的存储器，所述至少一个处理器用于执行存储器中存储的计算机程序时实现如权利要求1-7任一项所述方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-7任一项所述方法的步骤。
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