CN115686988A - 一种RISC-V架构Debug协议功能验证方法及系统 - Google Patents
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Abstract
本发明涉及RISC‑V架构Debug协议功能验证方法及系统，方法包括步骤：上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；验证装置根据对应的验证功能项，通过JTAG接口对目标RISC‑V架构芯片进行控制；验证装置再次通过JTAG接口对目标RISC‑V架构芯片进行查询，获取验证结果并上传至上位机；上位机将验证结果对外展现；本发明从硬件验证加速器的方面阐述对于RISC‑V架构Debug协议的验证，该发明是一套自上而下控制的验证系统，该验证方式解决了现有的芯片验证难度高的难题，降低了验证人员的门槛限制，而且大大提高了验证效率，节约了验证时间成本。
Description
技术领域
本发明涉及RISC-V架构Debug协议验证技术领域，更具体地说，涉及一种RISC-V架构Debug协议功能验证方法及系统。
背景技术
目前常用的RISC-V架构Debug协议功能验证方法是使用RTL仿真，传统的RTL仿真效率比较低，信号比较繁杂，验证结果不够清晰，验证环境搭建比较麻烦，而且RTL仿真使用的是虚拟环境，虚拟的环境一般过于理想，实际环境有时达不到这么理想的情况，导致RTL仿真验证覆盖不够全面，需要一种解决了芯片验证难度高、降低验证人员的门槛限制的RISC-V架构Debug协议功能验证方式方法。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种RISC-V架构Debug协议功能验证方法，还提供了一种RISC-V架构Debug协议功能验证系统。
本发明解决其技术问题所采用的技术方案是：
构造一种RISC-V架构Debug协议功能验证方法，其中，包括以下步骤：
上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；
验证装置根据对应的验证功能项，通过JTAG接口对目标RISC-V架构芯片进行控制；
验证装置再次通过JTAG接口对目标RISC-V架构芯片进行查询，获取验证结果并上传至上位机；
上位机将验证结果对外展现。
本发明所述的RISC-V架构Debug协议功能验证方法，其中，所述上位机囊括有RISC-V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。
本发明所述的RISC-V架构Debug协议功能验证方法，其中，所述上位机还设置有可视化界面。
本发明所述的RISC-V架构Debug协议功能验证方法，其中，所述验证装置接收指令，根据对应的验证功能项，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构芯片，实现功能的控制。
本发明所述的RISC-V架构Debug协议功能验证方法，其中，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线SystemBus和RISC-V Core；
验证装置通过软件控制对应的操作时序控制RISC-V架构芯片。
一种RISC-V架构Debug协议功能验证系统，其中，包括上位机和验证装置；
所述上位机，用于接收输入的验证功能项，通过通信接口将指令传输给验证装置；
所述验证装置，根据对应的验证功能项，通过JTAG接口对目标RISC-V架构芯片进行控制；通过JTAG接口对目标RISC-V架构芯片进行查询，获取验证结果并上传至上位机；
所述上位机，还用于将验证结果对外展现。
本发明所述的RISC-V架构Debug协议功能验证系统，其中，所述上位机囊括有RISC-V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。
本发明所述的RISC-V架构Debug协议功能验证系统，其中，所述上位机还设置有可视化界面。
本发明所述的RISC-V架构Debug协议功能验证系统，其中，所述验证装置接收指令，根据对应的验证功能项，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构芯片，实现功能的控制。
本发明所述的RISC-V架构Debug协议功能验证系统，其中，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线SystemBus和RISC-V Core；
所述验证装置通过软件控制对应的操作时序控制RISC-V架构芯片。
本发明的有益效果在于：本发明从硬件验证加速器的方面阐述对于RISC-V架构Debug协议的验证，该发明是一套自上而下控制的验证系统，在该系统下，操作上位机软件选择需要验证的功能项，通过通信接口将指令传输给验证装置，验证装置再根据对应的功能项，通过JTAG接口对目标RISC-V架构芯片进行控制，然后验证装置再次通过JTAG接口对目标RISC-V架构芯片进行查询，将验证结果上传至上位机，最后上位机将验证结果通过界面清晰的展现出来。该验证方式解决了现有的芯片验证难度高的难题，降低了验证人员的门槛限制，而且大大提高了验证效率，节约了验证时间成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图及实施例对本发明作进一步说明，下面描述中的附图仅仅是本发明的部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图：
图1是本发明较佳实施例的RISC-V架构Debug协议功能验证方法验证流程图；
图2是本发明较佳实施例的RISC-V架构Debug协议功能验证方法验证系统结构图；
图3是本发明较佳实施例的RISC-V架构Debug协议功能验证方法TAP的状态机示意图；
图4是本发明较佳实施例的RISC-V架构Debug协议功能验证方法RISC-V JTAG调试系统框图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的部分实施例，而不是全部实施例。基于本发明的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明较佳实施例的RISC-V架构Debug协议功能验证方法，如图1所示，同时参阅图2-4，包括以下步骤：
上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；
验证装置根据对应的验证功能项，通过JTAG接口对目标RISC-V架构芯片进行控制；
验证装置再次通过JTAG接口对目标RISC-V架构芯片进行查询，获取验证结果并上传至上位机；
上位机将验证结果对外展现；
本发明从硬件验证加速器的方面阐述对于RISC-V架构Debug协议的验证，该发明是一套自上而下控制的验证系统，在该系统下，操作上位机软件选择需要验证的功能项，通过通信接口将指令传输给验证装置，验证装置再根据对应的功能项，通过JTAG接口对目标RISC-V架构芯片进行控制，然后验证装置再次通过JTAG接口对目标RISC-V架构芯片进行查询，将验证结果上传至上位机，最后上位机将验证结果通过界面清晰的展现出来。该验证方式解决了现有的芯片验证难度高的难题，降低了验证人员的门槛限制，而且大大提高了验证效率，节约了验证时间成本；
相比于传统的RTL仿真，本发明验证效率更高、验证操作简单、验证结果清晰、环境搭建方便、验证覆盖更加全面且贴合实际环境，更好的适用于对RISC-V架构的MCU进行Debug协议功能的验证和对RISC-V架构的MCU软件程序的烧录、仿真与调试。
优选的，上位机囊括有RISC-V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑，并开发有可视化界面；
在本方案中，上位机是功能验证的发起端以及结束端，是与验证人员直接交互的软件，该上位机需要开发清晰的可视化界面以及开发与验证装置相关通信逻辑。该上位机需要囊括所有RISC-V架构Debug协议的功能项，并通过可视化界面清晰的标明，便于验证人员选择；该上位机需要将验证结果清晰的通过界面展现出来，便于验证人员查看；该上位机还需要完成与验证装置之间的通信协议控制逻辑。
优选的，验证装置接收指令，根据对应的验证功能项，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构芯片，实现功能的控制；JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC-VCore；验证装置通过软件控制对应的操作时序控制RISC-V架构芯片；
验证装置是该系统中的一个中转站，通过接收上位机的控制命令控制目标MCU（RISC-V架构芯片），再将目标MCU的验证结果转发给上位机；该装置通过通信接口接收对应的验证指令，在根据对应的验证指令，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构MCU，实现功能的控制；再通过JTAG接口查询目标功能运行结果，然后再将运行结果通过上位机接口上传给上位机。
验证装置和上位机的通信接口可以使用通用通信接口，包括串口接口，CAN总线，I2C总线，SPI总线等其他通用的总线接口，也可以使用自定义的总线接口。通信协议需要自定义，即设计一个强壮的通信协议，其基本要求是：支持一对一、支持多命令、支持长数据、完善的帧校验并且支持上下行传输。
JTAG作为一项国际标准测试协议（IEEE1149.1兼容），主要用于芯片内部测试和调试，JTAG的基本原理是在器件内部定义一个TAP（Test Access Port）（测试访问口）通过专用的JTAG测试工具对内部节点进行测试。TAP是一个通用的端口，通过TAP可以访问芯片提供的所有数据寄存器（DR）和指寄存器（IR）。对整个TAP的控制是通过TAP Controller来完成的。TAP总共包括5个信号接口TCK、TMS、TDI、TDO和TRST：其中4个是输入信号接口和另外1个是输出信号接口。TAP的状态机如图3所示，总共有16个状态。在图中，每个六边形表示一个状态，六边形中标有该状态的名称和标识代码。图中的箭头表示了TAP Controller内部所有可能的状态转换流程。状态的转换是由TMS控制的，所以在每个箭头上有标有tms=0或者tms=1。在TCK的驱动下，从当前状态到下一个状态的转换是由TMS信号决定。
RISC-V JTAG调试系统框图如图4所示，JTAG硬件接口可以通过DTM访问调试总线Debug Bus，Debug Bus又可以访问调试模块内部的Debug Moudule，通过访问DebugMoudule内部的模块，可以访问到MCU的系统总线System Bus和RISC-V Core，通过RISC-VJTAG调试系统框图可以看出，验证装置通过软件控制对应的操作时序，就可以到达控制RISC-V架构MCU的目的。
验证装置根据以上介绍的JTAG接口协议和RISC-V JTAG调试模块概述，编写JTAG控制时序，即可根据接收的指令对RISC-V架构MCU进行控制，比如读目标MCU的内存、Halt目标MCU、写目标MCU寄存器、单步调试目标MCU程序等。
一种RISC-V架构Debug协议功能验证系统，参阅图2，包括上位机和验证装置；
上位机，用于接收输入的验证功能项，通过通信接口将指令传输给验证装置；
验证装置，根据对应的验证功能项，通过JTAG接口对目标RISC-V架构芯片进行控制；通过JTAG接口对目标RISC-V架构芯片进行查询，获取验证结果并上传至上位机；
上位机，还用于将验证结果对外展现；
本发明从硬件验证加速器的方面阐述对于RISC-V架构Debug协议的验证，该发明是一套自上而下控制的验证系统，在该系统下，操作上位机软件选择需要验证的功能项，通过通信接口将指令传输给验证装置，验证装置再根据对应的功能项，通过JTAG接口对目标RISC-V架构芯片进行控制，然后验证装置再次通过JTAG接口对目标RISC-V架构芯片进行查询，将验证结果上传至上位机，最后上位机将验证结果通过界面清晰的展现出来。该验证方式解决了现有的芯片验证难度高的难题，降低了验证人员的门槛限制，而且大大提高了验证效率，节约了验证时间成本。
优选的，上位机囊括有RISC-V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑，上位机还设置有可视化界面；
上位机具体内容参照上述描述，此处不再赘述。
优选的，验证装置接收指令，根据对应的验证功能项，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构芯片，实现功能的控制；JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC-VCore；验证装置通过软件控制对应的操作时序控制RISC-V架构芯片；
验证装置具体内容参照上述描述，此处不再赘述。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (10)
1.一种RISC-V架构Debug协议功能验证方法，其特征在于，包括以下步骤：
上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；
验证装置根据对应的验证功能项，通过JTAG接口对目标RISC-V架构芯片进行控制；
验证装置再次通过JTAG接口对目标RISC-V架构芯片进行查询，获取验证结果并上传至上位机；
上位机将验证结果对外展现。
2.根据权利要求1所述的RISC-V架构Debug协议功能验证方法，其特征在于，所述上位机囊括有RISC-V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。
3.根据权利要求2所述的RISC-V架构Debug协议功能验证方法，其特征在于，所述上位机还设置有可视化界面。
4.根据权利要求1-3任一所述的RISC-V架构Debug协议功能验证方法，其特征在于，所述验证装置接收指令，根据对应的验证功能项，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构芯片，实现功能的控制。
5.根据权利要求4所述的RISC-V架构Debug协议功能验证方法，其特征在于，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC-V Core；
验证装置通过软件控制对应的操作时序控制RISC-V架构芯片。
6.一种RISC-V架构Debug协议功能验证系统，其特征在于，包括上位机和验证装置；
所述上位机，用于接收输入的验证功能项，通过通信接口将指令传输给验证装置；
所述验证装置，根据对应的验证功能项，通过JTAG接口对目标RISC-V架构芯片进行控制；通过JTAG接口对目标RISC-V架构芯片进行查询，获取验证结果并上传至上位机；
所述上位机，还用于将验证结果对外展现。
7.根据权利要求6所述的RISC-V架构Debug协议功能验证系统，其特征在于，所述上位机囊括有RISC-V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。
8.根据权利要求6所述的RISC-V架构Debug协议功能验证系统，其特征在于，所述上位机还设置有可视化界面。
9.根据权利要求6-8任一所述的RISC-V架构Debug协议功能验证系统，其特征在于，所述验证装置接收指令，根据对应的验证功能项，按照RISC-V架构的JTAG调试协议，控制目标RISC-V架构芯片，实现功能的控制。
10.根据权利要求9所述的RISC-V架构Debug协议功能验证系统，其特征在于，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC-V Core；
所述验证装置通过软件控制对应的操作时序控制RISC-V架构芯片。
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Cited By (1)
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|---|---|---|---|---|
| CN115905029A (zh) * | 2023-02-16 | 2023-04-04 | 北京智芯微电子科技有限公司 | 芯片验证的系统架构、方法、装置、设备、介质及芯片 |
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2022
- 2022-12-20 CN CN202211638197.2A patent/CN115686988A/zh active Pending
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| CN115905029A (zh) * | 2023-02-16 | 2023-04-04 | 北京智芯微电子科技有限公司 | 芯片验证的系统架构、方法、装置、设备、介质及芯片 |
| CN115905029B (zh) * | 2023-02-16 | 2023-05-30 | 北京智芯微电子科技有限公司 | 芯片验证的系统架构、方法、装置、设备、介质及芯片 |
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