CN105653409A - 一种基于数据类型转换的硬件仿真器验证数据提取系统 - Google Patents

一种基于数据类型转换的硬件仿真器验证数据提取系统 Download PDF

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Abstract

本发明提供了一种基于数据类型转换的硬件仿真器验证数据提取系统，该系统包括SystemVerilog单元和SystemC单元两部分，其中，SystemVerilog单元接收从外部硬件仿真器输送来的输入，对输入数据进行检查后，将数据打包成数据包，之后发送给SystemC单元，SystemC单元将SystemVerilog中定义的六种数据类型按照一一对应的方式修改为SystemC中定义的六种数据类型，之后按照软件仿真器的仿真精度将数据包发送给软件仿真器，从而以比较高的效率将运行在硬件仿真器上的被测单元的运行结果提取出来，与运行在工作站上软件仿真器中的预先设定的结构进行对比，实现对被测单元运行结果的判定。这种方法具备数据包灵活、仿真速度快、软件仿真器接口灵活等多种优点。

Description

一种基于数据类型转换的硬件仿真器验证数据提取系统
技术领域
本发明涉及一种基于数据类型转换的硬件仿真器(Emulator)验证数据提取系统，属于硬件加速仿真验证技术领域。
该系统从运行在硬件仿真器中的被测单元(Designundertest，DUT)中提取数据，传输到运行在工作站(Workstation)的软件仿真器(Simulator)上，与预先设定的结果进行对比。
背景技术
随着电子设计自动化技术和微电子制造技术的不断发展，超大规模集成电路的设计复杂程度不断提高，与之相应的，其功能验证的复杂度也在大大增加。以系统芯片(SystemonaChip，SoC)为例，功能验证过程通常需要占用整个SoC开发周期70％以上的时间。
为了提高功能验证效率，通常会使用硬件仿真器提高仿真速度，特别是提高软硬件协同仿真的速度。此时，为了准确定位问题，一般需要在与硬件仿真器连接的工作站上运行软件仿真器，使运行过程的数据与预期结构进行对比。这就需要在硬件仿真器上不断提取出DUT运行的结果数据，并发送到软件仿真器中。此时，连接在两种仿真器之间的数据提取系统的设计对验证效率产生较大影响。目前，常用验证数据提取系统常用采用软件仿真器或者硬件仿真器为自带，这种数据提取系统执行过程比较复杂，导致数据提取效率不高，对基于硬件仿真器进行验证的进度具有较大的影响。
为了解决此问题，必须改进验证数据提取系统的设计方法，建立一种兼顾高效率、低开销的硬件仿真器验证数据提取系统。
发明内容
本发明解决的技术问题是：克服现有技术不足，提出一种基于数据类型转换的硬件仿真器验证数据提取系统。该系统包括SystemVerilog单元和SystemC单元两部分，通过数据类型转换数据从SystemVerilog单元到SystemC单元的传输，从而以比较高的效率将运行在硬件仿真器上的被测单元的运行结果提取出来，与软件仿真器中设定的结果进行对比，实现对被测单元运行结果的判定。
本发明的技术解决方案是：一种基于数据类型转换的硬件仿真器验证数据提取系统，包括两部分：SystemVerilog单元和SystemC单元；
SystemVerilog单元，包括：SystemVerilog单元数据打包模块、SystemVerilog单元配置模块；
SystemC单元，包括：SystemC单元数据类型转换模块、SystemC单元时序同步导出模块、SystemC单元配置模块；
SystemVerilog单元配置模块，预先设置两个参数，分别为接收输入数据的数据量阀值、输入数据正确性检查判断参数，并将这两个参数输送到SystemVerilog单元数据打包模块；
SystemVerilog单元数据打包模块的输入为外部连接的硬件仿真器的输出，硬件仿真器以周期为时间单位，向SystemVerilog单元数据打包模块输入数据，输入的数据包括运行在硬件仿真器中的被测单元中的存储地址、该地址写入或读出的数据和执行的功能种类，SystemVerilog单元数据打包模块将从硬件仿真器中输入的数据打包成数据包，将此数据包输送给SystemC单元数据类型转换模块；
SystemC单元配置模块，保持预先设置外部软件仿真器的仿真精度，在SystemC单元运行时，将外部软件仿真器的仿真精度输送给SystemC单元时序同步导出模块；
SystemC单元数据类型转换模块，接收到SystemVerilog单元数据打包模块传送过来的数据包，将该数据包中按照SystemVerilog语法定义的bit、byte、byteunsigned、shortint、shortintunsigned、intunsigned这六种数据类型，按照一一对应的方式分别修改为符合SystemC语法定义的bool、char、unsignedchar、short、unsignedshort、unsignedint六种数据类型，把修改后的数据包输送到SystemC单元时序同步导出模块；
SystemC单元时序同步导出模块，将SystemC单元数据类型转换模块输出的包含SystemC语法定义的运行在硬件仿真器上的被测单元内的地址、该地址写入或读出的数据和执行的功能种类的数据包，根据外部软件仿真器的接口类型对该数据包进行封装，得到外部软件仿真器能够接收的数据包，之后根据SystemC单元配置模块输出的软件仿真器的仿真精度，将完成封装的数据包发送给外部软件仿真器。由此完成在硬件仿真器中的被测单元的数据传输到软件仿真器中，实现对硬件仿真器测试结果数据的提取，软件仿真器获得此数据后，能够与在软件仿真器中预先设定的数据进行比较，判断被测单元仿真结果是否正确，如果从硬件仿真器中提取的数据与软件仿真器中设定的数据一致，则判定在硬件仿真器中仿真的被测单元的行为正确，如果从硬件仿真器中提取的数据与软件仿真器中设定的数据不一致，则判定在硬件仿真器中仿真的被测单元的行为错误。
所述向SystemVerilog单元数据打包模块输入的包括存储地址、该地址写入或读出的数据及执行的功能种类的数据，其中存储地址为在外部硬件仿真器中仿真的被测单元内部的地址，该地址写入或读出的数据为向被测单元对应的内部地址写入或读出的数据、执行的功能种类为对被测单元内部的内部地址的读写操作；
所述SystemVerilog单元配置模块保存的两个参数的作用分别为：接收输入数据的数据量阀值，控制SystemVerilog单元数据打包模块一次能够接收外部硬件仿真器发出的数据的最大数量不超过接收输入数据的数据量阀值，输入数据正确性检查判断参数，用来检查输入数据是否满足向SystemVerilog单元数据打包模块输入的数据的要求，要求为：存储地址为运行在外部硬件仿真器中上的被测单元内部的地址，该地址写入或读出的数据为向被测单元对应的内部地址写入或读出的数据。
所述SystemC单元配置模块中保存的仿真精度包括周期级精度和事务级精度。周期级精度是指以在软件仿真器中包含的时钟信号的周期时间长度为精度进行数据更新，事务级精度是指以在软件仿真器中包含的时钟信号的周期时间长度为基本时间单元，多个基本时间单元组成一个事务传输时间，并以此为精度进行数据更新。
所述保存在SystemC单元配置模块中的外部软件仿真器的仿真精度，包含仿真时间单位和仿真时间单位的最小分辨率，针对工作频率不超过1GHz的被测单元，仿真时间单位选取ns，仿真时间单位的最小分辨率选取1ps。
所述SystemC单元时序同步导出模块中对接收到的数据包按照软件仿真器的接口进行封装时，可以采用两种方式，针对寄存器级仿真采用信号接口封装，针对事务级仿真，采用事务接口封装。
所述SystemC单元时序同步导出模块中采用SystemC中定义的wait(时延长度，时延精度)这个函数实现对输入数据的时延设定，其中，时延精度与外部软件仿真器的仿真精度一致，时延长度为时延精度的整数倍，当仿真精度为周期级时，时延长度为1，当仿真精度为事务级时，时延长度为SystemVerilog单元数据打包模块从外部硬件仿真器中获取本次数据输入的时间长度。
本发明与现有技术相比的有益效果是：
(1)本发明中，一种基于数据类型转换的硬件仿真器验证数据提取系统采用SystemVerilog单元和SystemC单元两个部分组成，结构简单、实现比较容易、运行速度快。
(2)本发明中，一种基于数据类型转换的硬件仿真器验证数据提取系统采用标准的SystemVerilog和SystemC语言设计，不使用特定仿真工具厂商设计的编程语言，通用性好，有利于在不同仿真环境中移植和集成。
(3)本发明中，SystemVerilog单元数据打包模块的输入由数据、该地址写入或读出的数据和功能种类组成，能适应处理器、系统芯片、定制集成电路等多种以地址寻址的被测单元。
(4)本发明中，SystemC单元数据类型转换模块中进行转换的数据类型包含了bool(布尔型)、char(字节型)、unsignedchar(无符号字节型)、short(短整型)、unsignedshort(无符号短整型)、unsignedint(有符号整型)六种数据类型，能够满足数据流、独立数据类型、结构体数据类型、共用体数据类型等多种数据方式，能满足不同被测单元的需要。
附图说明
图1为所述一种基于数据类型转换的硬件仿真器验证数据提取系统的结构图。
具体实施方式
本专利所述一种基于数据类型转换的硬件仿真器验证数据提取系统的结构如图1所示，整个接口由SystemVerilog单元和SystemC单元两部分组成，通过SystemC单元数据类型转换模块完成SystemVerilog数据类型到SystemC数据类型的转换，实现从硬件仿真器提取被测单元的测试数据，输送到软件仿真器，实现对被测单元运行结果正确性的判定。
对于SystemVerilog单元配置模块，该模块输出的接收输入数据的数据量阀值和输入数据正确性检查判断依据两个参数，用以控制SystemVerilog单元数据打包模块。收输入数据的数据量阀值，确定能够从硬件仿真器收到的数据的最大值；输入数据正确性检查判断依据告知判断硬件仿真器收到的数据的完整性，分析数据中是否包含数据、该地址写入或读出的地址和执行的功能种类三项内容，三项内容的值是否正确。
对于SystemVerilog单元数据打包模块，该模块以周期为单位，从硬件仿真器中获得数据，之后生成SystemC单元数据类型转换模块的输入，数据中包含被测单元的数据、该地址写入或读出的地址和执行的功能种类，执行的功能种类包括字节读/写、半字读/写、字读/写、突发读/写。对于每次向SystemC单元数据类型转换模块传输数据都封装为数据包，数据包中包含被测单元的数据、该地址写入或读出的地址和执行的功能类型。
对于SystemC单元配置模块，保存外部运行的软件仿真器的仿真精度，该信息输送到SystemC单元时序同步导出模块，控制这个模块按照软件仿真器的仿真精度向软件仿真器发送数据。
对于SystemC单元数据类型转换模块，需要在其中设置一个SystemC方法(method)，循环执行该方法，不断获取SystemVerilog单元传递过来的数据包，并对其中的数据类型进行判断，分别将SystemVerilog语法定义的bit(比特型)、byte(字节型)、byteunsigned(无符号字节型)、shortint(短整型)、shortintunsigned(无符号短整型)、intunsigned(无符号整型)这六种数据类型，按照一一对应的方式分别修改为符合SystemC语法定义的bool(布尔型)、char(字节型)、unsignedchar(无符号字节型)、short(短整型)、unsignedshort(无符号短整型)、unsignedint(有符号整型)六种数据类型，六种数据类型的修改方法相同，即，不改变数据本身，仅改变该数据在SystemVerilog和SystemC两种语言中的类型定义，例如：有数据为12，在SystemVerilog中定义为bytedata＝12，修改后为满足SystemC语法定义的chardata＝12，数据类型修改完成后，将数据包输送给SystemC单元时序同步导出模块。
对于SystemC单元时序同步导出模块，首先依据外部软件仿真器的接口对数据进行封装，如果软件仿真器的接口为信号接口，则分别按照地址、数据、控制三类信号的信号逐根与收到的数据包中的地址、数据、执行操作的类型进行对应，形成每一根信号的输入，如果软件仿真器的接口为事务接口，则将收到的数据包直接作为事务接口的数据输送给软件仿真器。之后，SystemC单元时序同步导出模块按照从SystemC单元配置模块接收到的仿真时间精度，形成时延，并将接收SystemC单元数据类型转换模块输出数据的时间与软件仿真器当前运行时间进度对比，如果SystemC单元数据类型转换模块输出数据的时间小于等于软件仿真器当前运行时间，则参数时延长度设置为零，如果SystemC单元数据类型转换模块输出数据的时间大于软件仿真器当前运行时间，则参数时延长度设置为SystemC单元数据类型转换模块输出数据的时间与软件仿真器当前运行时间的差；之后，通过调用SystemC中定义的wait(时延长度，时延精度)这个函数实现对输入数据的时延。最后，将完成时序同步的数据输送给软件仿真器，并与软件仿真器中的设定结果进行对比，判定被测单元结果是否正确。
实施例：
当使用硬件仿真器验证以AMBA总线作为内部互联总线的系统芯片时，需要将AMBA总线上传输的数据提取出来，与软件仿真器内设定的结果进行对比。其中，被测单元中的AMBA总线为仿真精度为周期精确、一次传输最长为8个字，软件仿真器中预设结果采用SystemC语言编写，软件仿真器仿真精度为事务级精确，使用32位宽事务接口与本系统通信。
使用本发明所述一种基于数据类型转换的硬件仿真器验证数据提取系统进行验证数据提取时，首先配置SystemVerilog单元配置模块和SystemC单元配置模块。对于SystemVerilog单元配置模块，接收输入数据的数据量阀值为8，输入数据正确性检查判断参数设置为对地址、数据和执行的功能种类三项进行检查，保证输入数据有效；对于SystemC单元配置模块，仿真时间精度配置为事务级，软件仿真器数据接口为32位的事务接口。
硬件仿真器输出运行在硬件仿真器上的测出单元的AMBA总线上的信号，包含AMBA地址、AMBA上传输数据以及AMBA读写操作类型三个信息，输送进SystemVerilog单元数据打包模块。SystemVerilog单元数据打包模块以周期为单位接收到硬件仿真器输出的数据后，按照接收到的数据长度生成数据包，例如接收到数据长度为8字，则生成10个字的数据包，其中第1个字保存AMBA地址、第2个字保存执行的功能种类、后面8个字保存AMBA总线上传输的数据。SystemVerilog单元数据打包模块将生成数据包传递给SystemC单元数据类型转换模块。
SystemC单元数据类型转换模块中的SystemC方法(method)在本系统启动时即开始循环运行，等待SystemVerilog单元数据打包模块的输入。获得输入后，对其中的数据类型进行分析，并进行转换。例如：接收到的10个字的数据包(其中，第1个字保存AMBA地址、第2个字保存执行的功能类型、后面8个字保存AMBA总线上传输的数据)，10个字均为SystemVerilog中的intunsigned类型，SystemC单元数据类型转换模块逐个将它们修改为SystemC中的unsignedint类型，并将转换后的数据包发送给SystemC单元时序同步导出模块。
SystemC单元时序同步导出模块获取软件仿真器当前运行时间，并与SystemC单元数据类型转换模块收到数据的时间对比。仍以上述8字节长的AMBA传输为例，当前软件仿真器时间80纳秒，SystemC单元数据类型转换模块收到数据的时间为82纳秒，则时延长度设置为2纳秒、时延精度设置为NS，并通过wait(2，sc_core::SC_NS)实现时延。
SystemC单元时序同步导出模块时延计算完成后，按照软件仿真器的32位事务接口将数据分成10个字，逐个采用事务接口发送给软件仿真器。之后，与软件仿真器中的预设结果进行对此，从而判断被测单元的运行结果是否正确。例如：软件仿真器中预置的被测单元的正确运行结果是向AMBA地址0x4000000写入数据0x12345678，如果从运行在硬件仿真器中的被测单元中提取的数据包中的地址、该地址写入或读出的数据和执行操作的种类也分别为0x4000000、0x12345678和写操作，则判定被测单元运行结果正确，否则判定运行结果错误。从而实现从硬件仿真器中提取被测单元运行结果输送到软件仿真器中，并实现结果是否正确的判定。
本发明中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (7)

1.一种基于数据类型转换的硬件仿真器验证数据提取系统，包括两部分：SystemVerilog单元和SystemC单元；
SystemVerilog单元，包括：SystemVerilog单元数据打包模块、SystemVerilog单元配置模块；
SystemC单元，包括：SystemC单元数据类型转换模块、SystemC单元时序同步导出模块、SystemC单元配置模块；
SystemVerilog单元配置模块，预先设置两个参数，分别为接收输入数据的数据量阀值、输入数据正确性检查判断参数，并将这两个参数输送到SystemVerilog单元数据打包模块；
SystemVerilog单元数据打包模块的输入为外部连接的硬件仿真器的输出，硬件仿真器以周期为时间单位，向SystemVerilog单元数据打包模块输入数据，输入的数据包括运行在硬件仿真器中的被测单元中的存储地址、该地址写入或读出的数据和执行的功能种类，SystemVerilog单元数据打包模块将从硬件仿真器中输入的数据打包成数据包，将此数据包输送给SystemC单元数据类型转换模块；
SystemC单元配置模块，保持预先设置外部软件仿真器的仿真精度，在SystemC单元运行时，将外部软件仿真器的仿真精度输送给SystemC单元时序同步导出模块；
SystemC单元数据类型转换模块，接收到SystemVerilog单元数据打包模块通过传送过来的数据包，将该数据包中按照SystemVerilog语法定义的bit、byte、byteunsigned、shortint、shortintunsigned、intunsigned这六种数据类型，按照一一对应的方式分别修改为符合SystemC语法定义的bool、char、unsignedchar、short、unsignedshort、unsignedint六种数据类型，把修改后的数据包输送到SystemC单元时序同步导出模块；
SystemC单元时序同步导出模块，将SystemC单元数据类型转换模块输出的包含SystemC语法定义的运行在硬件仿真器上的被测单元内的地址、该地址写入或读出的数据和执行的功能种类的数据包，根据外部软件仿真器的接口类型对该数据包进行封装，得到外部软件仿真器能够接收的数据包，之后根据SystemC单元配置模块输出的软件仿真器的仿真精度，将完成封装的数据包发送给外部软件仿真器。由此完成在硬件仿真器中的被测单元的数据传输到软件仿真器中，实现对硬件仿真器测试结果数据的提取，软件仿真器获得此数据后，能够与在软件仿真器中预先设定的数据进行比较，判断被测单元仿真结果是否正确，如果从硬件仿真器中提取的数据与软件仿真器中设定的数据一致，则判定在硬件仿真器中仿真的被测单元的行为正确，如果从硬件仿真器中提取的数据与软件仿真器中设定的数据不一致，则判定在硬件仿真器中仿真的被测单元的行为错误。
2.根据权利要求书1所述一种基于数据类型转换的硬件仿真器验证数据提取系统，其特征在于：所述向SystemVerilog单元数据打包模块输入的包括存储地址、该地址写入或读出的数据及执行的功能种类的数据，其中存储地址为在外部硬件仿真器中仿真的被测单元内部的地址，该地址写入或读出的数据为向被测单元对应的内部地址写入或读出的数据、执行的功能种类为对被测单元内部的内部地址的读写操作。
3.根据权利要求书2所述一种基于数据类型转换的硬件仿真器验证数据提取系统，其特征在于：所述SystemVerilog单元配置模块保存的两个参数的作用分别为：接收输入数据的数据量阀值，控制SystemVerilog单元数据打包模块一次能够接收外部硬件仿真器发出的数据的最大数量不超过接收输入数据的数据量阀值，输入数据正确性检查判断参数，用来检查输入数据是否满足向SystemVerilog单元数据打包模块输入的数据的要求，要求为：存储地址为运行在外部硬件仿真器中上的被测单元内部的地址，该地址写入或读出的数据为向被测单元对应的内部地址写入或读出的数据。
4.根据权利要求书1所述一种基于数据类型转换的硬件仿真器验证数据提取系统，其特征在于：所述SystemC单元配置模块中保存的仿真精度包括周期级精度和事务级精度。
5.根据权利要求书1所述一种基于数据类型转换的硬件仿真器验证数据提取系统，其特征在于：所述保存在SystemC单元配置模块中的外部软件仿真器的仿真精度，包含仿真时间单位和仿真时间单位的最小分辨率，针对工作频率不超过1GHz的被测单元，仿真时间单位选取ns，仿真时间单位的最小分辨率选取1ps。
6.根据权利要求书1所述一种基于数据类型转换的硬件仿真器验证数据提取系统，其特征在于：所述SystemC单元时序同步导出模块中对接收到的数据包按照软件仿真器的接口进行封装时，可以采用两种方式，针对寄存器级仿真采用信号接口封装，针对事务级仿真，采用事务接口封装。
7.根据权利要求书1所述一种基于数据类型转换的硬件仿真器验证数据提取系统，其特征在于：所述SystemC单元时序同步导出模块中采用SystemC中定义的wait(时延长度，时延精度)这个函数实现对输入数据的时延设定，其中，时延精度与外部软件仿真器的仿真精度一致，时延长度为时延精度的整数倍，当仿真精度为周期级时，时延长度为1，当仿真精度为事务级时，时延长度为SystemVerilog单元数据打包模块从外部硬件仿真器中获取本次数据输入的时间长度。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106682370A (zh) * 2017-02-28 2017-05-17 郑州云海信息技术有限公司 一种仿真验证系统
CN109460244A (zh) * 2018-10-26 2019-03-12 苏州浪潮智能软件有限公司 一种屏蔽硬件差异的软件方法
CN111294155A (zh) * 2016-11-17 2020-06-16 华为技术有限公司 一种适配器、数据传输系统及方法
CN111507053A (zh) * 2020-04-30 2020-08-07 深圳探科技术有限公司 集成电路仿真中数据通信的方法、模块、存储介质及系统
CN113947048A (zh) * 2021-10-21 2022-01-18 杭州云合智网技术有限公司 用于对待测设计进行验证的接口连接方法及相关设备
WO2023103334A1 (zh) * 2021-12-08 2023-06-15 深圳云天励飞技术股份有限公司 一种神经网络模拟器的数据处理方法、装置和终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070174795A1 (en) * 2005-12-30 2007-07-26 Luciano Lavagno System and method for synthesis reuse
US20080098339A1 (en) * 2004-10-01 2008-04-24 Chan Terence W Racecheck: a race logic analyzer program for digital integrated circuits
CN101499937A (zh) * 2009-03-16 2009-08-05 盛科网络（苏州）有限公司 一种基于fpga的软硬件协同仿真验证系统及方法
CN104866638A (zh) * 2014-02-25 2015-08-26 超威半导体公司 用于dram 系统的验证方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080098339A1 (en) * 2004-10-01 2008-04-24 Chan Terence W Racecheck: a race logic analyzer program for digital integrated circuits
US20070174795A1 (en) * 2005-12-30 2007-07-26 Luciano Lavagno System and method for synthesis reuse
CN101499937A (zh) * 2009-03-16 2009-08-05 盛科网络（苏州）有限公司 一种基于fpga的软硬件协同仿真验证系统及方法
CN104866638A (zh) * 2014-02-25 2015-08-26 超威半导体公司 用于dram 系统的验证方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111294155A (zh) * 2016-11-17 2020-06-16 华为技术有限公司 一种适配器、数据传输系统及方法
CN111294155B (zh) * 2016-11-17 2021-12-31 华为技术有限公司 一种适配器、数据传输系统及方法
CN106682370A (zh) * 2017-02-28 2017-05-17 郑州云海信息技术有限公司 一种仿真验证系统
CN106682370B (zh) * 2017-02-28 2020-07-28 苏州浪潮智能科技有限公司 一种仿真验证系统
CN109460244A (zh) * 2018-10-26 2019-03-12 苏州浪潮智能软件有限公司 一种屏蔽硬件差异的软件方法
CN111507053A (zh) * 2020-04-30 2020-08-07 深圳探科技术有限公司 集成电路仿真中数据通信的方法、模块、存储介质及系统
CN113947048A (zh) * 2021-10-21 2022-01-18 杭州云合智网技术有限公司 用于对待测设计进行验证的接口连接方法及相关设备
WO2023103334A1 (zh) * 2021-12-08 2023-06-15 深圳云天励飞技术股份有限公司 一种神经网络模拟器的数据处理方法、装置和终端

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