CN115657780A - 一种纳安级别消耗的低功耗ldo电路 - Google Patents

Abstract

一种纳安级别消耗的低功耗LDO电路，包括基准电压电路VREF、基准开关S1、振荡器OSC、负载检测电路、偏置电流电路BIAS、误差放大器EA、功率管Ppower和使能控制电路EN，负载检测电路检测负载电流，设负载时LDO静态功耗为IQ1，空载时静态功耗为IQ2，LDO总的静态功耗为IQ=D*IQ1+(1‑D)*IQ2，通过控制振荡器OSC占空比D，实现总静态功耗的纳安级消耗。本发明在空载待机模式下需要消耗的电流量非常低，低至数十nA级别，可以极大地延长电池供电系统的待机时长，一旦检测到外接负载电流，则可以即时推出待机模式，进入高性能工作状态，总静态功耗保持在数十纳安级。

Description

一种纳安级别消耗的低功耗LDO电路

技术领域

本发明属于集成电路技术领域，涉及集成电路的电源管理领域，尤其是纳安（nA）级别低功耗的LDO，为一种纳安级别消耗的低功耗LDO电路。

背景技术

随着便携式电子产品的广泛使用于工作和生活的各个方面，其对供电电源提出了更高的要求，能否更大程度减小静态电流 (IQ)，是能否降低功耗和管理电池寿命的关键因素。为更大程度了解减小 IQ 对延长电池寿命的重要作用，可以关注在低功耗物联网应用中，例如智能门锁，通过仔细的优化低静态功耗的电源管理模块，可以将电池寿命从两年延长至五年以上。

目前的LDO类产品中，静态电流在微安（uA）级别附近，因此待机时仍然会持续消耗电池能量，不利于延长待机时长，同时如果静态电流过低，电路性能又会显著下降，例如响应速度变慢等。

现有技术也有提出一些低功耗电路设计，但功耗降低的程度有限。由于静态电流会影响 LDO 的瞬态响应，这限制了LDO电路的低功耗设计。

中国专利CN107066014B公开了一种超低功耗的低压差线性稳压器，所提出的低压差线性稳压器在传统LDO基础上，引入了动态偏置，通过降低静态偏置电流Ib0小于10nA，优选小于5nA，更优选小于3nA，实现超低功耗，低于300nA，偏置电流Ib0的大小只要满足主环路电路正常工作的最低值即可，从而实现超低功耗。CN107066014B这种单纯减小静态偏置电流的方式，导致运放在超低静态功耗和大的动态偏置电流两种情况下，性能差别巨大，给运放的环路稳定性设计带来极大的困难，并且总的静态功耗降低范围有限，不能下降到数十nA，否则电路基本性能会完全失控。

中国申请CN113342111A公开了一种应用于低功耗LDO的快速响应电路，包括主环路、 负载电流检测电路、输出电压检测电路和转换电路；所述主环路包括输入电压 VIN、输出电压 VOUT、反馈电压FB、基准模块、R1电阻、R2电阻、MP功率管和误差放大器。该方案在减小线性稳压器静态电流时，通过输出电压检测电路增加尾电流，来提高空载切换至重载时的负载阶跃特性，进而提高电路的响应性能。因此，CN113342111A虽然减小了空载静态电流，但考虑到低功耗LDO空载切换重载时的响应性，动态增加了尾电流，实际还是增加了总体的功耗，同样受限于静态电流过低电路性能会显著下降，例如响应速度变慢等，该方案的静态电流也不能过小，例如不能达到数十nA级别。

发明内容

本发明要解决的问题是：现有低功耗LDO电路的方案，通过减小静态电流的方式降低静态功耗，由于静态电流过低会影响电路的响应性能，因此现有技术对LDO电路功耗的降低仅能达到数百纳安级别，不能达到数十纳安级别，有待改善。

本发明的技术方案为：一种纳安级别消耗的低功耗LDO电路，包括基准电压电路VREF、基准开关S1、振荡器OSC、负载检测电路、偏置电流电路BIAS、误差放大器EA、功率管Ppower和使能控制电路EN，使能控制电路EN输出控制信号en至振荡器OSC，负载检测电路输出控制信号dect至振荡器OSC，振荡器OSC输出osc信号分别至基准电压电路VREF、基准开关S1、误差放大器EA以及偏置电路BIAS，osc信号高位时，启动基准电压电路VREF、误差放大器EA以及偏置电路BIAS，基准开关S1闭合；基准电压电路VREF输出基准电压Vref2至基准开关S1，基准开关S1经滤波电阻RF后分别连接滤波电容Cbypass和误差放大器EA的负端，滤波电容Cbypass接地，误差放大器EA的输出连接至负载检测电路以及功率管Ppower，功率管Ppower的漏极为LDO输出端Vout，功率管Ppower的源极和体端连接至电源VDD，输出端Vout连接一个下拉电流源NMOS管N9，输出端Vout连接误差放大器EA的正端和下拉电流源N9的漏极，下拉电流源N9的源端和体端连接后接地，栅极接偏置电路BIAS的输出信号B-，下拉电流源N9的源漏之间并联有一个输出电容Cout；

其中，负载检测电路检测负载电流，带载时振荡器OSC的osc信号保持高位，空载时振荡器OSC的osc信号按照占空比高低位输出，空载时，设振荡器OSC输出高位时LDO静态功耗为IQ1，输出低位时LDO静态功耗为IQ2，振荡器OSC输出低位时LDO电路中除了振动器OSC外均不工作，IQ2实现纳安级，LDO总的静态功耗为IQ=D* IQ1+(1-D)* IQ2，通过控制振荡器OSC占空比D，实现LDO总静态功耗的在10~100nA的纳安级消耗。

本发明提供了一种能实现数十纳安（nA）级别电流的超低功耗LDO电路，电路总体静态功耗可控制在100nA以下，并设计了数nA级超低功耗振荡器电路，设计了基准开关S1+滤波电容Cbypass的开关控制滤波电路来实现采样保持电路，实现基准和运放跟随结构，并结合负载检测电路来控制低功耗振荡器的开关。

本发明在空载待机模式下，振荡器启动，通过控制占空比，可以实现静态功耗的极大降低，其中：当振荡器输出高电位时，整个LDO电路所有模块进入正常待机工作模式，为高性能工作做好预备，消耗电流在微安（uA）级别，这是现有大多数LDO电路的常规静态功耗；当振荡器输出低电位时，整个LDO电路除振荡器外的所有模块停止工作，由于没有电流消耗，整体电路的静态功耗大幅降低，通过将振荡器电路的消耗设计到100nA以下，即可实现数十纳安级的消耗，而此时的LDO输出电压可以通过输出电容Cout来维持，基准电压通过滤波电容Cbypass来维持，这样电路设计保证了运放的环路稳定性，在降低静态电流的同时保证电路的响应性能。在上述振荡器工作模式的基础上，总静态功耗IQ=D* IQ1+(1-D)* IQ2，通过振荡器的占空比D来控制高性能模式和低性能模式的工作时间，即可实现数十纳安级别的平均电流水平，进而降低总静态功耗，实现10~100nA的数十纳安级别功耗。

本发明电路在带载后，负载大于负载检测门限，此时关闭振荡器，同时输出信号osc保持高电平，整个LDO电路所有模块快速切换至正常工作，此时工作在高性能模式下，消耗电流在微安（uA）级别附近。

本发明的电路设计可以实现在正常带载时，LDO保持高性能工作，同时可以实现在待机模式下的纳安级超低功耗，降低能量消耗，极大的延长待机时间，两种模式的切换响应速度快且电路稳定性好。

本发明对运放偏置电流要求极低，既可以采用固定偏置电流的运放，也可以采用静态和动态偏置电流结合的运放，不会影响电路数十nA级别的低静态功耗性能。因此电路设计难度显著降低。

进一步的，本发明创新地引入了设计的数nA级超低功耗振荡器电路，加上开关控制的滤波电路来实现采样保持电路，基准和运放跟随结构，可以在空载时消耗限流极低，可以轻易实现数十nA级别的超低静态功耗。

综上所述，本发明的电路架构在显著降低电路总体静态功耗的同时，能够保证电路稳定性，并极大的简化了电路设计难度。

附图说明

图1为本发明的纳安级别的低功耗LDO电路示意图。

图2为本发明的数nA级超低功耗振荡器OSC的电路示例。

图3为本发明的超低功耗振荡器OSC的示例波形。

图4为本发明的基准电压电路VREF以及基准开关S1的电路示例。

图5为本发明的负载检测电路示例。

图6为本发明的偏置电流电路BIAS的电路示例。

图7为本发明的误差放大器EA电路示例。

图8为本发明的使能控制电路EN的电路示例。

具体实施方式

本发明的纳安级别的低功耗LDO技术的具体电路信息如下。

图1低功耗LDO电路连接关系具体如下：其中VREF为基准电压电路，S1为基准开关，RF为滤波电阻，Cbypass为滤波电容，EA为LDO电路的误差放大器，Ppower为LDO电路的功率管。EN为使能控制电路，OSC为超低功耗振荡器电路。BIAS为偏置电路，N9为输出Vout端的下拉电流源，Cout为输出电容。负载检测电路用于检测负载电流，来控制振荡器。

使能控制电路EN的输入信号为EN_IN，输出控制信号en至振荡器OSC，负载检测电路输出控制信号dect至振荡器OSC，振荡器OSC输出osc信号分别至基准电压电路VREF、基准开关S1、误差放大器EA以及偏置电路BIAS，osc信号高位时，启动基准电压电路VREF、误差放大器EA以及偏置电路BIAS，基准开关S1闭合；基准电压电路VREF输出基准电压Vref2至基准开关S1的一端，基准开关S1的另一端为VF信号，基准开关S1经滤波电阻RF后分别连接滤波电容Cbypass和误差放大器EA的负端，滤波电容Cbypass接地，误差放大器EA的输出连接至负载检测电路以及功率管Ppower，功率管Ppower的漏极为LDO输出端Vout，功率管Ppower的源极和体端连接至电源VDD，输出端Vout连接一个下拉电流源NMOS管N9，输出端Vout连接误差放大器EA的正端和下拉电流源N9的漏极，下拉电流源N9的源端和体端连接后接地，栅极接偏置电路BIAS的输出信号B-，下拉电流源N9的源漏之间并联有一个输出电容Cout。

本发明电路的工作原理为：使能控制电路EN输出控制信号en高电平时启动低功耗振荡器OSC；控制信号en低电平时，关闭振荡器OSC，并且osc信号保持高电平。

负载检测电路由于是通过检测负载电流工作，在空载时消耗电流接近0，因此可以实现低功耗。同时空载时不影响振荡器工作。当负载大于一定门限值时，输出dect信号关闭振荡器，同时振荡器输出信号osc保持高电平。

振荡器OSC的输出osc信号为高电平信号时，同时开启基准电压电路VREF，基准开关S1，误差放大器EA以及偏置电路BIAS，此时电路内部所有模块都消耗电流，处于高功耗模式；当OSC输出低电平信号时，同时关闭VREF、S1、EA以及BIAS电路，同时关闭电流源N9，此时LDO电路内部除了低功耗振荡器OSC外，其他模块都不消耗电流，进入低功耗模式。在振荡器信号低时，理论上基准电压电路产生的Vref2应当为0，但实际基准电压电路有一个响应过程，基准开关S1的设计是为了快速断开Vref2与滤波电阻RF，基准开关S1断开后，与Vref2相对的另一端VF立即为0，不用考虑Vref2响应低电平osc信号变为0的时间，实现Vref2和滤波电阻RF的快速断开，避免Vref2对滤波电容Cbypass放电，这样滤波电容Cbypass上的电压可以保持很长时间，来保持低功耗模式切换到带载的高功耗模式的快速有效切换。

本发明设置振荡器来控制基准电压电路、误差放大器等LDO基本电路的工作，因此通过控制OSC的占空比，就可以实现LDO电路总体的低平均电流，从而实现LDO电路总体超低的静态功耗。设空载时所有模块都待机工作时的高功耗模式的静态功耗为IQ1，只有OSC工作的低功耗模式的静态功耗为IQ2，OSC的占空比为D，因此有总的静态功耗为IQ=D* IQ1+(1-D)* IQ2。现有LDO电路的基准电压电路、误差放大器等主体电路均可以做到微安级静态电流，加上振荡器单独工作的IQ2实现100nA以下，本发明设计的电路能够实现总静态功耗IQ下降到100nA以下，同时保证LDO电路的响应性能。本发明列举一个实施例，例如IQ1=1uA，IQ2=10nA，D=1%，那么就有IQ=1%*1u+0.99*10n=19.9nA，即本发明LDO电路可实现约20nA的总静态功耗。

图2为本发明的超低功耗振荡器OSC电路，连接关系具体如下：振荡器OSC的电路包括增强型NMOS管N1_O/N2_O/N3_O/N4_O，耗尽型NMOS管ND1_O/ND2_O，电容C1_O和C2_O，反相器inv1、inv2和inv3，以及反相施密特触发器SFF1和SFF2，耗尽管ND2_O的漏极接电源VDD，栅极、源极以及体端连接在一起，并分别接至N2_O的漏极和SFF2的输入端，同时还经C2_O接地，N2_O的源极以及体端连接后接地；SFF2的输出接inv3输入端，inv3输出osc信号，inv3的输出还连接inv2的输入，inv2的输出接N1_O的栅极，耗尽管ND1_O的漏极接电源VDD，栅极、源极以及体端连接在一起，并接至N1_O、N3_O、N4_O的漏极及SFF1的输入端，还经C1_O接地，N1_O、N3_O、N4_O的源极以及体端均接地，N3_O栅极连接控制信号dect；N4_O栅极连接控制信号en，SFF1的输出接inv1的输入，inv1的输出接N2_O的栅极。

本发明振荡器OSC的工作原理为：本发明的超低功耗振荡器采用的是环形振荡器结构，其中充电电流源采用超低功耗的耗尽管实现，可以有效的控制静态功耗。

当C2_O为低电位时，OSC输出低电平，同时N1_O栅极为高，保持开启，C1_O为电位，inv1输出到N2_O栅极为低电位，N2_O关闭。当ND2_O给C2_O充电到SFF2的开启电压，OSC输出信号翻转为高，同时关闭N1_O，ND1_O开始给C1_O充电。此时，inv1输出保持低电位，N2_O继续关闭，直到C1_O电位充电到SFF1开启，inv1输出高电位，N2_O开启，C2_O放电到0，关闭SFF2，OSC输出低电位；inv2输出高电位，开启N1_O，对C1_O放电，关闭SFF1和N2_O，重新开启ND2_O对C2_O的充电过程。因此ND2_O和C2_O决定了OSC信号的低电平时间Toff，而ND1_O和C1_O决定了OSC信号的高电平时间Ton。占空比D=Ton/T=Ton/(Ton+Toff)，可以通过合理设置ND1_O和C1_O及ND2_O和C2_O的参数，即可实现灵活的占空比控制。

当dect和en信号同时为低时，振荡器正常工作；当dect或en信号为高电平时，关闭振荡器，同时osc信号为高电平。

图3为本发明超低功耗振荡器OSC的占空比示例波形，其中Ton为高电平时间；Toff为低电平时间，Ton+Toff即为整个周期T。占空比D=Ton/T=Ton/(Ton+Toff)。

图4本发明的基准电压电路VREF和基准开关S1的电路示例图，包括增强型PMOS管P1/P2/P3/P4/P5/P6/P7，增强型NMOS管N1/N2/N3/N4/N5/N6，耗尽型NMOS管ND1，电阻R1/R2/Rc/R0，电容Cc和Co，和反相器INV1，其中R1为可变电阻，电路连接为： P1/P2/P3/P4/P6/P7的源和体相接，连接至电源VDD，P7的栅极接EN11，P7漏极接ND1的漏极，ND1的栅极和源极相接后输出基准电压Verf1，基准电压Verf1连接至N6的栅极和漏极以及N1的栅极，ND1的体端、N6/N3/N4的源极以及体端一起连接至地电位，基准电压Verf1经基准放大器得到基准电压Verf2，基准放大器为：P1栅漏相接，连接P2栅极和N1的漏极，N1栅极接基准电压Verf1，N1和N2源衬相接，并一起连接至N3漏极，N3和N4源衬相接，并连接至地电位，N3和N4栅极施加偏置电压B-，N2漏极和P2漏极相接，并连接至P3的栅极，P3的栅漏之间为串联电阻Rc和电容Cc，P3的漏极连接P4的栅极、P6的漏极以及N4的漏极，P6的栅极接EN21信号，P4漏极输出Vref2，Vref2经电阻R1和R2输出反馈电压至N2栅极，Vref2经电阻R0和电容Co组成的RC电路接地。

基准开关S1的电路为：Vref2输出至P5源极和N5的漏极，P5的漏极和N5的源极连接一起，输出VF信号，P5的体端接电源VDD，N5的体端接地，反相器INV2的输入端为使能控制端osc，连接osc信号，反相器INV2输出使能信号EN11至P5的栅极和反相器INV1，反相器INV1输出使能信号EN21至N5栅极。

基准电压电路VREF和基准开关S1的工作原理为：耗尽管ND1和增强管N6组成耗尽基准，输出基准电压Vref1；N1/N2/N3/N4/P1/P2/P3/P4/R1/R2组成运放和反馈电阻网络，产生高于基准电压Vref1的基准电压Vref2。P5和N5组成的传输门，来实现开关S1的功能。其开关受osc信号和INV1控制。当osc信号=高电位时，开关导通，Vref2=VF，基准电路和运放都正常工作，正常输出基准电压Vref1和Vref2；当osc信号=低电位时，开关关闭，Vref2端和VF端断开，并且基准电压Vref1和Vref2都被关断。

图5为本发明的负载检测电路的示例图，图5是在图1基础上，增加了具体的负载检测电路，其中Pdect为增强型PMOS管，Ndect为增强型NMOS管。Pdect的源极和体端连接，接到VDD电位。Pdect的栅极接到EA的输出和Ppower的栅极。Pdect的漏极连接Ndect的漏极和栅极，并输出dect信号。Ndect的源极和体端连接一起，接至地电位。负载检测电路工作原理为：Pdect通过连接Ppower的栅极，从而形成镜像电流，众所周知镜像管的电流比例和尺寸正比，因此有Idect：Ipower=W/L_dect：W/L_power，W/L_dect为Pdect的尺寸，W/L_power为Ppower管的尺寸，由于Ppower管输出的电流Ipower即为负载电流，因此Pdect的电流Idect即可和负载电流成比例。由于Ndect和Pdect串联，因此Ndect的电流即为Pdect电流。同时Ndect为二极管连接，输出dect，可以和其他镜像NMOS管形成镜像电流。

图6为本发明偏置电流BIAS电路的示例图，P1_B/P2_B/P3_B为增强型PMOS管，N1_B和N2_B为增强型NMOS管，ND_B为耗尽型NMOS管，INV1B为反相器。B+为高侧偏置电流信号，B-为低侧偏置电流信号。P3_B的源极和体端连接至VDD电位，漏极接P1_B和P2_B的源极以及体端。P3_B栅极接信号EN2、INV1B的输出，以及N2_B的栅极。P1_B的栅极和漏极相连，连接ND_B的漏极，以及P2_B的栅极，并输出信号B+。ND_B的栅极、源极以及体端相连、N1_B以及N2_B的源极和体端相连，一起接至地电位。P2_B的漏端接至N1_B的漏端和栅极，以及N2_B的漏端，并输出B-信号。振荡器的osc信号作为使能信号输入反相器INV1B的输入端。

本发明偏置电流BIAS电路的工作原理为：利用栅源相接的耗尽管ND_B来产生基准偏置电流，同时二极管连接P1_B的由于和ND_B串联，偏置电流相同，同时二极管连接的P1_B可以通过B+信号给镜像管P2_B提供电流偏置。P2_B和N1_B串联，因此N1_B的电流和ND_B的基准偏置电流成比例。同时，由于N1_B为二极管连接，输出B-信号可以为其他镜像NMOS提供偏置电压信号。P3_B和N2_B为使能管，可以在osc信号为低电位时关闭BIAS电路；在osc信号为高电位为开启BIAS电路，提供偏置电位B+和B-。

图7为本发明的误差放大器EA电路示例图，P11/P12/P13/P14/P15/P16为增强型PMOS，N11/N12/N13/N14为增强型NMOS，Rc2和Cc2分别为补偿电阻和电容，invOP为反相器。osc信号作为使能控制信号，输入反相器invOP，输出EN1N信号，EN1N为osc的反相信号。B+为偏置信号。P15和P16的源极及体端相接，连至VDD，P16的栅极接osc信号，P15的栅极接EN1N信号，漏极接P11和P12的源极及体端。P11和P12的栅极接B+偏置信号。P11的漏极接P13和P14的源极及体端。P13的栅极为运放的负相端-，P14的栅极为运放的正向端+。P13的漏极接N11的栅极和漏极。N11/N12/N13/N14的源极和体端连接一起接至地电位。P14的漏端接N12的漏端、N14的漏端、N13的栅极以及Rc2的一端。Rc2的另一端接Cc2的一端，Cc2另一端接地。N14的栅极接EN1N。P12的漏极接N13的漏极以及P16的漏极，P12的漏极输出误差放大器EA的输出信号OP_out，用于控制LDO的功率管Ppower的栅极。

本发明的误差放大器EA的电路原理为：当信号osc为低电位时，运放关闭，OP_out输出高电位VDD；当信号osc为高电位时，P15开启，P16和N14关闭，运放开启。P11和P12提供电流偏置，P13和P14为运放的差分输入端，和N11和N12一起组成运放的第一级；P12和N13组成运放的第二级。Rc2和Cc2组成补偿网络。

图8为本发明的使能控制电路EN电路示例图，PA/PB/PC为增强型pmos管，NA/NB/NC/NE/NF/NG为增强型NMOS管，NDA为耗尽型NMOS管。RP和RN为电阻。invA和invB为反相器。EN_IN为使能控制电路EN的输入使能信号，en为输出控制信号。GND为地电位。NDA的漏极、PA的源极和体端、PB以及PC的体端。NDA的栅极、源极以及体端连接一起，接至NE和NF的漏端，以及PA/PB/NA/NB的栅极。NE/NNG/NA的源极和体端连接一起、以及NF/NB/NC的体端，一起连接至地。NF的源极接NG的漏极。PA的漏极接PB和PC的源极。PB的漏极接NB的漏极，以及PC/NC/NG的栅极，和invA的输入端。NB的源极接NA的漏极和NC的源极。RP的一端接GND，另一端接PC的漏极。RN的一端接VDD，另一端接NC的漏端。invA输出接invB的输入端，invB输出信号en。

使能控制电路EN的电路原理为：PA/PB/PC/NA/NB/NC/RP/RN组成施密特触发器，用于波形的整形。NDA和NE组成反相器，NDA提供偏置电流。NF和NG组成正反馈，从而形成迟滞。EN_IN和en为同相信号，en为EN经过使能电路整形后的信号，并且由于电路引入迟滞，可以避免EN_IN信号受到小的干扰而影响en信号，因此整形后的en信号更加准确。

综合以上，本发明提供新型消耗纳安（nA）级别电流的超低功耗LDO技术，引入超低功耗振荡器电路，以及负载检测电路，基准和运放跟随结构，并采用开关控制的滤波电路来实现采样保持电路。在轻载待机模式下，低功耗振荡器启动，通过控制占空比，可以实现静态功耗的极大降低。当振荡器输出高电位时，整个LDO电路所有模块正常工作，此时工作在高性能模式下，消耗电流在微安（uA）级别；当振荡器输出低电位时，整个LDO电路所有模块停止工作，由于没有电流消耗，输出电压可以通过输出电容来维持，基准电压通过滤波电容来维持。因此，通过振荡器的占空比来控制高性能模式和低性能模式的工作时间，即可实现纳安级别的平均电流水平。

本发明可以实现在正常带载时，LDO保持高性能工作，同时可以实现在待机模式下的纳安级超低功耗，降低能量消耗，极大的延长待机时间，并保证LDO的瞬态响应性能。

Claims (7)

1.一种纳安级别消耗的低功耗LDO电路，其特征是包括基准电压电路VREF、基准开关S1、振荡器OSC、负载检测电路、偏置电流电路BIAS、误差放大器EA、功率管Ppower和使能控制电路EN，使能控制电路EN输出控制信号en至振荡器OSC，负载检测电路输出控制信号dect至振荡器OSC，振荡器OSC输出osc信号分别至基准电压电路VREF、基准开关S1、误差放大器EA以及偏置电路BIAS，osc信号高位时，启动基准电压电路VREF、误差放大器EA以及偏置电路BIAS，基准开关S1闭合；基准电压电路VREF输出基准电压Vref2至基准开关S1，基准开关S1经滤波电阻RF后分别连接滤波电容Cbypass和误差放大器EA的负端，滤波电容Cbypass接地，误差放大器EA的输出连接至负载检测电路以及功率管Ppower，功率管Ppower的漏极为LDO输出端Vout，功率管Ppower的源极和体端连接至电源VDD，输出端Vout连接一个下拉电流源NMOS管N9，输出端Vout连接误差放大器EA的正端和下拉电流源N9的漏极，下拉电流源N9的源端和体端连接后接地，栅极接偏置电路BIAS的输出信号B-，下拉电流源N9的源漏之间并联有一个输出电容Cout；

其中，负载检测电路检测负载电流，带载时振荡器OSC的osc信号保持高位，空载时振荡器OSC的osc信号按照占空比高低位输出，空载时，设振荡器OSC输出高位时LDO静态功耗为IQ1，输出低位时LDO静态功耗为IQ2，振荡器OSC输出低位时LDO电路中除了振动器OSC外均不工作，IQ2实现纳安级电流消耗，LDO总的静态功耗为IQ=D* IQ1+(1-D)* IQ2，通过控制振荡器OSC占空比D，实现LDO总静态功耗的在10~100nA的纳安级消耗。

2.根据权利要求1所述的一种纳安级别消耗的低功耗LDO电路，其特征是振荡器OSC的电路包括增强型NMOS管N1_O/N2_O/N3_O/N4_O，耗尽型NMOS管ND1_O/ND2_O，电容C1_O和C2_O，反相器inv1、inv2和inv3，以及反相施密特触发器SFF1和SFF2，耗尽管ND2_O的漏极接电源VDD，栅极、源极以及体端连接在一起，并分别接至N2_O的漏极和SFF2的输入端，同时还经C2_O接地，N2_O的源极以及体端连接后接地；SFF2的输出接inv3输入端，inv3输出osc信号，inv3的输出还连接inv2的输入，inv2的输出接N1_O的栅极，耗尽管ND1_O的漏极接电源VDD，栅极、源极以及体端连接在一起，并接至N1_O、N3_O、N4_O的漏极及SFF1的输入端，还经C1_O接地，N1_O、N3_O、N4_O的源极以及体端均接地，N3_O栅极连接控制信号dect；N4_O栅极连接控制信号en，SFF1的输出接inv1的输入，inv1的输出接N2_O的栅极。

3.根据权利要求1所述的一种纳安级别消耗的低功耗LDO电路，其特征是基准电压电路VREF和基准开关S1的电路包括增强型PMOS管P1/P2/P3/P4/P5/P6/P7，增强型NMOS管N1/N2/N3/N4/N5/N6，耗尽型NMOS管ND1，电阻R1/R2/Rc/R0，电容Cc和Co，和反相器INV1，其中R1为可变电阻，电路连接为：

P1/P2/P3/P4/P6/P7的源和体相接，连接至电源VDD，P7的栅极接使能信号EN11，P7漏极接ND1的漏极，ND1的栅极和源极相接后输出基准电压Verf1，基准电压Verf1连接至N6的栅极和漏极以及N1的栅极，ND1的体端、N6/N3/N4的源极以及体端一起连接至地电位，基准电压Verf1经基准放大器得到基准电压Verf2，基准放大器为：P1栅漏相接，连接P2栅极和N1的漏极，N1栅极接基准电压Verf1，N1和N2源衬相接，并一起连接至N3漏极，N3和N4源衬相接，并连接至地电位，N3和N4栅极施加偏置电压B-，N2漏极和P2漏极相接，并连接至P3的栅极，P3的栅漏之间为串联电阻Rc和电容Cc，P3的漏极连接P4的栅极、P6的漏极以及N4的漏极，P6的栅极接EN21信号，P4漏极输出Vref2，Vref2经电阻R1和R2输出反馈电压至N2栅极，Vref2经电阻R0和电容Co组成的RC电路接地；

基准开关S1的电路为：Vref2输出至P5源极和N5的漏极，P5的漏极和N5的源极连接一起，输出VF信号，P5的体端接电源VDD，N5的体端接地，反相器INV2的输入端连接osc信号，反相器INV2输出使能信号EN11至P5的栅极和反相器INV1，反相器INV1输出使能信号EN21至N5栅极。

4.根据权利要求1所述的一种纳安级别消耗的低功耗LDO电路，其特征是负载检测电路包括增强型PMOS管Pdect和增强型NMOS管Ndect，Pdect的源极和体端连接电源VDD，栅极接到误差放大器EA的输出端和Ppower的栅极，Pdect的漏极连接Ndect的漏极和栅极，并输出dect信号，Ndect的源极和体端一起连接接地。

5.根据权利要求1所述的一种纳安级别消耗的低功耗LDO电路，其特征是偏置电路BIAS包括增强型PMOS管P1_B/P2_B/P3_B，增强型NMOS管N1_B和N2_B，耗尽型NMOS管ND_B和反相器INV1B，振荡器的osc信号输入反相器INV1B，输出使能信号EN2，反相器INV1B的输出连接N2_B的栅极和P3_B的栅极，P3_B的源极和体端连接至VDD电位，漏极接P1_B和P2_B的源极以及体端，P1_B的栅漏相连输出信号B+，并连接至ND_B的漏极以及P2_B的栅极， ND_B的栅极、源极以及体端相连后接地，N1_B以及N2_B的源极和体端相连接地，P2_B的漏端输出B-信号，接至N1_B的漏端和栅极，以及N2_B的漏端，其中B+为高侧偏置电流信号，B-为低侧偏置电流信号。

6.根据权利要求1所述的一种纳安级别消耗的低功耗LDO电路，其特征是误差放大器EA包括增强型PMOS管P11/P12/P13/P14/P15/P16，增强型NMOS管N11/N12/N13/N14，补偿电阻Rc2和补偿电容Cc2，以及反相器invOP，osc信号经反相器invOP输出反相信号EN1N，P15和P16的源极及体端相接连至VDD，P16的栅极接osc信号，P15的栅极接EN1N信号，漏极接P11和P12的源极及体端，P11和P12的栅极接B+偏置信号，P11的漏极接P13和P14的源极及体端，P13的栅极为运放的负相端，P14的栅极为运放的正向端；P13的漏极接N11的栅极和漏极，N11/N12/N13/N14的源极和体端连接一起接至地电位，P14的漏端接N12的漏端、N14的漏端及N13的栅极，并通过串联的Rc2 和Cc2接地，N14的栅极接EN1N，P12的漏极接N13的漏极以及P16的漏极，P12的漏极输出误差放大器EA的输出信号OP_out。

7.根据权利要求1所述的一种纳安级别消耗的低功耗LDO电路，其特征是使能控制电路EN包括增强型PMOS管PA/PB/PC，增强型NMOS管NA/NB/NC/NE/NF/NG，耗尽型NMOS管NDA，电阻RP/RN，以及反相器invA/invB, NDA的漏极、PA的源极和体端、PB以及PC的体端一起连接VDD，NDA的栅极、源极以及体端连接后接至NE和NF的漏端以及PA/PB/NA/NB的栅极，NE/NG/NA的源极和体端连接接地， NF/NB/NC的体端连接至地，NF的源极接NG的漏极，PA的漏极接PB和PC的源极，PB的漏极接NB的漏极、PC/NC/NG的栅极和invA的输入端，NB的源极接NA的漏极和NC的源极，PC的漏极经RP接地，NC的漏极经RN接VDD，invA输出接invB的输入端，invB输出控制信号en。

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