CN115622704A - 物理不可克隆的功能器件 - Google Patents

Abstract

本公开的实施例涉及物理不可克隆的功能器件。在一个实施例中，集成器件包括被配置为生成初始数据组的第一物理不可克隆功能模块以及管理模块，管理模块被配置为至少根据初始数据组生成输出数据组；仅授权输出数据组在器件的第一输出接口上的D个连续传递，D为非零正整数；以及防止输出数据组的任何新生成。

Description

物理不可克隆的功能器件

相关申请的交叉引用

本申请要求于2021年7月13日提交的法国专利申请No.2107580的权益，该申请通过引用并入本文。

技术领域

本发明的实施例涉及物理不可克隆功能(PUF)，并且更具体地涉及在集成电路内执行的物理不可克隆功能。

背景技术

物理不可克隆功能自动生成唯一的、不可预测的代码，代码与物理不可克隆功能的随机或部分随机物理特征相关。这些物理特征可以由物理可克隆功能的制造期间的变化引起。

因此，克隆这样的功能即使不是不可能也是非常困难的。

此外，所生成的代码的内容是唯一的，因为它不同于物理不可克隆功能和另一物理不可克隆功能，因此无法预测并且可能与例如部件在功能上电期间的特定配置相关。因此，例如，物理不可克隆功能可以由非易失性存储器执行，非易失性存储器在上电时具有与存储器的部分随机物理特征相关的内容，这些制造变化导致不同存储器的不同物理特征。

发明内容

实施例在易于标识、以在不同数据之间明确地区分的物理特征中提供了随机变化。

进一步的实施例提供了物理不可克隆功能的实现需要很少或不需要专用制造步骤。

唯一的、不可预测的代码通常包括随机数据序列并且主要用作加密密钥。这些数据通常是秘密的。

物理不可克隆功能可以使用例如随机存取或非易失性存储器、或者环形振荡器或其他特定逻辑电路来执行。

然而，现有技术的这些器件在某些情况下可以或多或少地容易在集成电路内检测，或者对通过故障注入的攻击敏感，或者对不利表面主体敏感。

实施例提供了对物理不可克隆功能结构的安全性的加强，特别是提出了物理不可克隆功能结构的数据在读取模式下可清楚地区分，同时难以被来自第三方的攻击提取。

实施例提供的结构易于在现有技术中生产并且具有非不利的表面主体。

根据一个实施例，提供了物理不可克隆功能器件，物理不可克隆功能器件只被使用预定次数，器件在达到该次数之后变得不操作。

这样的器件的一个可能的但非排他的应用例如是对设备(例如打印机)和对象(例如墨盒)之间的可能配对的数量进行限制。

根据另一实施例，提供了物理不可克隆功能器件，物理不可克隆功能器件既可以传递该唯一不可预测代码(例如可以用作加密/解密密钥)预定次数，并且也可以传递可以例如被无限次用作加密密钥的另一唯一不可预测代码。

因此，根据该另一实施例，提供了物理不可克隆功能器件，物理不可克隆功能器件能够提供例如用于有限使用的第一密钥和用于无限使用的第二密钥。

根据一个方面，提供了物理不可克隆功能的集成器件，包括：第一物理不可克隆功能模块，其在器件内部被配置为生成初始数据组；以及管理装置，其在器件内部被配置为至少根据初始数据组生成输出数据组、授权输出数据组在器件的第一输出接口(即，在器件外部)上的仅D个连续传递，D是非零正数整数；以及防止输出数据组的任何新生成。

输出数据组，即，形成例如有限使用的第一密钥的唯一不可预测代码，可以是例如初始数据组，初始数据组由第一模块生成或者例如通过该初始数据组和附加数据的组合而获得，附加数据本身由第二物理不可克隆功能模块生成。

数量D例如由被测器件的使用次数和由最终用户对器件的操作使用次数之和来确定。

此外，第一物理不可克隆功能模块和管理装置在集成器件内部，这使得集成器件自治，而无需接收外部数据来传递输出数据组，即唯一不可预测代码。

这使得器件更加稳健。

根据一个实施例，管理装置被配置为通过防止初始数据组的任何新生成来防止输出数据组的任何新生成。

根据一个实施例，第一模块包括：非易失性存储单元的第一集合，每个非易失性存储单元具有在半导体衬底中掩埋的选择晶体管以及具有控制栅极和浮置栅极的耗尽型状态晶体管，状态晶体管具有属于常见随机分布的相应有效阈值电压；以及读取装置，其被配置为从所述第一集合的存储单元的状态晶体管的有效阈值电压的读取中传递初始数据组。

该类型的具有掩埋选择晶体管的非易失性存储单元具有特别紧凑的结构。例如在专利申请US 2013/0 228 846中对其进行了详细描述。

可以通过向控制栅极施加零电压、例如通过将该控制栅极连接到接地来读取第一集合的存储单元，因为状态晶体管通常导通。

此外，状态晶体管是耗尽型的，当存储单元例如处于原始状态并且零电压被施加到控制栅极时，状态晶体管的导通特性(“通常导通”)与该存储单元的原始状态下的阈值电压值有关，阈值电压值例如可以被选择为负值或基本为零。

作为指示，该阈值电压可以是-1伏的量级。

第一集合中的所有存储单元的状态晶体管具有相同的理论阈值电压。但是，有效阈值电压，即，阈值电压的实际值，会根据随机差量(例如由于物理制造失真)而略有变化。

并且，常见随机分布有利地是未被写入的原始存储单元的状态晶体管的有效阈值电压的分布。

根据一个实施例，非易失性存储单元的第一集合被组织在相对于读取装置对称布置的第一两个矩阵子集中，第一两个矩阵子集的所有线平行，并且读取装置被配置为执行包括对对称存储单元对的状态晶体管的有效阈值电压的差分读取，并且对称存储单元对在第一两个子集中分别位于第一两个子集的同源列上，所述读取。

第一两个子集的两个同源列被理解为具有相同列地址的列。

将第一集合分布成与读取时的差分方法相关联的两个对称矩阵子集在其允许增加状态晶体管的有效阈值电压的常见随机分布内的差的意义上是特别有利的。

根据一个实施例，管理装置被配置为在读取初始数据组之后对两个子集之一的存储单元进行编程或擦除，以防止初始数据组的任何新生成。

实际上，第一集合的存储单元的任何新的差分读取将提供恒定值，恒定值当然不同于所生成的初始数据组。

此处，在初始数据组的生成源处的熵源因此被破坏。

根据一个实施例，初始数据组包括G个初始数据，并且管理装置包括非易失性存储器器件，非易失性存储器器件包括具有D个存储器区域的存储器平面，每个存储器区域被配置为存储信息片段，信息片段包括具有G个初始数据的连续N个数据，N大于或等于G，并且第一处理装置被配置为从存储器装置的D个存储器区域中连续地提取N个数据并且破坏对应存储器区域在提取N个对应数据期间的至少部分内容。

各自包含初始数据组(其是数据的随机序列)的D个存储器区域将允许输出数据组在器件外部的D个连续传递。

此外，可以在每个存储器区域中仅存储初始数据组。在这种情况下，N等于G，并且每个存储器区域中存储的N个连续数据就是G个连续初始数据。

在该情况下，可以提供N大于G。在该情况下，例如，G个初始数据由均具有例如值1的N-G个虚拟位完成，以获得存储器区域中存储的N个连续数据。

每个存储器区域还有利地包括具有掩埋选择晶体管的非易失性存储单元。

更具体地，根据一个实施例，每个存储器区域包括具有两个行和N个列的存储单元矩阵。

每个存储单元包括具有控制栅极和浮置栅极的状态晶体管，其能够由掩埋在衬底中并且包括掩埋选择栅极的垂直选择晶体管来选择。

每个存储单元列包括孪生存储单元对。

当该对存储单元的两个选择晶体管具有共用的选择栅极时，两个存储单元被称为孪生。

第一处理装置被配置为在存储器区域中存储包括N个连续位的所述信息片段。

有利地执行所述信息片段的存储，使得除了连续的最后一位之外，所述连续位的当前位被存储在位于同一行和两个相邻列上的两个存储单元中，并且当前位和下一位分别存储在两个孪生单元中。

这样的孪生单元结构与存储器区域的棋盘类型的该填充以及两个存储单元中当前位的冗余存储进行组合，导致信息片段的稳健存储并且使其难以恢复信息片段的位的正确值，并且因此特别是使用用于读取这些存储单元的常规方法，难以恢复初始数据组的位的正确值。

在这点上，为了确保正确读取位，第一处理装置有利地被配置为，为了能够读取第一孪生单元中存储的位，首先使用具有参考值的参考位来替换第二孪生单元中存储的位，参考值被选择为允许正确恢复第一孪生单元中存储的位的值。该参考值例如是与孪生存储单元的编程状态相对应的逻辑值0。

实际上，由于两个孪生单元被同时选择，第二孪生单元中存储的位的值必须不可能“掩蔽”(例如，如果该值等于1)第一孪生单元中存储的位的值。

此外，第一处理装置还有利地被配置为顺序地读取信息片段的N个位，并且对于除了最后一个之外的连续的每个位，在能够读取所述连续的下一位之前，使用参考位来替换已读取的所述信息片段的当前位。

在能够读取信息片段的下一位之前，使用参考位替换已读取的每个位的这样的读取相当于在读取除了最后一位的这些位时“破坏”这些位，并且因此不可能重新恢复所存储的信息片段，并且因此不可能重新恢复初始数据组。

每个存储器区域因此只可以被读取一次，以仅一次传递所存储的信息片段。

因此，D个存储器区域将仅授权对初始数据组的D个恢复，并因此授权唯一不可预测代码的D个传递。

根据一个实施例，存储器区域包括每列与对应列的孪生单元对的状态晶体管的漏极连接的单个位线，以及每行存储单元与对应行的存储单元的状态晶体管的所有控制栅极连接的栅极控制线。

根据一个实施例，第一处理装置包括列解码器，列解码器被配置为单独选择与位于存储器区域两端处的两个列相关联的两个位线，并且同时选择两个相邻位线，用于存储信息的操作以及预先读取和替换位的操作。

列解码器的这样的非限制性示例允许实现上述特定存储和读取。

存储器区域的存储单元是每列具有一个位线的单元，而器件的其他存储单元是每列具有两个位线的存储单元。

虽然可以为每个类型的架构(单位线或双位线)提供单独的列解码器，但提供与两个架构兼容的单个列解码器结构是特别有利的。这将在以下更详细地解释。

在第一变型中，输出数据组，即，由物理不可克隆功能器件传递的唯一的、不可预测的、有限使用的代码，可以简单地包括存储器区域中存储的所述信息片段的N个位。

然而，为了使得器件更加稳健地抵抗攻击，可以将每个存储器区域中存储的信息片段的N个位与第二物理不可克隆功能模块生成的附加数据组进行组合。

因此，根据另一变型，管理装置包括第二物理不可克隆功能模块，其被配置为生成附加数据组；以及开发装置，其被配置为根据至少初始数据组和至少附加数据组来开发输出数据组。

然而，该附加数据组也可以单独作为唯一的不可预测的代码，例如可以用作加密/解密密钥。

器件然后能够传递D次第一不可预测唯一代码(输出数据组)并且传递非常大的、无限次数的第二不可预测唯一代码(附加数据组)。

更具体地，根据一个实施例，管理装置被配置为在器件的第二输出接口(该第二输出接口可以与第一输出接口相同或不同)上传递附加数据组。

根据一个实施例，第二物理不可克隆功能模块包括非易失性存储单元的第二集合，每个非易失性存储单元具有掩埋在半导体衬底中的选择晶体管和具有电连接的控制栅极和浮置栅极的耗尽型晶体管，状态晶体管具有属于常见随机分布的相应有效阈值电压；以及第二处理装置，其被配置为从所述第二集合的存储单元的状态晶体管的有效阈值电压的读取中传递附加数据组。

第二集合的具有掩埋选择晶体管的非易失性存储单元可以是专利申请US 2013/0228 846中描述的那些类型。

但是，此处，与这些常规单元相比，第二集合的存储单元的状态晶体管可以是耗尽型的并且具有电连接的控制栅极和浮置栅极。

这些特征是特别有利的，因为对于第一集合的存储单元(即，第一物理不可克隆功能模块的存储单元)，然后可以通过在控制栅极上施加零电压、例如通过将该控制栅极接地来读取第二集合的存储单元，因为状态晶体管通常处于导通状态。

此外，由于控制栅极上的读取电压为零，因此在读取期间不会在栅极电介质中诱导应力(“读取应力”)，这可以显著降低甚至消除发生本领域技术人员已知的、可能导致存储位的逻辑值的修改的术语为“读取干扰”现象的风险。

这对于可能被读取很多次的那些存储单元特别有利。

此外，状态晶体管是耗尽型的，当存储单元例如处于原始状态并且零电压被施加到控制栅极时，状态晶体管的导通特性(“通常导通”)与该存储单元的原始状态下的阈值电压值有关，阈值电压值例如可以被选择为负值或基本为零。

作为指示，该阈值电压可以是-1伏的量级。

同样，所有存储单元的状态晶体管具有相同的理论阈值电压。但是，有效阈值电压，即阈值电压的实际值，会根据随机差量(例如由于物理制造失真)而略有变化。

但是，由于状态晶体管的控制栅极和浮置栅极被电连接，状态晶体管本质上具有更大的可变性来抵抗这些失真，并且因此比其他类型的电子部件(例如MOS晶体管或电阻器)具有更广泛的分布。

因此，第二集合的这些单元提供了有效阈值电压的非常宽的差量。

从有效阈值电压获得的差量例如等于-1伏正负100％。

并且，常见随机分布有利地是未被写入的空白存储单元的连接状态、浮置栅极和控制晶体管的有效阈值电压的分布。

有利地，第二集合的每个存储单元包括在状态晶体管的浮置栅极和衬底之间设置的栅极氧化物，该栅极氧化物的厚度大于8纳米，例如被包括在8和10纳米之间。

这样厚的栅极氧化物允许获得物理不可克隆第二功能模块抵抗老化的良好稳健性。

根据一个实施例，第二处理装置包括第二读取装置，第二读取装置被配置为执行状态晶体管的有效阈值电压的所述读取，并且非易失性存储单元的第二集合被组织在相对于读取装置对称设置的第二两个矩阵子集中，第二两个矩阵子集的所有线或行是平行的。

此外，第二读取装置被配置为执行所述读取，所述读取然后包括对对称存储单元对的状态晶体管的有效阈值电压的差分读取，并且对称存储单元对在第二两个子集中分别位于这些第二两个自子集的同源列上。

再次，第二两个子集的两个同源列被理解为具有相同列地址的列。

以与第一集合所指示的方式类似的方式，将第二集合分布到与读取时的差分方法相关联的两个对称矩阵子集中，在它允许增加状态晶体管的有效阈值电压的常见随机分布内的差量的意义上是特别有利的。

进一步特别优选地，确保第二集合的存储单元的可靠性，以对于附加数据组的传递，仅保留其内容可靠(即，不易于从一个加电到另一个)的第二集合的存储单元对。

此外，根据一个实施例，第二处理装置有利地包括存储单元的第三集合，每个存储单元具有掩埋在半导体衬底中的选择晶体管和具有控制栅极和浮置栅极的状态晶体管，第三集合的存储单元旨在包含表示第二集合的存储单元对的内容的可靠性或不可靠性的可靠性信息片段。

与第二集合的存储单元不同，旨在包含可靠性信息片段的第三集合的存储单元不包括其浮置栅极和其控制栅极电连接的状态晶体管。另一方面，这些状态晶体管也有利地是耗尽型的。

因此，正如可以通过向控制栅极施加零电压(例如通过将该控制栅极接地)来读取第二集合的存储单元(如上所示)，因为状态晶体管通常导通，也可以通过将零电压施加到控制栅极来读取第三集合的存储单元，因为这样的单元的状态晶体管也有利地通常导通。

换言之，第三集合的存储单元是具有状态晶体管和掩埋选择晶体管的常规存储单元，例如上述美国专利申请中描述的那些类型，但是具有例如砷注入沟道区来获得耗尽型晶体管。

根据一个实施例，第三集合包括与第二集合的存储单元的矩阵布置共享相同列的存储单元的矩阵布置。

因此，这有助于解码，因为第二集合和第三集合然后共享相同的列解码。

此外，进一步有利的是，第三集合还包括分别分布在第二子集的任一侧上的两个第三子集。

此外，与存储单元对相关联的可靠性信息片段被存储在第三集合中、与第二集合的所述对应的存储单元对所在的列相同的列上的存储单元中。

可靠性信息片段在第二子集的任一侧上的这种对称存储允许更容易读取。

根据一个实施例，第二处理装置包括第一生成装置，第一生成装置被配置为通过考虑第二集合的存储单元对的状态晶体管的有效阈值电压的差分读数的裕量值来生成所述可靠性信息片段。

根据一个实施例，第二处理装置包括第二生成装置，第二生成装置被配置为至少从第二集合的存储单元对的状态晶体管的有效阈值电压的差分读数以及这些存储单元对的所述可靠性信息片段中生成所述附加数据组。

如上所述，根据一个实施例，第一存储单元集合、第二存储单元集合和第三存储单元集合各自具有每列存储单元包括两个位线的架构。

换言之，这些存储单元的列包括孪生存储单元对，孪生存储单元对的两个选择晶体管具有共用的选择栅极，同一列的两个相邻的孪生存储单元不连接到同一位线并且同一列的两个相邻的非孪生存储单元被连接到同一位线。

根据一个实施例，非易失性存储器器件的一些列(包括D个存储器区域)与第一集合、第二集合和第三集合的一些列是共用的。

管理装置然后有利地包括单个列解码器，其被配置为单独选择与位于每个存储器区域的两端处的两个列相关联的两个位线并且同时选择每个存储器区域的两个相邻位线以及第一、第二和第三集合中与这两个相邻位中的一个共用的位线，并单独选择第一、第二和第三集合的其他位线。

如上所述，这样的列解码器结构与非易失性存储器器件的每列一个位线的架构兼容，并且与第一和第二物理不可克隆功能模块的存储单元集合的每列双位线的架构兼容。

根据另一方面，提供了用于在如上限定的物理不可克隆功能器件的所述第一输出接口处自动生成唯一的不可预测代码的方法，方法包括器件的加电和非易失性存储器器件的存储器区域的至少一次读取。

根据一个实施例，方法还包括读取所述第二集合的存储单元的状态晶体管的有效阈值电压，这些存储单元的状态晶体管的控制栅极在所述读取期间被接地，以及从所读取的存储器区域的内容和从所述读取获得的附加数据组中开发唯一不可预测代码。

根据另一方面，提供了用于生产如上限定的物理不可克隆功能器件的方法，方法包括在集成电路内生产器件，并且在集成电路的测试阶段，

-生成初始数据组，

-在D个存储器区域中存储N个数据的所述信息片段，

-在生成初始数据组之后，对第一集合的部分存储单元进行编程或删除，

-生成并存储可靠性信息片段。

附图说明

本发明的其他优点和特征在检查非限制性实现方式和实施例以及附图的详细描述时将变得明显，其中：

图1示出了集成电路器件；

图2示出了制造集成电路器件的方法；

图3描述了根据一个实施例的用于生成代码的方法；

图4图示了根据一个实施例的使用集成器件的方法；

图5图示了分栅型的非易失性存储单元；

图6图示了根据一个实施例的两个孪生单元；

图7图示了每列具有单个位线的存储器平面结构；

图8图示了存储器平面和被称为双位线的孪生存储单元的结构；

图9示出了根据一个实施例的组织在两个矩阵子集中的非易失性存储单元集合；

图10描述了被配置为执行差分读取的读取装置；

图11示出了用于破坏代码的方法；

图12图示了根据另一实施例的两个孪生单元；

图13示意性地示出了与经擦除的、空白的和编程的存储单元分别对应的不同阈值电压；

图14图示了被配置为单独选择与位于存储器区域两端处的两个列相关联的两个位线的列解码器；

图15图示了在存储器区域中存储信息片段之前，存储器区域的所有存储单元均处于擦除状态；

图16图示了根据一个实施例的被配置为选择两个位线的列解码器；

图17图示了根据另一实施例的被配置为选择两个位线的列解码器；

图18图示了根据又一实施例的被配置为选择两个位线的列解码器；

图19图示了在写入操作结束时存储器区域的棋盘填充；

图20图示了在读取单元之前，替换孪生单元中存储的值；

图21图示了根据一个实施例的两个孪生单元的读取；

图22图示了数据的逻辑值的正确恢复；

图23图示了根据一个实施例的两个位线的选择；

图24示出了在读取之前对单元进行编程；

图25示出了读取单元；

图26示出了对孪生单元进行编程；

图27示出了读取单元；

图28示出了包括第三存储单元集合的第二处理装置；

图29示出了第三集合的单元包括具有控制栅极和浮置栅极的状态晶体管；

图30示出了非易失性存储单元的第二集合；

图31图示了读取装置，读取装置被配置为执行具有裕量值的差分读取；

图32图示了读取装置，读取装置被配置为执行具有裕量值的差分读取；

图33示出了被配置为执行差分读取的另一读取装置；

图34描述了被配置为生成可靠性信息片段的第一生成装置的结构示例；

图35描述了被配置为生成代码的第二生成装置的结构的示例；

图36图示了被配置为存储可靠性信息片段的第三存储单元集合；

图37示出了金属化与BL的关系；以及

图38示出了存储器区域的存储器平面的列。

具体实施方式

在更详细地返回物理不可克隆功能器件的各种组成部分之前，将参考图1至图4描述整体架构和操作示例。

在图1中，附图标记DIS表示有利地完全在单个集成电路IC内生产的、具有物理不可克隆功能的集成器件。

器件DIS包括在器件DIS内部的第一物理不可克隆功能模块MPF1，其被配置为生成初始数据组RD2，初始数据组RD2通常是形成唯一不可预测初始代码的随机二进制数据序列。

如将在以下更详细地看到的，第一模块MPF1包括旨在生成初始代码RD2的第一存储单元集合1。

器件DIS还包括在器件DIS内部的管理装置MGST，管理装置MGST被配置为至少根据初始数据组RD2而生成输出数据组HUK2；在器件的第一输出接口INST1上仅授权输出数据组HUK2的D个连续传递，D为非零正整数；以及防止输出数据组HUK2的任何新生成。

该输出数据组HUK2形成第一不可预测唯一代码，其可以例如用作加密/解密密钥。

该第一代码HUK2因此有限使用，因为它只能被传递D次。

如将在下文更详细地看到的，管理装置被配置为通过防止初始数据组RD2的任何新生成来防止输出数据组HUK2的任何新生成。

管理装置MGST包括具有包括D个存储器区域ZM1-ZMD的存储器平面的非易失性存储器器件DM。

每个存储器区域能够存储N位。

在此处描述的示例中，假设初始数据组RD2也包括N位。

如上所述，在组RD2包括GM位且G小于N的情况下，可以利用N-G个虚拟位来完成G位。

每个存储器区域ZMi因此在此处被配置为存储初始代码RD2的N个连续数据。

并且如将在下文更详细地看到的，存储器器件DM包括第一处理装置(在该图1中未示出)，其被配置为从存储器装置的D个存储器区域中连续提取代码RD2的N个数据，并且在提取N个对应数据期间，至少破坏对应存储器区域的部分内容。

虽然第一不可预测唯一代码HUK2可以是初始代码RD2，但是优选地改进器件DIS抵抗来自恶意第三方的攻击的稳健性，将初始代码RD2与附加数据组组合而形成第二唯一不可预测代码HUK1。

在这点上，管理装置MGST包括开发装置MLB，例如异或类型的逻辑电路，从而从初始代码RD2并且从第二代码HUK1来开发第一代码HUK2。

管理装置MGST还包括第二物理不可克隆功能模块MPF2，其被配置为生成第二代码HUK1。

如将在下文更详细地看到的，第二模块包括第二存储单元集合2，其旨在使用第三存储单元集合3中包含的可靠性信息片段MSK来生成代码HUK1。

第二模块MPF2还可以在器件的第二输出接口INTS2上传递第二代码HUK1，该第二输出接口INTS2可以是第一输出接口INTS1或不同的输出接口。

第二代码HUK1例如可以用作加密/解密密钥。

第二代码HUK1可以是无限代码。

物理不可克隆功能器件的制造与使用

现在更具体地参考图2来图示用于制造图1的器件、从而允许其使用的方法的示例。

图2中提到的步骤是整体步骤，对于其中的一些步骤将在以下更详细地解释。

这些步骤是第一阶段PHl的一部分，第一阶段PHl通常是本领域技术人员已知的首字母缩写词EWS(“电晶片分选”)的测试阶段。

一旦并入器件DIS的集成电路已产生，就对器件DIS加电(步骤ST20)。

然后初始代码RD2被生成(步骤ST21)，初始代码RD2被分别存储D次而存储在D个存储器区域ZMl-ZMD中(步骤ST23)。

然后防止初始代码RD2的任何新生成(步骤ST23)。

数量D基于在器件的功能测试期间使用器件DIS的必要次数和最终用户使用器件的最大次数来确定。

实际上，在器件DIS传递代码HUK2进行D次之后将不再能够传递代码HUK2。

除了刚刚提到的步骤之外，方法还包括在步骤ST24中，生成可靠性信息片段MSK并将其存储在存储单元集合3中(步骤ST25)。

在该第一阶段PHl结束时，器件DIS准备好使用。

图3描述了允许生成代码HUK2的第一实施例。

在步骤ST30中器件DIS上电之后生成代码HUK1(步骤ST31)。

该生成可以被自动触发或响应由器件内部的控制单元(例如软件或状态机)生成的内部控制。

代码HUK1然后被存储在例如内部寄存器中(步骤ST32)。

在步骤ST33中接收到例如同样由控制单元生成的另一内部控制HUK2CMD之后，并且如果代码HUK2还没有被生成D次(步骤ST34)，则执行步骤ST36，在步骤ST36中，初始代码RD2在ZMi仍然可用的存储器区域之一中读取。

另一方面，如果代码HUK2已被生成D次，则代码HUK2的新生成和新传递是不可能的(步骤ST35)。

在步骤ST36中读取初始代码RD2之后，在步骤ST37中从初始代码RD2和所存储的代码HUK1生成代码HUK2。

此外，如下文将更详细地看到的，读取存储器区域ZMi中的初始代码RD2自动导致其在存储器区域ZMi中的破坏(步骤ST38)。

代码HUK2然后被传递到器件DIS的第一输出接口INST1。

代码HUK2因此是有限使用代码，因为它只能被生成D次。

图4图示了使用器件DIS的另一示例。

在该示例中，在步骤ST40中对器件DIS加电之后，在步骤ST41中生成代码HUK1。然后传递到输出接口INST2(步骤ST42)。

同样，HUK1的该生成可以被自动触发或响应由器件的内部控制单元生成的内部控制。

这些步骤可以被重复无限次。

密钥HUK1因此不是有限使用。

现在更具体地参考图5和后续来更详细地描述图1的器件DIS的一些组成部分。

物理不可克隆功能器件中使用的存储单元

如上所述，器件DIS包括存储器区域ZMi和具有存储单元的各种集合1、2和3。

这些存储单元是分栅型的非易失性单元。

在图5中，附图标记M表示这样的分栅型的非易失性存储单元，例如具有掩埋在集成电路衬底中的垂直栅极的选择晶体管类型。

更具体地，存储单元M包括状态晶体管T，状态晶体管T包括浮置栅极FG，浮置栅极FG被与栅极控制线CGL连接的控制栅极CG所覆盖。

状态晶体管T的漏极(D)被连接到位线BL，而状态晶体管T的源极(S)被连接到选择晶体管ST的漏极。

选择晶体管ST包括与字线WL连接的栅极CSG。

选择晶体管ST的源极(S)被连接到源极线SL。

如图6所示，存储单元的每个状态晶体管与垂直并掩埋在衬底SB中的选择晶体管ST协作。

状态晶体管的沟道ZCH被称为ZCH。

与两个状态晶体管Ti,j和Ti+1,j连接的选择晶体管ST各自具有垂直沟道ZCV和掩埋垂直共用选择栅极CSG。需要注意，为了简化附图，允许将共用掩埋栅极CSG连接到对应字线WLi,i+1的触点未示出。

图6更具体地图示了属于同一列j和两个线i和i+1的两个孪生单元Mi,j和Mi+1,j。

状态晶体管在此处是如在n°3049380下公开的法国专利申请中所述的耗尽型状态晶体管。

如本领域技术人员所公知的，耗尽型MOS晶体管在没有控制电压施加到状态晶体管的控制栅极(接地的控制栅极)并且因此通过电容耦合施加到浮置栅极的情况下导通。因此，状态晶体管被称为“通常导通”。另一方面，随着控制栅极上存在的控制电压的绝对值增加(变得越来越负)，晶体管变得越来越不导电，最终超过阻断电压而关断。

状态晶体管的沟道ZCH有利地是表面沟道，使得可以通过向状态晶体管的控制栅极施加可接受的控制电压来阻断沟道的导通。

掺杂剂的注入能量限定了沟道ZCH的深度。作为指示，该能量可以被包括在5keV至100keV之间，然后导致大约100nm量级的沟道深度。

在N导电型沟道的情况下，所注入的掺杂剂可以是例如砷As，并且掺杂剂的浓度确定了处于原始状态的存储单元的状态晶体管的阈值电压Vth0。状态晶体管在此处被配置为具有这样的负阈值电压Vth0。在这方面，可以使用包括在10¹²原子/cm²和10¹⁴原子/cm³之间的注入掺杂剂的剂量。

使用这样的掺杂剂剂量，可以获得例如介于-1伏和-0.5伏之间的负电压Vth0。

物理不可克隆功能器件中使用的存储器平面结构

利用这样的存储单元，不同的存储器平面结构是可能的，即，每列具有单个位线的结构或每列具有两个(或双)位线的结构。

包括D个存储器区域ZMi的存储器器件DM的存储器平面具有每列一个位线的结构，而集合1、2和3具有每列双位线的结构。每列一个位线的存储器平面结构

作为示例，图7表示具有每列单个位线并且包括专利申请US2013/0228846中描述的类型的存储单元Mi,j、Mi,j+1、Mi-1,j、Mi-1,j+1的存储器平面结构PM。

排序“i”的存储单元Mi,j和Mi,j+1属于存储器平面的排序i的线或行，并且被连接到字线WLi-1,i和栅极控制线CGLi。

排序“i-1”的存储单元Mi-1,j和Mi-1,j+1属于存储器平面的排序“i-1”的线或行并且被连接到字线WLi-1,i和栅极控制线CGLi-1。

属于列j的排序“j”的存储单元Mi,j和Mi-1,j可经由单个位线BLj读取和写入并且排序为“j-1”的存储单元Mi,j+1和Mi-1,j可以经由单个位线BLj+1读取和写入。

每个存储单元包括浮置栅极晶体管FG，分别为Ti,j；Ti,j+1；Ti-1,j；Ti-1,j+1。晶体管Ti,j和Ti-1,j的漏极区域(D)被连接到位线BLj，并且晶体管Ti,j+1和Ti-1,j+1的漏极端子被连接到位线BLj+1。晶体管Ti,j和Ti,j+1的控制栅极CG被连接到栅极控制线CGLi并且浮置栅极晶体管Ti-1,j和Ti-1,j+1的控制栅极CG被连接到栅极控制线CGLi-1。

每个浮置栅极晶体管的源极端子(S)借助选择晶体管ST而被连接到源极线SL。存储单元Mi,j和Mi-1,j的选择晶体管ST具有共用的选择栅极CSG，并且这两个存储单元因此被称为“孪生”。同样，存储单元Mi,j+1和Mi-1,j+1是孪生存储单元，并且它们的选择晶体管ST具有共用的选择栅极CSG。

每个选择栅极CSG是掩埋在其中产生存储器平面PM的衬底中的垂直栅极，源极线SL也被掩埋。这些孪生存储单元的共用选择栅极CSG被连接到字线WLi-1,i。

每列具有两个位线的存储器平面结构

图8图示了存储器平面和被称为“双位线”(每列两个位线)的孪生存储单元的结构。

存储器平面PM包括存储单元的行和列，八个存储单元C1,j；C2,j；C3,j；C4,j；C1,j+1；C2,j+1；C3,j+1；C4,j+1在此处表示。每个存储单元包括状态晶体管，分别被标记为T1,j；T2,j；T3,j；T4,j；T1,j+1；T2,j+1；T3,j+1；T4,j+1以及连接在源极平面SL和状态晶体管之间的选择晶体管ST。

存储单元C1,j；C2,j；C3,j；C4,j属于排序j的列，并且存储单元C1,j+1；C2,j+1；C3,j+1；C4,j+1属于排序为j+1的相邻列。存储单元C1,j；C1,j+1属于第一存储单元行，并且它们的状态晶体管T1,j；T1,j+1具有连接到共用栅极控制线CGL1的控制栅极CG1。存储单元C2,j；C2,j+1属于第二存储单元行，并且它们的状态晶体管T2,j；T2,j+1具有连接到共用栅极控制线CGL2的控制栅极CG2。存储单元C3,j；C3,j+1属于第三存储单元行，并且它们的状态晶体管T3,j；T3,j+1具有连接到共用栅极控制线CGL3的控制栅极CG3。存储单元C4,j；C4,j+1属于第四存储单元行，并且它们的状态晶体管T4,j；T4,j+1具有连接到共用栅极控制线CGL4的控制栅极CG4。

在排序为j的列中，存储单元C1,j；C2,j是孪生存储单元，并且它们的选择晶体管ST包括连接到共用字线WL1,2的共用选择栅极CSG1,2。

同样，存储单元C3,j；C4,j是孪生存储单元，并且它们的选择晶体管ST包括连接到共用字线WL3,4的共用选择栅极CSG3,4。

在排序为j+1的列中，存储单元C1,j+1；C2,j+1是孪生存储单元，并且它们的选择晶体管ST包括连接到字线WL1,2的共用选择栅极CSG1,2。

存储单元C3,j+1；C4,j+1是孪生存储单元，并且它们的选择晶体管ST包括连接到共用字线WL3,4的共用选择栅极CSG3,4。

孪生存储单元对的共用选择栅极CSG1,2或CSG3,4是在衬底中制成的导电沟槽形状的垂直掩埋栅极，并且选择晶体管ST的源极端子(S)被连接在掩埋源极平面SL处，延伸到衬底的注入存储单元的区域下方。

存储器平面PM包括每列存储单元的两个位线。因此，两个位线B1,j；B2,j被分配给排序为j的存储单元，并且两个位线B1,j+1；B2,j+1被分配给排序为j+1的列的存储单元。

两个孪生存储单元被连接到分配给它们所在列的两个位线之中的不同位线，而两个相邻但不是孪生的存储单元被连接到同一位线。

因此，在排序为j的列中：

-状态晶体管T1,j的漏极端子(D)经由导电路径1A连接到位线B1,j；

-状态晶体管T2,j的漏极端子经由导电路径23B连接到位线B2,j；

-状态晶体管T3,j的漏极端子经由导电路径23B(存储单元C2,j与存储单元C3,j相邻但不孪生)连接到位线B2,j，并且

-状态晶体管T4,j的漏极端子经由导电路径4A连接到位线B1,j。

在排序为j+1的列中：

-状态晶体管T1,j+1的漏极端子经由导电路径1C连接到位线B1,j+1；

-状态晶体管T2,j+1的漏极端子经由导电路径23D连接到位线B2,j+1；

-状态晶体管T3,j+1的漏极端子经由导电路径23D连接到位线B2,j+1(存储单元C2,j+1与存储单元C3,j+1相邻但不孪生)，并且

-状态晶体管T4,j+1的漏极端子经由导电路径4C连接到位线B1,j+1。

列解码器和线解码器

如以下将看到的，器件DIS的各种部件使用列和线解码器来选择存储单元。

可以为每个部件使用特定的列解码器。这些解码器中的一些可以具有常规结构。与非易失性存储器器件DM相关联的列解码器具有特定结构。

在这种情况下，如将在参考图37和图38的描述结束时更详细地看到的，提供能够寻址各种存储器平面的单个列解码器是特别有利的。

这允许简化器件的整体架构并减少硅上的体积。

线解码器进而具有常规结构。

第一物理不可克隆功能模块MPF1及其操作

现在更具体地参考图9至图11来更详细地描述第一模块MPF1的示例性实施例，第一模块MPF1具有旨在生成初始不可预测代码RD2的物理不可克隆功能。

如上所述，第一模块MPF1包括第一存储单元集合。

每个存储单元具有参考图6描述的特征。

状态晶体管是耗尽型的，当存储单元处于原始状态并且零电压被施加到控制栅极时，状态晶体管的通常导通特性与其处于存储单元的原始状态的阈值电压的值有关，阈值电压值可以被选择为负或基本为零。

处于原始状态的存储单元的状态晶体管在此处被配置为具有这样的负阈值电压，例如-1伏的量级。

该第一集合1的所有存储单元均处于原始状态。

第一集合1的所有单元的所有状态晶体管旨在具有相同的阈值电压。

然而，有效阈值电压，即，阈值电压的实际值，根据例如由于物理制造失真的随机差量而略有变化。该类型的差量是常见的并且本身是已知的。

因此，第一集合1的单元的晶体管各自具有属于常见随机分布的有效阈值电压。

并且此处该常见随机分布是未被写入的原始存储单元的晶体管的阈值电压分布。

现在，如果更具体地参考图9，可以看出在该有利实施例中，非易失性存储单元CEL的第一集合1被组织在相对于本身已知的常规结构的读取装置LECT对称设置的第一两个矩阵子集10L和10R中，读取装置LECT通常包括感测放大器5。

第一两个矩阵子集10L和10R的所有线或行是平行的。

这两个子集10L、10R中的每一个的线解码由本身已知的常规结构的线解码器XDEC执行，而这第一两个子集的列解码由也具有已知的常规结构本身的、相对于感测放大器5对称设置的两个列解码器YDEC执行。

并且，这些读取装置LECT被配置为执行对称存储单元对CELijL和CELijR的状态晶体管的有效阈值电压的差分读取，对称存储单元对CELijL和CELijR在第一两个子集10L和10R中分别位于该第一两个子集10L和10R中的同源列上。

现在更具体地参考图10来描述由并入感测放大器5的读取装置LECT执行的差分读取RD。

在图10所示的示例中，读取装置LECT被配置为测量分别属于两个存储单元CELijL和CELijR的状态晶体管对T的有效阈值电压之间的差。

读取装置经由相应的位线BLL和BLR而被耦合到晶体管T。

选择晶体管ST在其栅极上由在相应字线WLL和WLR上传送的信号控制。

诸如图10所示的差分读取RD有利地在状态晶体管的控制栅极被接地的情况下执行。

感测放大器5被配置为放大在单元CELijL中流动的电流ICL和在单元CELijR中流动的电流ICR之间的差。

由于这些读取电流ICL和ICR代表相应单元CELijL和CELijR的浮置栅极晶体管的有效阈值电压，因此这些电流的差代表这些状态晶体管的有效阈值电压之间的差。

因此，读取装置LECT能够测量在对应位线上设置的两个单元的状态晶体管对的有效阈值电压之间的差。

并且，通过非限制性示例，可以决定如果电流ICL大于电流ICR，则在该单元对中包含的数据DATAij具有逻辑值0，而如果电流ICL小于电流ICR，则该数据的逻辑值为1。

当然，可以采用相反的约定。

因此，第一集合1的存储单元的差分读取RD提供了初始代码RD2。

一旦该代码RD2被生成，例如如图11所示，它就会被破坏。

更具体地，在这方面，管理装置可以包括常规结构的编程装置MPROG，其被配置为对第一子集10L的存储单元或第二子集10R的存储单元进行编程。

因此，该第一集合的单元的后续差分读取将提供一系列恒定值。

备选地，可以通过常规结构的擦除装置来替换编程装置，擦除装置被配置为擦除第一子集10L或第二子集10R的存储单元。

非易失性存储器器件DM及其操作

现在更具体地参考图12至图27来更详细地描述非易失性存储器器件DM的结构及其操作的示例。

这样的示例在与本申请同一天以申请人的名义提交的题为“Non-volatilememory device readable only a predetermined number of times”的法国专利申请中进行了描述。

该其他专利申请的内容出于所有实际目的通过引用并入本专利申请中。

此处回顾其一些特征。

存储器器件DM的存储器平面结构PM是如图7中所述的每列仅具有一个位线的结构。

图12更精确地图示了属于同一列j和两个线i和i+1的两个孪晶单元Mi,j和Mi+1,j。

它们的漏极被连接到同一位线BLj，位线BLj是针对列j的唯一位线。

每个存储单元具有参考图6描述的特征。

每个存储单元具有第一状态，例如擦除状态，其中它存储具有第一逻辑值的位，例如逻辑值1；以及第二状态，例如编程状态，其中它存储具有第二逻辑值的位，例如逻辑值0。

存储单元的状态晶体管有利地被配置为在存储单元处于其第一状态时导通并且在存储单元处于其第二状态时关断。

图13示意性地示出了与例如擦除、空白和编程存储单元分别对应的不同阈值电压Vthe、Vth0和Vthp。

在读取模式中，可以将零读取电压施加到状态晶体管的控制栅极CG并将正电压施加到位线BL。

由于状态晶体管利用负电压Vth0耗尽，因此对于空白存储单元，它通常是导通的，也就是说，浮置栅极中不存在电荷。

然后从图13可以看出，经擦除的存储单元的状态晶体管将导通，而经编程的存储单元的状态晶体管将关断。并且，将零电压施加到控制栅极并因此施加到状态晶体管的浮置栅极FG的事实不会引起读取应力。

此外，浮置栅极晶体管的编程或擦除在此处通过借助(多个)高电压注入热电子而在晶体管的栅极中注入或提取电荷来执行。

更具体地，存储单元的擦除通过将施加到衬底的正电压与施加到其状态浮置栅极晶体管的控制栅极的负电压组合来实现。

对于孪生单元，如果不期望同时擦除，则正电压被施加到其状态晶体管的控制栅极。

存储单元的编程可以例如通过向所涉及的位线施加正电压、通过向衬底施加零电压以及向其浮置栅极状态晶体管的控制栅极施加正电压来确保。

通过将大于状态晶体管的阈值电压的正电压施加到所涉及的字线来执行对待被编程的这样的存储单元的选择。

关于孪生单元，如果不期望被同时编程，则弱负电压(例如-0.5伏或-1伏)或零被施加到其状态晶体管的控制栅极。

最后，如上所述，存储单元的读取通过向其状态晶体管的控制栅极CG施加零电压以及向对应位线施加正电压来确保。

待读取的这种存储单元的选择通过将大于状态晶体管的阈值电压的正电压施加到所涉及的字线来执行。

实际上，零电压将在读取模式中被施加到存储器平面的所有单元。

因此，将同时读取两个选定的孪生单元。

并且，如果附加地，列解码器被配置为如下文将更详细地看到的同时选择两个相邻的位线，则两个对应的孪生单元对将被同时读取。

现在将更具体地参考图14至图27来更准确地描述存储器器件DM的实施例和实现方式。

在图14中，为了简化起见，仅示出了一个存储器区域ZM，并且将仅描述该存储器区域的操作，应理解，存储器器件DM的D个存储器区域ZM1-ZMD的结构和操作是相同的。

该存储器区域ZM在此处包含存储单元矩阵Mi,j，存储单元矩阵Mi,j具有两行或线L0和L1以及N列，此处为32列。

在该示例中，i表示行或线索引并且i是0或1。

在该示例中，索引j表示列索引并且范围从0到31。

存储器区域ZM旨在存储信息片段，信息片段包括N个二进制数据D0-D31。

此处考虑N个二进制数据D0-D31是第一模块MPF1生成的初始码RD2的数据。

存储器器件DM还包括第一处理装置MTR1，第一处理装置MTR1具体地包括常规结构的线解码器DECR，并且被配置为在字线WL0,1以及栅极控制线CGL0和CGL1上传递电压。

处理装置还包括列解码器DECC。

该列解码器DECC在此处包括开关集合SW0-SW31，每个开关包括两个并联的MOS晶体管。

开关SWj的第一端子被连接到对应的位线BLj。

开关SWJ的第二端子通过读取信号READ在其栅极上控制的MOS晶体管而被连接到感测放大器电路AMP，或者通过编程控制信号PROG在其栅极上控制的另一MOS晶体管而被连接到常规结构的编程装置PRGL。

这些READ和PROG信号由第一处理装置MTRl根据这是读取阶段还是编程阶段来传递。

如图14所示，列解码器DECC被配置为借助逻辑信号COL0和COL31而单独选择与位于存储器区域ZM两端处的两个列相关联的两个位线BL0和BL31。

此外，列解码器还被配置为通过逻辑信号COLjj+1同时选择两个相邻的位线BLj和BLj+1。

对两个位线BL0和BL31的这种单独选择以及对两个相邻位线的同时选择为了将信息片段D0-D31存储在存储器区域ZM的存储单元中的操作以及为了如下文将更详细介绍的读取操作而执行，读取操作包括使用参考位替换先前的位，参考位在该情况下是逻辑值0的位。

逻辑信号COL0、COL31和COLjj+1由逻辑装置MCC传递。

如上所述，存储器区域旨在存储代码RD2的32位数据D0-D31。

并且，如图15所示，在将该信息片段(代码RD2)存储在存储器区域ZM之前，存储器区域ZM的所有存储单元均处于擦除状态，即，它们均包含逻辑值1。

现在更具体地参考图16至图19来图示在存储器区域ZM中连续写入信息片段(代码RD2)的N个位D0-D31。

整体而言，由于存储器区域ZM的存储单元的初始状态为擦除状态，即，包含逻辑“1”，因此不会在存储单元中进行用于写入具有逻辑值“1”的数据的操作。

另一方面，在待被写入该单元的数据是“0”的情况下，将执行存储单元的编程操作。

以上指出了待被施加到位线、衬底、控制栅极和字线来对单元进行选择和编程的电压。

同样，以上指出了待被施加到位线、控制栅极和字线来对单元进行选择和读取的电压。

在图16中，列解码器DECC使用逻辑信号COL1选择两个位线BL0和BL1。

此外，栅极控制线CGL1被选择。

结果，数据D0被写入存储单元M1,0和存储单元M1,1两者中。

然后，如图17所示，列解码器使用逻辑信号COL12来选择两个位线BL1和BL2。

此外，此时，是栅极控制线CGL0被选择。

因此，信息片段的第二数据D1被同时存储在第一线L0的两个存储单元M0,2和M0,3中。

写入操作然后顺序地继续，直到信息片段的最后数据D31被写入存储单元M0,31中。

这通过利用逻辑信号COL31选择位线BL31并选择栅极控制线CGL0来完成(图18)。

在该写入操作结束时，如图19所示，获得存储器区域的棋盘填充，使得除了最后数据D31之外的数据被存储在相同线的两个相邻存储单元中并且两个连续的数据被分别存储在同一列的两个孪生单元中。

此外，存储数据D0的M1,0的孪生单元M0,0存储值1，而最后数据D31被存储在存储数据D30的存储单元M1,31的孪生存储单元M0,31中。

现在更具体地参考图20至图27来图示读取存储器区域ZM中存储的信息片段(代码RD2)的示例。

由于在读取存储器区域的所有存储单元的控制栅极时施加零电压(接地GND)，所以列的第一孪生存储单元的读取同时导致第二孪生单元的读取。

现在，如果第一孪生单元包含逻辑“1”，则该逻辑“1”将掩蔽位于第二孪生单元中的数据的读取值。

实际上，不论所存储的数据的值如何，这两个孪生单元的读取将总是给出逻辑“1”。

这就是有必要在读取存储单元之前，将其孪生单元中存储的值替换为所选择的参考位，以允许正确恢复所存储的数据的原因。在这种情况下，该参考位将具有值“0”，值“0”对应于孪生单元的先前编程，以在其中存储“0”。

这在图20中图示。

更具体地，位线BL0使用逻辑信号COL0来选择，并且存储单元M0,0使用线控制信号CGL0而被编程为在其中存储逻辑“0”。

然后，两个孪晶单元M0,0可以被读取，以在其中存储逻辑“0”。

然后，如图21所示，通过使用逻辑信号COL0选择位线BL0，两个孪生单元M0,0和M1,0总是可以被读取。

并且，此时，数据D0被正确读取。

实际上，如果数据D0等于0，则值0将由感测放大器电路AMP实际读取。

并且，如果数据D0的逻辑值等于1，则感测放大器电路AMP将读取逻辑“1”。

如图22和图23所示，数据D1然后被读取。

并且，由于此时列解码器将同时选择两个位线BL0和BL1，并且零电压GND被施加到所有存储单元的状态晶体管的控制栅极，因此将同时读取位于列“0”的两个孪生单元和位于列“1”的两个孪生单元。

此外，为了获得数据D1的逻辑值的正确恢复，在读取该数据D1之前，不仅需要将单元D1的孪生单元编程为值“0”，而且还可以对包括先前读取的数据D0的单元进行编程。

这在图22中图示。

可以看出，在该初步编程步骤中，通过由逻辑信号COL01选择位线BL0和BL1并且通过将编程电压施加到栅极控制线CGL1，存储单元M1,0和M1,1将利用逻辑值“0”被编程。

结果，如图23所示，两个位线BL0和BL1的选择以及在状态晶体管的控制栅极上施加零电压GND导致同时读取数据D1的逻辑值以及存储单元M0,0；M1,0和M1,1中存储的三个逻辑值“0”。

结果，数据D1的逻辑值被正确恢复。实际上，如果该数据等于0，则感测放大器电路将有效地读取“0”，而如果该逻辑值等于1，则感测放大器电路将有效地读取“1”。

因此在此应当注意，不仅先前编程允许正确恢复待被读取的数据，而且该先前编程也破坏了先前已读取的数据。

图24和图25图示了以下数据D2的读取。

在该读取之前，单元M0,1和M0,2被编程(图24)，然后存储单元M1,2(图25)中存储的数据D2被读取。

数据D1因此已被破坏。

图26和图27图示了最后数据D31的读取。

在这方面，如图26所示，孪生单元M1,31被预先编程，然后，如图27所示，存储单元M0,31中存储的单元D31被读取。

在该读取结束时，注意，除了最后单元M0,31之外的所有存储单元均存储逻辑0。

读取所存储的代码RD2的N个二进制数据因此破坏了该代码的除最后一位之外的所有位。

并且，因此不再可能在存储器区域ZM中再次读取该代码RD2。

在这种情况下，D个区域ZM1-ZMD将如上文针对区域ZM所指示的那样被依次读取，以允许信息片段RD2仅被读取D次。

第二物理不可克隆功能模块MPF2及其操作

第二模块MPF2可以是物理不可克隆功能模块，具有在以n°2002929提交的法国专利申请中描述的物理不可克隆功能器件的特征，出于所有实际目的，该专利申请通过引用并入本专利申请中。

现在回顾一些特征。

如图28所示，第二模块MPF2包括非易失性存储单元CEL的第二集合2。

器件DIS还包括第二处理装置MT2，其被配置为从第二集合2的存储单元CEL的状态晶体管的有效阈值电压的读取中传递不可预测代码HUK1。

每个存储单元CEL具有参考图6描述的特征。

但是如图29所示，单元CEL包括具有控制栅极CG和浮置栅极FG的状态晶体管T，控制栅极CG和浮置栅极FG在此处例如通过通孔或触点而电连接，通孔或触点不位于图29的平面中，但由两条虚线示意性地示出。

浮置栅极FG通过栅极氧化物OX与半导体衬底SUB分离，栅极氧化物OX的厚度有利地大于8纳米，例如包括在8和10纳米之间。

状态晶体管T的漏极D通过触点CBL被连接到位线。

晶体管T的控制栅极CG进而被连接到栅极控制线。

如上所述，状态晶体管T的沟道包括注入在表面CH上的沟道，沟道例如是N掺杂的，使得对应的存储单元以耗尽模式操作。

换言之，状态晶体管T是耗尽型的，当存储单元处于原始状态并且零电压被施加到控制栅极时，状态晶体管的通常导通特性与它在存储单元的原始状态下的阈值电压的值有关，阈值电压的值可以被选择为负或基本为零。

在导电率为N的沟道的情况下，注入的掺杂剂可以是例如砷As，并且掺杂剂的浓度确定了处于原始状态的存储单元的晶体管T的阈值电压。

至于第一集合1的单元，如果存储单元处于原始状态，则状态晶体管在此处被配置为具有负阈值电压，例如大约-1伏。

第一集合中的所有单元CEL的所有状态晶体管旨在具有相同的阈值电压。

然而，有效阈值电压，即阈值电压的实际值，根据例如由于物理制造失真的随机差量而略有变化。该类型的差量是常见的并且本身是已知的。

由于状态晶体管的控制栅极和浮置栅极被电连接，因此状态晶体管固有地具有抵抗这些失真的更大可变性并且因此具有更广的分布。

因此，第二集合2的单元CEL的晶体管T各自具有属于常见随机分布的有效阈值电压。

具体地，常见随机分布可以是未被写入的原始存储单元的晶体管的阈值电压分布。

如果再次参考图28，可以看出，第二处理装置MT2包括存储单元CELM的第三集合3，每个存储单元还具有掩埋在半导体衬底中的选择晶体管以及具有控制栅极和浮置栅极的状态晶体管。

实际上，存储单元CELM与存储单元CEL相似，不同之处在于状态晶体管的浮置栅极和控制栅极未被电连接。它们还具有参考图6描述的特征。

如将在下文更详细地看到的，这些存储单元CELM旨在存储表示第二集合2的存储单元CEL的内容的可靠性或不可靠性的可靠性信息片段。

第二处理装置MT2包括第一生成装置MGEN1，其被配置为生成所述可靠性信息片段。

第二处理装置MT2还包括第二生成装置MGEN2，其被配置为至少根据存储单元CEL的状态晶体管的有效阈值电压的读取以及根据第三集合3的存储单元CELM中包含的所述可靠性信息片段而生成代码HUK1。

第一生成装置MGEN1、第二生成装置MGEN2和第二单元集合3的矩阵布置的结构和操作的示例将更加详细。

如果现在更具体地参考图30，可以看出，在该有利实施例中，非易失性存储单元CEL的第二集合2被组织在第二两个矩阵子集20L和20R中，第二两个矩阵子集20L和20R与本身已知的常规结构的第二读取装置LECT2对称设置，第二读取装置LECT2通常包括感测放大器5。

第二两个矩阵子集20L和20R的所有线或行平行。

这两个子集20L、20R中的每一个的线解码由本身已知的常规结构的线解码器XDEC执行，而该第一两个子集的列解码由也具有已知的常规结构本身的两个列解码器YDEC执行，两个列解码器YDEC相对于感测放大器5对称设置。

并且，这些第二读取装置LECT2被配置为执行对称存储单元对CELijL和CELijR或CELmpL和CELmpR的状态晶体管的有效阈值电压的差分读取，对称存储单元对在第二两个子集20L和20R中分贝位于这第二两个子集的相似列上。

并且，第三集合3的存储单元旨在包含表示第二集合的存储单元对的内容的可靠性或不可靠性的可靠性信息片段。

这些可靠性信息片段在此处是具有第一逻辑值(例如逻辑值0)或第二逻辑值(例如逻辑值1)的二进制数据，第一逻辑值表示第二集合的给定存储单元对的内容，第二逻辑值表示第二集合的给定存储单元对的内容的可靠性。

因此，作为示例，在图30中，此处具有逻辑值0的可靠性信息片段Mij表示第二集合的存储单元对CELijL和CELijR的内容bijL和bijR的不可靠性。

另一方面，具有逻辑值1的可靠性信息片段Mmp在此处表示第二集合的存储单元对CELmpL和CELmpR的内容bmpL和bmpR的可靠性。

这些可靠性信息片段的集合形成掩码MSK。

现在更具体地参考图31来描述由并入感测放大器5的第二读取装置LECT2执行的差分读取RD。

在图31所示的示例中，第二读取装置LECT2被配置为测量分别属于两个存储单元CELijL和CELijR的状态晶体管对T的有效阈值电压之间的差。

第二读取装置经由相应的位线BLL和BLR耦合到晶体管T。

选择晶体管ST在其栅极上由在相应字线WLL和WLR上传送的信号控制。

除了感测放大器5之外，第二读取装置包括参考电流发生器51，其可以或可以不经由开关连接到感测放大器5。

在诸如图31所示的差分读取RD的上下文中，有利地利用接地的状态晶体管的控制栅极来执行，参考电流发生器不连接到感测放大器5。

感测放大器5被配置为放大在单元CELijL中流动的电流ICL和在单元CELijR中流动的电流ICR之间的差。

由于这些读取电流ICL和ICR表示相应单元CELijL和CELijR的浮置栅极晶体管的有效阈值电压，因此这些电流的差表示这些状态晶体管的有效阈值电压之间的差。

因此，第二读取装置LECT2能够测量在对应位线上设置的两个单元的状态晶体管对的有效阈值电压之间的差。

并且，作为非限制性示例，可以决定如果电流ICL大于电流ICR，则该单元对中包含的数据DATAij具有逻辑值0，而如果电流ICL小于电流ICR，则该数据的逻辑值为1。

当然，可以采用相反的约定。

现在更具体地参考图32和图33来描述考虑到裕量值，存储单元对的状态晶体管的有效阈值电压的差分读取。

同样，这些差分读取有利地通过接地的状态晶体管的控制栅极来执行。

图32图示了考虑到裕量值的第一差分读取RDM0。

更具体地，在该读取RDM0期间，由电流发生器51之一生成的附加电流IREF被添加到由单元CELijR流动的电流。

这允许测量有效阈值电压之间的高于某个裕量的差。

裕量值对应于表示参考电压偏差的电流IREF。

该裕量值具体地根据第二读取装置LECT2的精度来选择。

作为指示，电流IREF的值可以等于2微安。

并且，在该情况下，如果电流ICL大于电流ICR和电流IREF的总和，则所存储的数据DATAij取为例如等于0。

在图33中，图示了由第二读数装置LECT2执行并考虑了裕量值的另一差分读取RDM1。

更具体地，在该情况下，参考电流IREF被添加到在单元CELijL中流动的电流ICL。

并且，例如，如果电流ICR大于电流ICL和电流IREF之和，则DATAij等于1。

现在更具体地参考图34来描述第一生成装置MGEN1的结构的示例，第一生成装置MGEN1允许生成掩码MSK的可靠性信息片段。

如该图34所示，考虑到存储单元对的状态晶体管的有效阈值电压的差分读取RDM0和RDM1上的裕量值来生成可靠性信息片段。

更具体地，第一生成装置MGEN1包括第二读取装置LECT2，第二读取装置LECT2被配置为针对第二集合1的每个存储单元对，执行第一读取，例如读取RDM0(一方面)流过所述对的第一存储单元的、通过表示所述裕量值的参考电流而增加的电流，以及(另一方面)流过所述对的第二存储单元的电流之间的差，以获得第一二进制数据。

第二读取装置LECT2还被配置为执行第二读取，例如读取RDM1(一方面)流过第二存储单元的、通过参考电流增加的电流，以及(另一方面)流过第一存储单元的电流之间的差，以获得第二二进制数据。

在此处描述的示例中，为了简化起见，示出了在第一读取RDM0结束时获得的16个第一二进制数据DBl的组(例如[0000 0111 1111 1111])，以及读取RDM1之后获得的对应的16个第二二进制数据组DB2(例如[0000 0000 0000 1111])。

生成装置MGEN1还包括通常由附图标记222表示的模块，该模块被配置为生成掩码MSK并将掩码MSK写入第三集合3的存储单元中。

该模块222包括反转器IV，其允许反转二进制数据组(例如由读取RDM0产生的第一二进制数据组DBl)中的一个，以在所示情况下获得组[1111 1000 0000 0000]。

然后，比较装置，例如被标记为PL的OR门，允许逐位比较源自读取RDMl的第二二进制数据组DB2与源自读取RDM0的第一二进制数据组DBl的倒数。

如果反转位实际上具有与对应的非反转位相对的逻辑值，则可以认为数据是可靠的并且将1分配给通过逻辑OR门获得的对应可靠性信息片段。

另一方面，如果反转位的逻辑值等于对应的非反转位的逻辑值，则认为数据不可靠并且对应的可靠性信息片段将具有逻辑值0。

因此，获得了包括与第二集合2中的存储单元对一样多的位的掩码MSK。在图示的情况下，掩码MSK等于[1111 1000 0000 1111]。

当然，可以由异或(XOR)类型的逻辑门代替反转器和OR门。

模块222还包括具有常规和已知结构的写入装置PROG，允许将掩码MSK的可靠性信息片段(位)写入第三集合3的对应存储单元中。

现在更具体地参考图35来描述第二生成装置MGEN2的结构示例，第二生成装置MGEN2被配置为根据存储单元对的状态晶体管的有效阈值电压的差分读取以及与这些存储单元对相关联的可靠性信息片段而生成代码HUK1。

更具体地，第二读取装置LECT2对分别位于两个子集20L和20R中的同源存储单元对执行常规差分读取RD，以获得第一输出数据集JS1，例如[0000 0000 0111 1111]，第一输出数据集在该简化示例中包括16个二进制输出数据。

该读取有利地利用接地的状态晶体管的控制栅极来执行。

还包括诸如感测放大器5的感测放大器的常规读取装置MLCT执行与在第三集合3的存储单元CELM中读取和包含的单元对相对应的可靠性信息片段MSK的常规读取RDMSK，例如[1111 1000 0000 1111]。

该读取RDMSK也有利地利用接地的状态晶体管的控制栅极来执行。

第二生成装置MGEN2然后包括掩蔽装置4，掩蔽装置4被配置为仅将集合JS1的二进制数据保持为代码HUK1，二进制数据被分配了意味着该数据是可靠的可靠性信息片段，在该情况下可靠性信息片段等于1。

在当前情况下，被认为可靠的数据(值1)是左侧的前五位和后四位，其他位不确定(X)。

因此，作为示例，如图35所示，代码HUK1在集合JS1[0000 0XXX XXXX 1111]的16位中将只有9位。

尽管这不是必需的，但优选地，如图36所示，旨在存储可靠性信息片段的第三存储单元集合3包括分别分布在第二子集20L和20R的两侧上的两个第三子集30L和30R。

此外，与存储单元对相关联的可靠性信息片段被存储在第三集合的存储单元中，第三集合的存储单元位于与所述对应的存储单元对所在的列相同的列上。

此外，第一存储单元集合1包括两个子集10L和10R，第二存储单元集合2包括两个子集20L和20R，第三存储单元集合3包括两个子集30L和30R，非易失性存储器器件DM的存储器平面以及管理装置位于同一集成电路IC内。

这简化了列解码并且使得通过例如在背面上的攻击从器件DIS中提取数据变得更加困难。

与“单位线”和“双位线”存储器平面架构兼容的列解码器架构

由于器件DIS的不同存储器平面的结构的差异(对于存储器区域ZMl-ZMD的存储器平面，每列具有单个位线的架构，以及对于存储单元的集合1、2和3，每列具有两个位线的架构)，集成电路的一些金属化被中断并且仅分配给存储器区域ZM1-ZMD的存储器平面的一些列(位线)，而其他金属化对存储器区域ZM1-ZMD的存储器平面的列以及集合1、2和3的存储器平面的列是共用的，并且其他金属化仅被分配给集合1、2和3的存储器平面的列。

这在图37中部分图示，其中可以看出，经中断的金属化MET2A对应于存储器区域ZM1-ZMD的存储器平面的被标记为COL0的列0的位线BL0，并且另一金属化MET2B对应于存储器区域ZM1-ZMD的存储器平面的第1列COL1的位线BL1以及集合1、2和3的存储器平面的第0列COL0的位线中的一个B1,0。

集合1、2和3的存储器平面的第0列COL0的另一位线B2,0由金属化MET3表示。

两个其他金属化MET5对应于集合1、2和3的存储器平面的第1列COL1的两个位线B1,1和B2,1。

因此，如图38中示意性所示，存储器区域ZM1-ZMD的存储器平面的一些列是可单独寻址的，在这种情况下是偶数列COL0、COL2、…。

存储器区域ZM1-ZMD的存储器平面的奇数排序的列COL1、COL3、…可以同时寻址到集合1、2和3的存储器平面的排序为4k的列、COL0、COL4、…。

集合1、2和3的存储器平面的排序为4k+1、4k+2和4k+3的列COL1、COL2、COL3、COL5、COL6、COL7…是可单独寻址的。

图38中示意性图示的单个列解码器COLDEC被配置为：

-单独选择位于每个存储器区域ZMi两端处的两个列，

-同时选择每个存储器区域ZMi的两个相邻列以及与这两个相邻列之一共用的第一、第二和第三集合的列，以及

-单独选择第一、第二和第三集合的其他列。

该列解码器包括基于MOS晶体管的开关，开关在它们的栅极上由控制信号控制，并且其源极被连接到共用节点ND，共用节点ND被连接到读取或编程装置。

此处为了简化起见，仅示出了由控制信号SC0、SCA到SCJ控制的10个开关SW0-SW9。

控制开关SW0的信号SC0允许单独选择存储器区域ZMi的列COL0。

控制开关SW0和SW1的信号SCA允许选择存储单元集合1、2和3的列COL0以及同时选择存储器区域ZMi的列COL0和COL1。

控制开关SW1和SW5的信号SCB允许选择存储单元集合1、2和3的列COL0以及同时选择存储器区域ZMi的列COL1和COL2。

控制开关SW2的信号SCC允许选择存储单元集合1、2和3的列COL1。

控制开关SW3的信号SCD允许选择存储单元集合1、2和3的列COL2。

控制开关SW4的信号SCE允许选择存储单元集合1、2和3的列COL3。

控制开关SW5和SW6的信号SCF允许选择存储单元集合1、2和3的列COL4以及同时选择存储器区域ZMi的列COL2和COL3。

为简化起见，控制开关SW6和在该图中未示出的另一开关的信号SCG允许选择存储单元集合1、2和3的列COL4以及同时选择存储器区域ZMi的列COL3和COL4。

控制开关SW7的信号SCH允许选择存储单元集合1、2和3的列COL5。

控制开关SW8的信号SCI允许选择存储单元集合1、2和3的列COL6。

控制开关SW9的信号SCJ允许选择存储单元集合1、2和3的列COL7，依此类推…。

虽然已参考例示性实施例描述了本发明，但本描述并不旨在解释为限制性的。通过参考描述，本领域技术人员将清楚例示性实施例以及本发明的其他实施例的各种修改和组合。因此，所附权利要求旨在涵盖任何此类修改或实施例。

Claims (20)

1.一种集成器件，包括：

第一物理不可克隆功能模块，被配置为生成初始数据组；以及

管理模块，被配置为：

至少根据所述初始数据组，生成输出数据组，

仅授权在所述器件的第一输出接口上所述输出数据组的D个连续传递，D是非零正整数，以及

防止所述输出数据组的任何新生成。

2.根据权利要求1所述的器件，其中所述管理模块被配置为通过防止所述初始数据组的任何新生成来防止所述输出数据组的任何新生成。

3.根据权利要求1所述的器件，其中所述第一模块包括：

非易失性存储单元的第一集合，每个非易失性存储单元具有掩埋在半导体衬底中的选择晶体管以及具有控制栅极和浮置栅极的状态晶体管，所述状态晶体管具有属于常见随机分布的相应有效阈值电压，以及

读取模块，被配置为基于读取所述第一集合的所述存储单元的所述状态晶体管的所述有效阈值电压来传递所述初始数据组。

4.根据权利要求3所述的器件，

其中所述非易失性存储单元的第一集合被组织在相对于所述读取模块对称设置的第一两个矩阵子集中，所述第一两个矩阵子集的所有线平行，并且

其中所述读取模块被配置为执行对称存储单元对的状态晶体管的所述有效阈值电压的差分读取，所述对称存储单元对在所述第一两个子集中分别位于所述第一两个子集的同源列上。

5.根据权利要求4所述的器件，其中所述管理模块被配置为在所述初始数据组的所述读取之后，对所述两个子集中的一个子集的存储单元进行编程或擦除，以便防止所述初始数据组的任何新生成。

6.根据权利要求1所述的器件，

其中所述初始数据组包括G个初始数据，并且

其中所述管理模块包括非易失性存储器器件，所述非易失性存储器器件包括：

存储器平面，包括D个存储器区域，每个存储器区域被配置为存储包括所述G个初始数据的N个连续数据，N大于或等于G；以及

第一处理模块，被配置为：

连续地从所述D个存储器区域中提取所述N个数据；以及

在对应的所述N个数据的所述提取期间，破坏对应存储器区域的至少部分内容。

7.根据权利要求6所述的器件，其中每个存储器区域包括具有两行和N列的存储单元矩阵，每个存储单元包括具有控制栅极和浮置栅极的状态晶体管，所述状态晶体管能够通过掩埋在衬底中的垂直选择晶体管来选择，并且所述垂直选择晶体管包括掩埋的选择栅极，每个存储单元列包括孪生存储单元对，孪生存储单元对中的两个选择晶体管具有共用的选择栅极，并且其中所述第一处理模块被配置为在所述存储器区域中存储N个连续位，使得除了最后连续位之外，当前连续位被存储在位于同一行和两个相邻列上的两个存储单元中，并且当前位和下一位被分别存储在两个孪生单元中。

8.根据权利要求7所述的器件，其中所述第一处理模块被配置为，为了能够读取第一孪生单元中存储的位，首先利用参考位来替换第二孪生单元中存储的位，所述参考位具有参考值，所述参考值被选择为允许正确恢复所述第一孪生单元中存储的位的值。

9.根据权利要求8所述的器件，其中所述第一处理模块还被配置为依次读取所述N个连续位，并且在能够读取下一连续位之前，利用所述参考位来替换信息片段中已读取的当前位，以在所述下一位的所述提取期间破坏所述当前位。

10.根据权利要求6所述的器件，其中每个存储器区域的存储单元矩阵包括：每列单个位线，所述单个位线被连接到对应列的孪生单元对的状态晶体管的漏极；以及每个存储单元行一个栅极控制线，所述栅极控制线被连接到所述对应行的所述存储单元的所述状态晶体管的所有控制栅极。

11.根据权利要求6所述的器件，其中所述第一处理模块包括列解码器，所述列解码器被配置为单独选择与位于所述存储器区域的两端处的两个列相关联的两个位线，并且同时选择两个相邻位线，以便用于存储N个连续位以及预先读取和替换这些位两者。

12.根据权利要求6所述的器件，其中所述输出数据组包括所述N个连续位。

13.根据权利要求1所述的器件，其中所述管理模块包括：

第二物理不可克隆功能模块，被配置为生成附加数据组，以及

开发模块，被配置为根据至少所述初始数据组和至少所述附加数据组来开发所述输出数据组。

14.根据权利要求13所述的器件，其中所述管理模块还被配置为在所述器件的第二输出接口上传递所述附加数据组。

15.根据权利要求13所述的器件，其中所述第二物理不可克隆功能模块包括：

非易失性存储单元的第二集合，所述第二集合的每个非易失性存储单元具有掩埋在半导体衬底中的选择晶体管以及具有电连接的控制栅极和浮置栅极的耗尽型状态晶体管，所述状态晶体管具有属于常见随机分布的相应有效阈值电压，以及

第二处理模块，被配置为根据所述第二集合的所述存储单元的所述状态晶体管的所述有效阈值电压的读取来传递附加数据组。

16.根据权利要求15所述的器件，

其中所述第二处理模块包括被配置为执行读取的第二读取模块，

其中所述非易失性存储单元的第二集合被组织在相对于所述第二读取模块对称设置的第二两个矩阵子集中，所述第二两个矩阵子集的所有线平行，并且

其中所述第二读取模块被配置为执行对称存储单元对的状态晶体管的所述有效阈值电压的差分读取，并且所述对称存储单元对在所述第二两个子集中分别位于所述第二两个子集的同源列上。

17.根据权利要求15所述的器件，其中所述第二处理模块包括存储单元的第三集合，所述第三集合的每个存储单元具有掩埋在半导体衬底中的选择晶体管以及具有控制栅极和浮置栅极的状态晶体管，所述第三集合的存储单元旨在包含表示所述第二集合的存储单元对的内容的可靠性或不可靠性的可靠性信息片段。

18.根据权利要求17所述的器件，其中所述第三集合包括与所述第二集合的存储单元的矩阵布置共享相同列的存储单元的矩阵布置。

19.一种方法，包括：

在根据权利要求1所述的器件的第一输出接口处自动生成唯一的不可预测代码，

其中所述唯一的不可预测代码是所述输出数据组，

其中所述器件包括对非易失性存储器器件的存储器区域的至少一个读取。

20.根据权利要求19所述的方法，还包括：

在测试阶段期间生成所述初始数据组；

在所述器件的D个存储器区域中存储N个数据的信息片段；

在生成所述初始数据组之后，对所述第一集合的部分存储单元进行编程或删除；以及

生成并且存储可靠性信息片段。

Images