CN115620775A - 具有快速可控的峰值电流、高能效阵列重置和针对安全应用的数据破坏模式的sram - Google Patents

具有快速可控的峰值电流、高能效阵列重置和针对安全应用的数据破坏模式的sram Download PDF

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CN115620775A CN202210817910.3A CN202210817910A CN115620775A CN 115620775 A CN115620775 A CN 115620775A CN 202210817910 A CN202210817910 A CN 202210817910A CN 115620775 A CN115620775 A CN 115620775A
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Abstract

本公开涉及具有快速可控的峰值电流、高能效阵列重置和针对安全应用的数据破坏模式的SRAM。一种破坏存储器阵列内容的方法包括:在重置节点处使信号生效,从而导致对存储器阵列的电流供应不足;以及选择与存储器阵列的、包含待使其内容被破坏的存储单元的所期望列相关联的位线和互补位线。针对每个所期望列,将其位线和互补位线的逻辑状态强制到相同的逻辑状态。与存储器阵列的、包含待使其内容被破坏的存储单元的所期望行相关联的每个字线被同时生效,并且然后被同时无效,从而在单个时钟周期期间,将待使其内容被破坏的每个存储单元置于亚稳态。

Description

具有快速可控的峰值电流、高能效阵列重置和针对安全应用 的数据破坏模式的SRAM
相关申请的交叉引用
本申请要求于2021年7月13日提交的美国临时申请专利号63/221,067的优先权,其内容通过引用整体并入本文。
技术领域
本公开涉及静态随机存取存储器(SRAM)领域,并且具体而言,涉及用于执行SRAM的快速重置和快速内容破坏、同时降低那些过程的功耗的技术。
背景技术
静态随机存取存储器(SRAM)在现代世界被用于许多电子设备中。使用SRAM存储器的某些应用(诸如飞行时间(ToF)测距和激光雷达(LiDAR)应用)涉及SRAM存储器的频繁“重置”,换言之,将相同的逻辑值(诸如作为默认的逻辑0,或作为备选的逻辑1,或诸如棋盘格(checker board)的逻辑1和逻辑0的预定义模式)写入到SRAM的至少一部分的所有存储单元。
现在参考图1A,其示出了用在HistoRam(用于测距应用的直方图构建中的存储器)中的存储器电路10的框图。电路10包括布置在行和列中的存储单元C的阵列12。阵列12的尺寸为m×n,其中m为列数,并且n为行数。每个行中的存储单元由字线14[0],...,14[n-1]之中的字线来控制。每个列中的存储单元被连接到对16[0],...,16[m-1]之中的位线/互补位线对。行解码器电路18b接收从地址预解码的行地址,并且对行地址的位进行解码来选择和致动字线14[0],...,14[n-1]之一。列解码器电路18a接收从地址预解码的列地址,并且对列地址的位进行解码来选择多个位线16[0],...,16[m-1]。在读取模式中,位于从地址选择的字线14[0],...,14[n-1]之一与多个位线16[0],...,16[m-1]的交叉位置处的存储单元中所存储的数据被读出到数据输入/输出线20。在写入模式中,数据输入/输出线20上的数据被写入到位于从地址选择的字线14[0],...,14[n-1]之一与多个位线16[0],...,16[m-1]的交叉位置处的存储单元。
因为本公开关注的是写入操作,所以将更详细地讨论写入操作。具体地,应注意,在每次存储器存取操作结束处,预充电电路24将位线对16[0],...,16[m-1]预充电到表示逻辑1的电压。因此,在写入操作开始时,所选择的位线对16[0],...,16[m-1]已被预充电。因此,由预充电电路24施加到所选择的位线对16[0],...,16[m-1]的预充电电压被释放,从而允许所选择的位线对16[0],...,16[m-1]浮置。然后,所选择的字线14[0],...,14[n-1]由行解码器电路18b进行选择,行解码器电路18b使相关联的字线14[0],...,14[n-1]生效(assert),并且写入驱动器22将所选择的存储单元强制到期望的逻辑值。为了完成写入操作,字线被取消选择并且所选择的位线对16[0],...,16[m-1]的预充电被恢复,从而为下一次存储器存取操作(无论它是写入操作还是读取操作)准备相关联的存储单元。
常规地,阵列12的存储单元一次选择一个字用于写入操作。常规地,为了重置阵列12的部分或全部存储单元,对每个所选择的字执行写入操作,以将逻辑零写入到例如该字的存储单元中。常规地,针对待执行的每个写入操作使用一个时钟周期。因此,用于重置给定数目的字的时钟周期数等于给定的字数(例如,如果十个字待被重置,则十个时钟周期被用于将逻辑零写入每个字的存储单元)。虽然现代SRAM存储器的写入周期时间相对较短,但对于某些应用(诸如ToF和LiDAR),需要尽快重置大的SRAM的块,并且由于可能涉及大量时钟周期,即使是现代SRAM存储器也无法按要求快速执行此操作。
更进一步,应注意,所执行的每个写入操作(并且每个待被重置的字执行一个)涉及对位线对中的位线的充电/放电,然后对该位线对进行预充电,从而待被重置的每个字的每个存储单元都会消耗功率。更进一步,如在图1A中可以观察到的,通常在HistoRam(或具有现有D输入的常规SRAM)中存在单独的重置数据输入“D”,使得所选择的重置值(逻辑0或逻辑1)可以被直接读取以写入到待被重置的字,从而导致重置数据输入和相关联的布线的面积消耗。
期望能够在单个时钟周期中重置存储单元阵列12的多个字。例如,可能期望能够在单个时钟周期中重置存储单元阵列12的单个列内的多个字。不幸的是,这在现有设计中是不可能的。
例如,阵列12的一个存储单元行的一部分在图1B中示出。这是阵列12的行0,并且此处示出了位线BL[0]和互补位线BLN[0]。行0被示出为包含两个存储单元C[0,0]和C[0,1]。
存储单元C[0,0]是本领域技术人员已知的标准六晶体管存储单元,由交叉耦合的CMOS反相器对形成,第一反相器由PMOS晶体管MP1和NMOS晶体管MN1形成,第二反相器由PMOS晶体管MP2和NMOS晶体管MN2形成。第一反相器的输出在节点BLTI[0,0]处,并且第一反相器的输入在节点BLFI[0,0]处;第二反相器的输出在节点BLFI[0,0]处,并且第二反相器的输入在节点BLTI[0,0]处。传输门NMOS晶体管MN3将第一反相器的输出连接到位线BL[0],并且传输门NMOS晶体管MN4将第二反相器的输出连接到互补位线BLN[0]。
存储单元C[0,1]是本领域技术人员已知的标准六晶体管存储单元,由交叉耦合的CMOS反相器对形成,第一反相器由PMOS晶体管MP5和NMOS晶体管MN9形成,第二反相器由PMOS晶体管MP6和NMOS晶体管MN10对形成。第一反相器的输出在节点BLTI[0,1]处,并且第一反相器的输入在节点BLFI[0,1]处;第二反相器的输出在节点BLFI[0,1]处,并且第二反相器的输入在节点BLTI[0,1]处。传输门NMOS晶体管MN11将第一反相器的输出连接到位线BL[0],并且传输门NMOS晶体管MN12将第二反相器的输出连接到互补位线BLN[0]。
在该示例中,假设单元C[0,0]正在存储逻辑1,节点BLTI[0,0]将处于逻辑高,并且节点BLFI[0,0]将处于逻辑低。为了在字线14[0]被生效时将逻辑0写入单元C[0,0],写入驱动器22必须从节点BLTI[0,0]汲取足够的电流来将节点BLTI[0,0]拉到逻辑低。节点BLTI[0,0]被拉到逻辑低,使晶体管MP2导通并使晶体管MN2截止,从而使得节点BLFI[0,0]将状态更改为逻辑高,这然后导致晶体管MP1截止并且晶体管MN1导通,从而将BLTI[0,0]保持在逻辑0,使得可以使字线14[0]无效(deassert)来完成对存储单元C[0,0]的写入操作。为了从节点BLTI[0,0]汲取足够的电流来将该节点拉到逻辑低,写入驱动器22必须能够克服源于(sourced to)节点VDD的电流。
当重置存储单元C[0,0]时,写入驱动器22具有足够的电流汲取能力来克服源于VDD的电流(例如,写入驱动器22可以汲取比源于VDD更多的电流)。
然而,要在单个时钟周期中重置存储单元C[0,0]和C[0,1](假设两个存储单元均存储逻辑1)需要使字线14[0]和14[1]同时生效,以及需要写入驱动器22从节点BLTI[0,0]和BLTI[0,1]两者同时汲取足够的电流以将这些节点拉到逻辑低的能力。因此,随着单个列中待被同时重置的存储单元的数量增加,施加在写入驱动器22上的电流汲取要求增加,并且写入驱动器22可能不具有该能力。
因此,需要进一步开发用于操作所述电路以提供快速、低功耗存储器重置的电路和技术。
另外,在某些情况下,诸如检测到对存储器的未授权访问尝试,可能期望存储器的内容能够被快速破坏(corrupt),并且因此在这些内容被访问的情况下变得无用。然而,出于重置单个列中的多个存储单元对写入驱动器22施加更高的电流汲取要求的相同原因,用于故意破坏单个列内的多个存储单元的已知操作对写入驱动器22施加更高的电流汲取要求,并且写入驱动器22可能不具有该能力。因此,需要进一步开发用于操作所述存储器来提供快速、低功耗和鲁棒的存储器破坏操作的电路和技术。
发明内容
本文公开了一种破坏存储器阵列内容的方法,该方法包括:a)在重置节点处使信号生效,从而导致对存储器阵列的电流供应不足;b)选择与存储器阵列的、包含待使其内容被破坏的存储单元的所期望列(desired row)相关联的位线和互补位线;c)针对每个所期望列(desired column),将其位线和互补位线的逻辑状态强制到相同的逻辑状态;以及d)使与存储器阵列的、包含待使其内容被破坏的存储单元的所期望行相关联的每个字线同时生效,并且然后使这些字线同时无效,从而在单个时钟周期期间,将待使其内容被破坏的每个存储单元置于亚稳态。
该方法还可以包括:通过使用多个晶体管将电源电压节点耦合到虚拟电源电压节点,来从电源电压生成虚拟电源电压,从而在虚拟电源电压节点处生成虚拟电源电压;以及使用虚拟电源电压来为存储器阵列供电。通过使多个晶体管中的、用于将电源电压节点耦合到虚拟电源电压节点的一个晶体管截止,来在重置节点处使信号生效,可以导致对存储器阵列的电流供应不足。
多个晶体管中被截止以使对存储器阵列的电流供应不足的一个晶体管可以是多个晶体管中的最大晶体管。
可以期望存储器阵列的所有存储单元使其内容被破坏。B)可以包括选择所有位线和所有互补位线,C)可以包括针对每个列,将其位线和互补位线的逻辑状态强制到相同的逻辑状态。D)可以包括使每个字线同时生效,并且然后使每个字线同时无效。
C)可以包括针对每个列,将其位线和互补位线的逻辑状态强制到逻辑0。
C)可以包括针对每个列,将其位线和互补位线的逻辑状态强制到逻辑1。
可以期望存储器阵列的少于所有存储单元的内容使其内容被破坏。
少于所有列可以包含期望使其内容被破坏的存储单元。
少于所有行可以包含期望使其内容被破坏的存储单元。
B)、C)和D)可以响应于内部时钟脉冲来执行,字线的无效在内部时钟脉冲结束处被执行。
本发明还公开了一种静态随机存取存储器(SRAM)器件,其包括:虚拟电源电路,其被配置用于生成虚拟电源电压;在虚拟电源电压与参考电压之间供电的存储器阵列,该存储器阵列由存储单元组成并且被组织成行和列,其中每个行具有与其相关联的字线,并且每个列具有与其相关联的位线和互补位线;行解码器,其被配置为使所期望行的字线选择性地生效;列解码器,其被配置为选择所期望列;其中虚拟电源电路被配置为响应于内部时钟信号脉冲而减小其电流输出,以使得存储器阵列供电不足;并且列驱动电路被配置为响应于由内部时钟信号脉冲钟控(clock)和被锁存的重置信号的生效,将所期望列的位线和互补位线驱动到相同的逻辑状态;其中响应于由内部时钟信号脉冲钟控并基于被锁存的重置信号,行解码器使每个所期望行的字线同时生效;并且其中响应于内部时钟信号脉冲的结束,行解码器使每个所期望行的字线同时无效,从而将属于所期望行和所期望列的存储单元置于亚稳态。
该虚拟电源电路可以包括:至少一个第一晶体管,其被耦合到电源电压并且被配置为在导通时输出虚拟电源电压;以及至少一个第二晶体管,其被耦合到电源电压并且被配置为在导通时促成输出虚拟电源电压;其中至少一个第二晶体管被配置为响应于接收到内部时钟信号脉冲而截止,从而减少由虚拟电源电路输出到存储器阵列的电流。
至少一个第二晶体管可以大于至少一个第一晶体管。
所期望行可以少于所有行。
所期望列可以少于所有列。
该列驱动电路可以包括:反相器,与每个不同位线相关联,该反相器的输出被耦合到该位线;以及多路复用电路。该多路复用电路可以具有:不同的第一多路复用器,与每个不同位线分别相关联;以及第二多路复用器,与每个不同互补位线分别相关联的不同;其中每个第一多路复用器具有与被锁存的重置信号耦合的第一数据输入、与列解码器耦合的第二数据输入、与被锁存的重置信号耦合的选择输入、以及被耦合为接收内部时钟信号脉冲的时钟输入;其中每个第二多路复用器具有与被锁存的重置信号的补码耦合的第一数据输入、与列解码器耦合的第二数据输入、与被锁存的重置信号耦合的选择输入、以及被耦合为接收内部时钟信号脉冲的时钟输入;并且其中,响应于由内部时钟信号脉冲钟控和被锁存的重置信号的生效,每个所选择的列的每个第一多路复用器和每个第二多路复用器将其第一数据输入作为输出传递,从而将所期望列的位线和互补位线驱动到相同的逻辑状态。
本文还公开了一种将存储器阵列内容重置的方法,包括:a)在重置节点处使信号生效,从而导致对存储器阵列的电流供应不足;b)选择与存储器阵列的、包含待使其内容被破坏的存储单元的所期望列相关联的位线和互补位线;c)针对每个所期望列,将其位线和互补位线的逻辑状态强制到相对的逻辑状态;以及d)使与存储器阵列的、包含待使其内容被重置的存储单元的所期望行相关联的每个字线同时生效,并且然后使这些字线同时无效,从而将待使其内容被重置的存储单元的内容设置为期望的逻辑值,期望的逻辑值取决于它们的位线和它们的互补位线的相对逻辑状态。
该方法还可以包括:通过使用多个晶体管将电源电压节点耦合到虚拟电源电压节点,来从电源电压生成虚拟电源电压,从而在虚拟电源电压节点处生成虚拟电源电压;以及使用虚拟电源电压为存储器阵列供电。通过使多个晶体管中的、被用于将电源电压节点耦合到虚拟电源电压节点的一个晶体管截止,来在重置节点处使信号生效可以导致对存储器阵列的电流供应不足。
多个晶体管中被截止来使对存储器阵列的电流供应不足的一个晶体管可以是多个晶体管中的最大晶体管。
相对的逻辑状态可以针对不同的所期望列而不同,使得不同的所期望列将其内容重置到不同的期望逻辑值。
相对的逻辑状态可以针对所期望列相同,使得所期望列均将其内容重置为相同的期望逻辑值。
可以期望存储器阵列的所有存储单元的内容被重置。B)可以包括选择所有位线和所有互补位线,C)可以包括针对每个列,将其位线和互补位线的逻辑状态强制到相对的逻辑状态。D)可以包括使每个字线同时生效,并且然后使每个字线同时无效。
C)可以包括针对每个列,将其位线的逻辑状态强制到逻辑0并且将其互补位线的逻辑状态强制到逻辑1。
C)可以包括针对每个列,将其位线的逻辑状态强制到逻辑1并且将其互补位线的逻辑状态强制到逻辑0。
可能期望存储器阵列的少于所有存储单元的内容被重置。
少于所有列可以包含期望其内容被重置的存储单元。
少于所有行可以包含期望其内容被重置的存储单元。
本发明还公开了一种静态随机存取存储器(SRAM)器件,其包括:虚拟电源电路,其被配置用于生成虚拟电源电压;存储器阵列,在虚拟电源电压与参考电压之间被供电,该存储器阵列由存储单元组成并且被组织成行和列,其中每个行具有与其相关联的字线,并且每个列具有与其相关联的位线和互补位线;行解码器,其被配置为使所期望行的字线选择性地生效;列解码器,其被配置为选择所期望列;其中虚拟电源电路被配置为响应于内部时钟信号脉冲而减小其电流输出,以使得存储器阵列供电不足;以及列驱动电路,其被配置为响应于由内部时钟信号脉冲钟控和被锁存的重置信号的生效,将所期望列的位线和互补位线驱动到相对的逻辑状态;其中响应于由内部时钟信号脉冲钟控并基于被锁存的重置信号,行解码器使每个所期望行的字线同时生效;并且其中响应于内部时钟信号脉冲的结束,行解码器使每个所期望行的字线同时无效,从而将属于所期望行和所期望列的存储单元置于重置。
该虚拟电源电路可以包括:至少一个第一晶体管,其被耦合到电源电压并且被配置为在导通时输出虚拟电源电压;以及至少一个第二晶体管,其被耦合到电源电压,并且被配置为在导通时促成输出虚拟电源电压。至少一个第二晶体管可以被配置为响应于接收到内部时钟信号脉冲而截止,从而减少由虚拟电源电路输出到存储器阵列的电流。
至少一个第二晶体管可以大于至少一个第一晶体管。
所期望行可以少于所有行。
所期望列可以少于所有列。
该列驱动电路可以包括:反相器,与每个不同位线相关联,该反相器的输出被耦合到该位线;以及多路复用电路。该多路复用电路可以具有:不同的第一多路复用器,与每个不同位线分别相关联;以及不同的第二多路复用器,与每个不同互补位线分别相关联;其中每个第一多路复用器具有与被锁存的重置信号耦合的第一数据输入、与列解码器耦合的第二数据输入、与被锁存的重置信号耦合的选择输入、以及被耦合为接收内部时钟信号脉冲的时钟输入;其中每个第二多路复用器具有与被锁存的重置信号耦合的第一数据输入、与列解码器耦合的第二数据输入、与被锁存的重置信号耦合的选择输入、以及被耦合为接收内部时钟信号脉冲的时钟输入;并且其中响应于由内部时钟信号脉冲钟控和被锁存的重置信号的生效,每个所选择的列的每个第一多路复用器和每个第二多路复用器将其第一数据输入作为输出传递,从而将所期望列的位线和互补位线驱动到相对的逻辑状态。
附图说明
图1A是常规SRAM器件的框图。
图1B是图1A的常规SRAM器件的单个列的示意图。
图2是本文所公开的SRAM器件的示意框图,该SRAM器件能够执行将存储单元的所有行和所有列同时快速和低功耗地重置到0值,该SRAM器件具有在重置操作期间限制被汲取的电流的能力。
图3是图2的SRAM器件在将存储单元的所有行和所有列重置到默认值0时的时序图。
图4是本文所公开的SRAM器件的示意框图,该SRAM器件能够执行将存储单元的所有行和所有列同时快速和低功耗地重置到1值,该SRAM器件具有在重置操作期间限制被汲取的电流的能力。
图5是图4的SRAM器件在将存储单元的所有行和所有列重置到默认值逻辑1时的时序图。
图6是本文所公开的SRAM器件的示意框图,该SRAM器件能够对存储单元的所有行和所有列中所存储的数据执行快速破坏,该SRAM器件具有在数据破坏操作期间限制被汲取的电流的能力。
图7是图6的SRAM器件在同时破坏SRAM器件的所有存储单元的内容时的时序图。
具体实施方式
以下公开使得本领域技术人员能够制作和使用本文所公开的主题。在不脱离本公开的精神和范围的情况下,本文描述的一般原理可以被应用于除以上详述的实施例和应用之外的实施例和应用。本公开不旨在限于所示的实施例,而是要符合与本文所公开或建议的原理和特征一致的最宽范围。
A.将存储单元快速重置到逻辑0
现在首先参考图2描述的是SRAM器件30,在SRAM器件30上,快速存储器重置可以一起地在所有存储单元上同时执行,或者可以一起地在存储单元的所有的所期望行和所期望列上同时执行,同时限制在重置期间被汲取的功率,以避免由于电源电压的电位下降而引起的错误。这样的错误可以包括由于存储单元未被重置、SRAM器件30的其他部件发生故障等而导致的数据丢失。
SRAM器件30包括电源电压生成电路35,电源电压生成电路35用于从主电源电压节点VDD在虚拟电源电压节点VDDMA处生成虚拟电源电压,并且用于在内部时钟信号CKINT的补码CKINT_B被生效时限制提供给虚拟电源电压节点VDDMA的电流。
如图所示,电源电压生成电路35包括PMOS晶体管P1和P2,PMOS晶体管P1和P2均被耦合在主电源电压VDD与虚拟电源电压节点VDDMA之间。PMOS晶体管P1可以大于晶体管P2,并且可以能够提供更大量的电流。PMOS晶体管P2的栅极接地,使得当SRAM器件30导通时PMOS晶体管P2总是导通的。PMOS晶体管P1的栅极被配置为接收内部时钟信号的补码CKINT_B,使得当CKINT_B未被生效(not asserted)时,PMOS晶体管P1导通。然而,当CKINT_B被生效时,PMOS晶体管P1截止,从而使可以提供给虚拟电源电压节点VDDMA的总电流减半(或多于减半),这具有使得改变状态(即,被重置)的存储器阵列12的单元供电不足的效果。
注意,在所示示例中,针对存储器阵列12存在一个电源电压生成电路35,但是在某些情况下,每个列可以存在一个电源电压生成电路35(其中每个电源电压生成电路如上所述,并且针对其相应列生成虚拟电源电压节点VDMA),或者阵列12的每个块或子阵列可以存在一个电源电压生成电路35。在某些情况下,甚至每个存储单元可以具有一个电源电压生成电路35。
现在转向SRAM器件30的其他细节,SRAM器件30包括存储器阵列12。存储器阵列12具有m×n的尺寸,其中m是列数,并且n是行数。在列和行的每个交叉位置处,存在存储单元。
例如,位于存储器阵列12中第0位线对和第0字线交叉的位置处的存储单元C[0,0]由交叉耦合的反相器(第一反相器是由PMOS MP1和NMOS MN1形成的CMOS反相器,第二反相器是由PMOS MP2和NMOS MN2形成的CMOS反相器)组成,其中传输门NMOS MN3被耦合在MP1和MN1漏极处的节点BLTI[0,0]与位线BL[0]之间,并且传输门NMOS MN4被耦合在MP2和MN2漏极处的节点BLFI[0,0]与互补位线BLN[0]之间。该存储单元C[0,0]在虚拟电源电压节点VDDMA与地GND之间被供电。
类似地,位于存储器阵列12中第(m-1)位线对和第0字线交叉的位置处的存储单元C[m-1,0]由交叉耦合的反相器(第一反相器是由PMOS MP3和NMOS MN5形成的CMOS反相器,第二反相器是由PMOS MP4和NMOS MN6形成的CMOS反相器)组成,其中传输门NMOS MN7被耦合在MP3和MN5的漏极处的节点BLTI[m-1,0]与位线BL[m-1]之间,并且传输门NMOS MN8被耦合在MP2和MN2的漏极处的节点BLFI[m-1,0]与互补位线BLN[m-1]之间。该存储单元C[m-1,0]在虚拟电源电压节点VDDMA与地GND之间被供电。
位于存储器阵列12中第0位线对和第(n-1)字线交叉的位置处的存储单元C[0,n-1]由交叉耦合的反相器(第一反相器是由PMOS MP5和NMOS MN9形成的CMOS反相器,第二反相器是由PMOS MP6和NMOS MN10形成的CMOS反相器)组成,其中传输门NMOS MN11被耦合在MP5和MN9的漏极处的节点BLTI[0,n-1]与位线BL[0]之间,并且传输门NMOS MN12被耦合在MP6和MN10的漏极处的节点BLFI[0,n-1]与互补位线BLN[0]之间。该存储单元C[0,n-1]在虚拟电源电压节点VDDMA与地GND之间被供电。
位于存储器阵列12中第(m-1)位线对和第(n-1)字线交叉的位置处的存储单元C[m-1,n-1]由交叉耦合的反相器(第一反相器是由PMOS MP7和NMOS MN13形成的CMOS反相器,第二反相器是由PMOS MP8和NMOS MN14形成的CMOS反相器)组成,其中传输门NMOS MN15被耦合在MP7和MN13的漏极处的节点BLTI[m-1,n-1]与位线BL[m-1]之间,并且传输门NMOSMN16被耦合在MP8和MN14漏极处的节点BLFI[m-1,n-1]与互补位线BLN[m-1]之间。该存储单元C[m-1,n-1]在虚拟电源电压节点VDDMA与地GND之间被供电。
每个行中的存储单元由字线WL[0],...,WL[n-1]之中的字线进行控制。一个或多个行的选择通过使字线WL[0],...,WL[n-1]中的相关联的一个或多个字线生效的行解码器18b来完成。一个或多个列的选择通过执行所述选择的列解码器18a来完成。
预充电电路24被耦合到每个位线和互补位线对BL[0]、BLN[0],...,BL[m-1],BLN[m-1],并由预充电控制信号PCH进行控制。
写入驱动器电路22被耦合在多路复用电路21与预充电电路24之间。写入驱动器电路22针对每个位线BL[0],...,BL[m-1]包括反相器,该反相器具有被耦合到多路复用电路21的输入以及与预充电电路24相关联的输出。
多路复用电路21针对每个位线BL[0],...,BL[m-1]和互补位线BLN[0],...,BLN[m-1]包括多路复用器(MUX),该多路复用器(MUX)具有与列解码器18a耦合的第一数据输入、与重置信号RST的锁存版本RST_Lat耦合的第二数据输入、与RST_Lat耦合的选择输入(确定哪个数据输入作为输出传递)以及被耦合为接收内部时钟信号CKINT的时钟输入。此处注意,RST_Lat被提供作为列解码器18a的输入,以允许选择所期望列,并且RST_Lat被耦合到预充电电路24,使得RST_Lat的生效可以将预充电电路24去激活(deactivate)。还注意,RST_Lat被提供作为行解码器18b的输入,并且被用于允许选择所有行、或行中的所期望行。
现在附加地参考图3来描述操作。为了执行SRAM阵列30的重置,如时间t0处所示,重置信号RST(诸如可以经由焊盘或引脚进行接收)被生效。该重置信号RST到时间t1被锁存,以生成重置信号RST的锁存版本RST_LAT。在时间t2处,基于外部时钟信号CLK而生成的内部时钟信号CKINT下降到逻辑低。CKINT下降到逻辑低意味着它的补码CKINT_B上升到逻辑高,从而使晶体管P1截止,从而将存储器阵列12的电流供应限制为仅可以由晶体管P2提供的电流,从而使与虚拟电源电压节点VDDMA耦合的存储器阵列的单元的反相器有效地供电不足。
电流不足的这种操作对于使得存储器阵列12的所有所期望行和所有所期望列的重置(例如,重置到逻辑0)能够同时发生是关键的。
例如,假设当前待被重置的存储器阵列12的所期望列的所有存储单元存储逻辑1,并且将被重置为逻辑0。
例如,参考存储器阵列12的单元C[0,0],并假设单元C[0,0]正在存储逻辑1-节点BLTI[0,0](由晶体管MP1、MN1形成的反相器的输出)将处于逻辑高,并且节点BLFI[0,0](由晶体管MP2、MN2形成的反相器的输出)将处于逻辑低。为了在字线WL[0]被生效时将逻辑0写入到单元C[0,0],针对位线BL[0]的写入驱动器(例如,所示的反相器)必须从节点BLTI汲取足够的电流[0,0]来将节点BLTI[0,0]拉到逻辑低。节点BLTI[0,0]被拉到逻辑低使晶体管MP2导通并且使晶体管MN2截止,导致节点BLFI[0,0]将状态更改为逻辑高,这然后导致晶体管MP1截止并且晶体管MN1导通,从而将BLTI[0,0]保持在逻辑0,使得字线WL[0]可以被无效来完成对存储单元C[0,0]的写入操作。为了从节点BLTI[0,0]汲取足够的电流来将该节点拉到逻辑低,针对位线BL[0]的写入驱动器必须能够克服源于节点VDDMA的电流。
当将一个行重置时,针对位线BL[0]的写入驱动器具有足够的电流汲取能力来克服源于VDDMA的电流(例如,写入驱动器可以汲取比源于VDDMA的电流更多的电流)。然而,现在考虑存储器阵列12的两个行重置的情况。
对于该示例,假设期望将列0重置,假设列0包含如图所示的存储单元C[0,0]和C[0,n-1],并假设存储单元C[0,0]和C[0,n-1]两者都正在存储逻辑1-节点BLTI[0,0]和BLTI[0,n-1]处于逻辑高,并且节点BLFI[0,0]和BLFI[0,n-1]处于逻辑低。为了将存储单元C[0,0]和C[0,n-1]同时重置到逻辑0,字线WL[0]和WL[n-1]同时被生效。针对位线BL[0]的写入驱动器必须能够同时从节点BLTI[0,0]和节点BLTI[0,n-1]两者汲取足够的电流,以将这些节点拉到逻辑低-针对位线BL[0]施加在写入驱动器上的电流汲取要求翻倍。
因此很明显,随着待被同时重置的行数增加,施加在写入驱动器上的电流汲取要求也相应增加。出于这个原因,现有技术的器件不能同时重置大量的存储单元行。
然而,为了使得SRAM器件30能够将大量行重置,或者甚至将存储器阵列12的所有行重置,采用了电源电压生成电路35。当CKINT在时间t2处下降到逻辑低时,晶体管P1截止,使得晶体管P2成为虚拟电源电压节点VDDMA的唯一电流提供者。因此,这减少了源于虚拟电源电压节点VDDMA的电流总量,减少了施加在写入驱动器上的电流汲取要求,以将给定行数的存储单元重置。
同样在时间t2处,由于CKINT下降到逻辑低,预充电被释放,并且多路复用电路21的多路复用器被钟控(clocked)。作为多路复用器的钟控的结果,多路复用器基于其选择输入处的信号来选择哪个数据输入被传递到它们的输出。多路复用器被布置为使得处于逻辑高的RST_Lat选择多路复用器的与RST_Lat耦合的数据输入。因此,到时间t3,预充电关断,并且多路复用器均输出逻辑高(因为RST_Lat为高)。由于反相器被耦合到多路复用器并与位线BL[0],...,BL[m-1]的预充电电路24相关联,这导致被强制到位线BL[0],...,BL[m-1]上的信号D_int到时间t3下降到逻辑低,这进而导致位线BL[0],...,BL[m-1]下降到逻辑低。由于缺少与多路复用器耦合并与位线BL[0],...,BL[m-1]的预充电电路24相关联的反相器,信号D_int_B到时间t3上升到逻辑高,从而将互补位线BLN[0],...,BLN[m-1]保持在逻辑高。
也由于CKINT下降到逻辑低,所有字线WL[0],...,WL[n-1]被生效,从而使每个位单元内的传输门晶体管(例如,对于图示的位单元,C[0,0]内的MN3、MN4;C[m-1,0]内的MN7、MN8;C[0,n-1]内的M11、M12;以及C[m-1,n-1])内的M15、M16)导通。由于此时位线BL[0],...,BL[m-1]处于逻辑低而互补位线BLN[0],...,BLN[m-1]处于逻辑高,被生效的字线WL[0],...,WL[n-1]导致逻辑0被写入到位单元。因此,到时间t4,节点BLTI[0,0],...,BLTI[m-1,n-1]下降到逻辑零,因为电源电压生成电路35的晶体管P1在CKINT变低时被截止,施加在写入驱动器22上的电流汲取要求降低,并且写入驱动器22能够汲取足够的电流来克服由晶体管P2向虚拟电源电压节点VDDMA提供的电流,从而将BLTI[0,0],...,BLTI[m-1,n-1]快速拉到逻辑低。
然而,应注意,如图3所示,节点BLFI[0,0],...,BLFI[m-1,n-1]处的电压缓慢上升,并且到时间t5,该电压仅达到逻辑高值的一半左右。这是因为晶体管P1截止导致电流不足;为了给节点BLFI[0,0],...,BLFI[m-1,n-1]充电,电流从虚拟电源电压节点VDDMA被汲取,并且由于晶体管P1截止,更少的电流可以被用于汲取。
在时间t5处,内部时钟信号CKINT回升到逻辑高,意味着CKINT_B下降到逻辑低并且晶体管P1重新导通。因此,应注意,从时间t5开始,节点BLFI[0,0],...,BLFI[m-1,n-1]被快速充电到逻辑高;这是因为从t5开始,更多的电流可以从虚拟电源电压节点VDDMA被汲取。
如前所述,在时间t5处,内部时钟信号CKINT上升回到逻辑高,这释放了RST的锁存,因此RST_Lat下降到低电平。到时间t6,位单元都保持逻辑0,节点BLTI[0,0],...,BLTI[m-1,n-1]处于逻辑低并且节点BLFI[0,0],....,BLFI[m-1,n-1]处于逻辑高。字线WL[0],...,WL[n-1]被释放并且下降到低,并且同时预充电被恢复,使得位线BL[0],...,BL[m-1]回升到逻辑高。此外,D_int回升至高,并且D_int_B下降至低。
请注意,与使用传统SRAM执行的每个行中的每个字执行一个写入周期(即,时钟周期)不同,为了将行0,...,n-1的所有列重置,仅一个写入周期被执行。
自然地,上述技术可以扩展到任何数量的行,并且因此,在尺寸为m×n的存储器阵列12中,所有n个行的所有m列可以被同时重置,或者任何数量行的所有m列可以被同时重置,或者任何数量的行的任何数量的列可以被同时重置。
在参考图3描述的上述示例中,存储器阵列12的所有行和所有列被重置到0。然而,所有行和少于所有列可以被重置,所有列和少于所有行可以被重置,并且少于所有行和少于所有列可以被重置。这由RST_Lat信号进行控制,RST_Lat信号可以被观察为作为输入而提供给列解码器18a和行解码器18b两者。为了实现这一点,只期望被重置的字线被生效(如上所述,同时),并且只有期望被重置的列被选择。例如,列解码器18a和行解码器18b可以包含在接收到生效的RST_Lat信号时,选择某些所期望列和某些期望的行的电路。
B.存储单元快速重置到逻辑1
在以上示例中,存储器阵列12的所期望行和列被重置为0。然而,在一些应用中,存储器阵列12的所期望行和列可以替代地被重置为1。
这样的实施例在图4中示出并且现在将对其进行描述。图4的SRAM器件30'相对于图2的SRAM器件30的不同之处在于,在图4的SRAM器件30’中,多路复用电路21'中的多路复用器MUX的数据输入被耦合到RST_Lat的补码,而不是RST_Lat。这意味着,现在参考图5,当多路复用器由CKINT钟控时,D_int上升到逻辑高并且D_int_B到时间t3下降到逻辑低。这意味着互补位线BLN[0],...,BLN[m-1]下降到逻辑低,而位线BL[0],...,BL[m-1]保持在逻辑高。
由于此时位线BL[0],...,BL[m-1]处于逻辑高并且互补位线BLN[0],...,BLN[m-1]处于逻辑低,当字线WL[0],...,WL[n-1]被生效时,节点BLFI[0,0],...,BLFI[m-1,n-1]下降到逻辑低-因为当CKINT变低时,电源电压生成电路35的晶体管P1被截止,所以施加在写入驱动器22上的电流汲取要求降低,并且写入驱动器22能够汲取足够的电流来克服通过晶体管P2提供到虚拟电源电压节点VDDMA的电流,从而将BLFI[0,0],...,BLFI[m-1,n-1]快速拉到逻辑低。
然而,应注意,如图5所示,节点BLTI[0,0],...,BLTI[m-1,n-1]处的电压缓慢上升,并且到时间t5,该电压仅达到逻辑高值的一半左右。这是因为晶体管P1截止而导致电流不足;为了给节点BLTI[0,0],...,BLTI[m-1,n-1]充电,电流从虚拟电源电压节点VDDMA被汲取,并且由于晶体管P1截止,较少的电流可以被用于汲取。
在时间t5处,内部时钟信号CKINT回升到逻辑高,意味着CKINT_B下降到逻辑低并且晶体管P1重新导通。因此,应注意,从时间t5开始,节点BLTI[0,0],...,BLTI[m-1,n-1]被快速充电到逻辑高;这是因为从t5开始,更多的电流可以从虚拟电源电压节点VDDMA被汲取。
如前所述,在时间t5处,内部时钟信号CKINT回升到逻辑高,这释放了RST的锁存,因此RST_Lat下降到低。到时间t6,位单元都保持逻辑1,节点BLFI[0,0],...,BLFI[m-1,n-1]处于逻辑低并且节点BLTI[0,0],...,BLFI[m-1,n-1]处于逻辑高。字线WL[0],...,WL[n-1]被释放并下降到低,并且同时预充电被恢复,因此互补位线BLN[0],...,BLN[m-1]回升到逻辑高。此外,D_int回升至高,而D_int_B下降至低。
在以上示例中,存储器阵列12的所期望行和列被重置为1。然而,在一些应用中,可能期望存储器阵列12的所期望行和列被重置为模式(pattern)。例如,所期望列可以被重置为0,而所期望列可以被重置为1。此处的变化针对期望被重置为1的列,与这些列的位线和互补位线相关联的多路复用器具有图4所示的布置方式,但是对于期望被重置为0的列,与那些位线和互补位线相关联的多路复用器具有图2所示的布置方式。
C.存储器单元的快速破坏
访问存储器阵列12的内容的未经授权的尝试可以被检测,并且可能期望存储器阵列12的一些或全部内容被破坏(即,丢失、随机化等),使得未经授权的尝试不会检索已经被存储在存储器阵列12中的信息。
现在附加地参考图6来描述能够执行这样的破坏的SRAM器件30”的示例。
图6的SRAM器件30”相对于图2的SRAM器件30的不同之处在于,在图6的SRAM器件30”中,多路复用电路21”的与位线BL[0],...,BL[m-1]相关联的多路复用器的数据输入被耦合到RST_Lat,但是多路复用电路21”的与互补位线BLN[0],...,BLN[m-1]相关联的多路复用器的数据输入被耦合到RST_Lat的补码,而不是RST_Lat。
现在附加地参考图7来描述数据破坏的执行。
此处假设访问存储器阵列12的未经授权的尝试已被检测,并且期望破坏存储器阵列12的所有n行中存储的数据。为了执行这样的数据破坏,当未经授权的尝试被检测时,如在时间t0处所示,信号RST(来自引脚或焊盘)被生效。该重置信号RST到时间t1被锁存,以生成重置信号RST的锁存版本RST_LAT。在时间t2处,基于外部时钟信号CLK生成的内部时钟信号CKINT下降到逻辑低。CKINT下降到逻辑低意味着它的补码CKINT_B上升到逻辑高,从而使晶体管P1截止,从而限制对存储器阵列12的电流供应。
同样在时间t2处,由于CKINT下降到逻辑低,预充电被释放,并且多路复用电路21”的多路复用器被钟控。作为多路复用器的钟控的结果,多路复用器基于其选择输入处的信号来选择哪个数据输入被传递到它们的输出。多路复用器被布置为使得RST_Lat处于逻辑高,对于与位线BL[0],...,BL[m-1]相关联的那些多路复用器,选择与RST_Lat耦合的那些多路复用器的数据输入,并且对于与互补位线BLN[0],...,BL[m-1]相关联的那些多路复用器,选择与RST_Lat的补码耦合的那些多路复用器的数据输入。结果,到时间t3,与位线BL[0],...,BL[m-1]相关联的多路复用器的输出已上升到逻辑高,并且与互补位线BLN[0],...,BLN[m-1]相关联的多路复用器的输出已下降至逻辑低。
由于反相器被耦合在多路复用器与针对位线BL[0],...,BL[m-1]的预充电电路24之间,信号D_int被强制到位线BL[0],...,BL[m-1]上,信号D_int下降到逻辑低。由于缺少在多路复用器与针对互补位线BLN[0],...,BLN[m-1]的预充电电路之间耦合的反相器,信号D_int_B被强制到互补位线BLN[0],...,BLN[m-1]上,信号D_int_B也下降到逻辑低。
同样由于CKINT下降到逻辑低,字线WL[0],...,WL[n-1]被生效,从而使每个位单元内的传输门晶体管(例如,对于所示的位单元,C[0,0]内的MN3、MN4;C[m-1,0]内的MN7、MN8;C[0,n-1]内的M11、M12;和C[m-1,n-1]内的M15、M16)导通。当字线WL[0],...,WL[n-1]被生效时,写入驱动器22试图将节点BLTI[0,0],...,BLTI[m-1,n-1]拉到逻辑低。
为了将节点BLTI[0,0],...,BLTI[m-1,n-1]拉到逻辑低,写入驱动器22必须具有足够的电流汲取能力来将那些节点同时拉到逻辑低。换言之,为了将所有节点BLTI[0,0],...,BLTI[m-1,n-1]同时拉到逻辑低,写入驱动器22的电流汲取能力必须是足够的以克服源于节点VDDMA的电流量。此处,利用SRAM器件30”,当内部时钟信号转换为低电平时发生的晶体管P1的关断减少了可以源于节点VDDMA的电流量,从而降低了写入驱动器22将所有节点BLTI[0,0],...,BLTI[m-1,n-1]同时拉到逻辑低的电流汲取能力,从而使得写入驱动器22能够将所有节点BLTI[0,0],...,BLTI[m-1,n-1]拉到(几乎)逻辑低,如下文将解释的。因此,晶体管P1的截止使得能够同时破坏大量行,甚至所有行。
由于其漏极与节点BLFI[0,0],...,BLFI[m-1,n-1]连接的PMOS晶体管的栅极被连接到节点BLTI[0,0],...,BLTI[m-1,n-1],电流从节点BLTI[0,0],...,BLTI[m-1,n-1]被汲取的结果是使这些晶体管导通,这进而导致如图7所示,节点BLFI[0,0],...,BLFI[m-1,n-1]处的电压到时间t4上升到略高于接地。节点BLFI[0,0],...,BLFI[m-1,n-1]处的电压在此时上升到略高于地(而不是上升到逻辑高)的原因是因为写入驱动器22还试图通过从节点BLFI[0,0],...,BLFI[m-1,n-1]汲取电流来将节点BLFI[0,0],...,BLFI[m-1,n-1]拉到逻辑低。
另请注意,从节点BLFI[0,0],...,BLFI[m-1,n-1]汲取的电流会导致其栅极被连接到节点BLFI[0,0],..,BLFI[m-1,n-1]的PMOS晶体管导通,进而也如图7所示,导致节点BLTI[0,0],...,BLTI[m-1,n-1]处的电压无法完全被拉到地。
到时间t5,所有存储单元C[0,0],...,C[m-1,n-1]的反相器在其输入处的电压接近(但不处于)逻辑低,并且内部时钟信号CKINT回升到逻辑高,这释放RST的锁存,因此RST_Lat下降到低。到时间t6,字线WL[0],...,WL[n-1]被释放并下降到低,并且同时预充电被恢复,因此位线BL[0],...,BL[m-1]回升至逻辑高。此外,D_int和D_int_B回升至高。
当字线WL[0],...,WL[m-1]在时间t6处被释放时,存储单元C[0,0],...,C[m-1,n-1]因此进入亚稳态,因为每个存储单元由两个交叉耦合的反相器组成,并且两个交叉耦合的反相器不能均具有相同的输出。这意味着每个亚稳态存储单元中的一个反相器将“获胜”(即,其输出将保持不变并导致另一反相器的输出翻转),但无法预测或知道哪个反相器将“获胜”。因此,每个受影响的存储单元的数据状态变得随机化,并且因此经破坏的存储单元的内容被随机化,这意味着如果未经授权的尝试继续并成功,则它检索的数据将是无用的随机数据。
自然地,上述技术可以扩展到任何数量的行,并且因此,在尺寸为m×n的存储器阵列12的情况下,所有n行的所有m列可以同时被重置。
在参考图6描述的上述示例中,存储器阵列12的所有行和所有列的数据已被破坏。但是,所有行和少于所有列的数据可能已被破坏,所有列和少于所有行的数据可能已被破坏,并且少于所有行和少于所有列的数据可能已被破坏。这由RST_Lat信号来控制,RST_Lat信号可以被观察为作为输入提供给列解码器18a和行解码器18b两者。为了实现这一点,仅包含期望被破坏的数据的字线被生效(如上所述,同时),并且仅包含期望被破坏的数据的列被选择。
另请注意,虽然在以上的示例中,在期望的字线被生效来执行数据破坏之前,位线BL[0],...,BL[m-1]和互补位线BLN[0],...,BL[m-1]被强制到0,但是它们可以替代地全部被强制到1。作为另一备选方案,一个列的位线和互补位线可以被强制到0,而另一列的位线和互补位线被强制到1。事实上,数据破坏可以针对任何列来执行,其中在字线生效之前,其位线和互补位线被强制到相同的值。
上述功能允许在单个写入操作(即,时钟周期)中快速破坏所期望行和列的数据。
以上本公开的部分A、B和C中描述的所有技术适用于自定时SRAM存储器以及非自定时SRAM存储器。
虽然已针对有限数量的实施例描述了本公开,但是受益于本公开的本领域技术人员将理解,可以设想不脱离本文所公开的本公开范围的其他实施例。因此,本公开的范围应仅由所附权利要求限制。

Claims (20)

1.一种破坏存储器阵列的内容的方法,包括:
a)在重置节点处使信号生效,从而导致对所述存储器阵列的电流供应不足;
b)选择与所述存储器阵列的、包含待使其内容被破坏的存储单元的所期望列相关联的位线和互补位线;
c)针对每个所期望列,将其位线和互补位线的逻辑状态强制到相同的逻辑状态;以及
d)使与所述存储器阵列的、包含待使其内容被破坏的所述存储单元的所期望行相关联的每个字线同时生效,并且然后使这些字线同时无效,从而在单个时钟周期期间,将待使其内容被破坏的每个存储单元置于亚稳态。
2.根据权利要求1所述的方法,还包括:
通过使用多个晶体管将电源电压节点耦合到虚拟电源电压节点,来从电源电压生成虚拟电源电压,从而在所述虚拟电源电压节点处生成所述虚拟电源电压;以及
使用所述虚拟电源电压来为所述存储器阵列供电;
其中通过使所述多个晶体管中的、用于将所述电源电压节点耦合到所述虚拟电源电压节点的一个晶体管截止,来在所述重置节点处使所述信号生效,导致对所述存储器阵列的所述电流供应不足。
3.根据权利要求2所述的方法,其中所述多个晶体管中被截止以使对所述存储器阵列的所述电流供应不足的所述一个晶体管是所述多个晶体管中的最大晶体管。
4.根据权利要求1所述的方法,
其中期望所述存储器阵列的所有存储单元使其内容被破坏;
其中b)包括选择所有位线和所有互补位线,
其中c)包括针对每个列,将其位线和互补位线的逻辑状态强制到相同的逻辑状态;以及
其中d)包括使每个字线同时生效,并且然后使每个字线同时无效。
5.根据权利要求4所述的方法,其中c)包括针对每个列,将其位线和互补位线的逻辑状态强制到给定逻辑状态。
6.根据权利要求1所述的方法,其中少于所有列包含期望使其内容被破坏的存储单元,或者少于所有行包含期望使其内容被破坏的存储单元。
7.根据权利要求1所述的方法,其中b)、c)和d)响应于内部时钟脉冲而被执行,其中所述字线的所述无效在所述内部时钟脉冲结束处被执行。
8.一种静态随机存取存储器(SRAM)器件,包括:
虚拟电源电路,被配置用于生成虚拟电源电压;
存储器阵列,在所述虚拟电源电压与参考电压之间被供电,所述存储器阵列由存储单元组成并且被组织成行和列,其中每个行具有与其相关联的字线,并且每个列具有与其相关联的位线和互补位线;
行解码器,被配置为使所期望行的字线选择性地生效;
列解码器,被配置为选择所期望列;
其中所述虚拟电源电路被配置为响应于内部时钟信号脉冲而减小所述虚拟电源电路的电流输出,以使所述存储器阵列供电不足;以及
列驱动电路,被配置为响应于由所述内部时钟信号脉冲钟控和被锁存的重置信号的生效,将所述所期望列的所述位线和所述互补位线驱动到相同的逻辑状态;
其中响应于由所述内部时钟信号脉冲钟控并基于所述被锁存的重置信号,所述行解码器使每个所期望行的所述字线同时生效;以及
其中响应于所述内部时钟信号脉冲的结束,所述行解码器使每个所期望行的所述字线同时无效,从而将属于所述所期望行和所述所期望列的所述存储单元置于亚稳态。
9.根据权利要求8所述的SRAM器件,其中所述虚拟电源电路包括:
至少一个第一晶体管,被耦合到电源电压并且被配置为在导通时输出所述虚拟电源电压;以及
至少一个第二晶体管,被耦合到所述电源电压并且被配置为在导通时促成输出所述虚拟电源电压;
其中所述至少一个第二晶体管被配置为响应于接收到所述内部时钟信号脉冲而截止,从而减少由所述虚拟电源电路输出到所述存储器阵列的电流。
10.根据权利要求9所述的SRAM器件,其中所述至少一个第二晶体管大于所述至少一个第一晶体管。
11.根据权利要求9所述的SRAM器件,其中所述列驱动电路包括:
反相器,与每个不同位线相关联,所述反相器的输出被耦合到所述位线;以及
多路复用电路,其包括:
不同的第一多路复用器,与每个不同位线分别相关联;以及
不同的第二多路复用器,与每个不同互补位线分别相关联;
其中每个第一多路复用器具有与被锁存的重置信号耦合的第一数据输入、与所述列解码器耦合的第二数据输入、与所述被锁存的重置信号耦合的选择输入、以及被耦合为接收所述内部时钟信号脉冲的时钟输入;
其中每个第二多路复用器具有与被锁存的重置信号的补码耦合的第一数据输入、与所述列解码器耦合的第二数据输入、与所述被锁存的重置信号耦合的选择输入、以及被耦合为接收所述内部时钟信号脉冲的时钟输入;并且
其中响应于由所述内部时钟信号脉冲钟控和所述被锁存的重置信号的生效,每个所选择的列的每个第一多路复用器将其第一数据输入作为输出传递,并且每个所选择的列的每个第二多路复用器将其第一数据输入作为输出传递,从而将所期望列的所述位线和所述互补位线驱动到相同的逻辑状态。
12.一种将存储器阵列的内容重置的方法,包括:
a)在重置节点处使信号生效,从而导致对所述存储器阵列的电流供应不足;
b)选择与所述存储器阵列的、包含待使其内容被破坏的存储单元的所期望列相关联的位线和互补位线;
c)针对每个所期望列,将其位线和互补位线的逻辑状态强制到相对的逻辑状态;以及
d)使与所述存储器阵列的、包含待使其内容被重置的存储单元的所期望行相关联的每个字线同时生效,并且然后使这些字线同时无效,从而将待使其内容被重置的所述存储单元的所述内容设置为期望的逻辑值,所述期望的逻辑值取决于它们的位线和它们的互补位线的相对逻辑状态。
13.根据权利要求12所述的方法,还包括:
通过使用多个晶体管将电源电压节点耦合到虚拟电源电压节点,来从电源电压生成虚拟电源电压,从而在所述虚拟电源电压节点处生成所述虚拟电源电压;以及
使用所述虚拟电源电压为所述存储器阵列供电;
其中通过使所述多个晶体管中的、被用于将所述电源电压节点耦合到所述虚拟电源电压节点的一个晶体管截止,来在所述重置节点处使信号生效,导致对所述存储器阵列的所述电流供应不足。
14.根据权利要求13所述的方法,其中所述相对的逻辑状态针对不同的所期望列而不同,使得不同的所期望列使其内容被重置为不同的期望逻辑值,或者所述相对的逻辑状态针对所述所期望列相同,使得所述所期望列均使其内容被重置为相同的期望逻辑值。
15.根据权利要求13所述的方法,
其中期望所述存储器阵列的所有存储单元使其内容被重置;
其中b)包括选择所有位线和所有互补位线;
其中c)包括针对每个列,将其位线和互补位线的逻辑状态强制到相对的逻辑状态;以及
其中d)包括使每个字线同时生效,并且然后使每个字线同时无效。
16.根据权利要求15所述的方法,其中c)包括针对每个列,将其位线的逻辑状态强制到第一逻辑状态,并且将其互补位线的逻辑状态强制到第二逻辑状态。
17.根据权利要求12所述的方法,其中期望少于所述存储器阵列的所有存储单元的内容被重置。
18.一种静态随机存取存储器(SRAM)器件,包括:
虚拟电源电路,被配置用于生成虚拟电源电压;
存储器阵列,在所述虚拟电源电压与参考电压之间被供电,所述存储器阵列由存储单元组成并且被组织成行和列,其中每个行具有与其相关联的字线,并且每个列具有与其相关联的位线和互补位线;
行解码器,被配置为使所期望行的字线选择性地生效;
列解码器,被配置为选择所期望列;
其中所述虚拟电源电路被配置为响应于内部时钟信号脉冲而减小其电流输出,以使得所述存储器阵列供电不足;以及
列驱动电路,被配置为响应于由所述内部时钟信号脉冲钟控和被锁存的重置信号的生效,将所期望列的所述位线和所述互补位线驱动到相对的逻辑状态;
其中响应于由所述内部时钟信号脉冲钟控并基于所述被锁存的重置信号,所述行解码器使每个所期望行的所述字线同时生效;并且
其中响应于所述内部时钟信号脉冲的结束,所述行解码器将每个所期望行的所述字线同时无效,从而将属于所述所期望行和所述所期望列的所述存储单元置于重置。
19.根据权利要求18所述的SRAM器件,其中所述虚拟电源电路包括:
至少一个第一晶体管,被耦合到所述电源电压并且被配置为在导通时输出所述虚拟电源电压;以及
至少一个第二晶体管,被耦合到所述电源电压,并且被配置为在导通时促成输出所述虚拟电源电压;
其中所述至少一个第二晶体管被配置为响应于接收到所述内部时钟信号脉冲而截止,从而减少由所述虚拟电源电路输出到所述存储器阵列的电流。
20.根据权利要求18所述的SRAM器件,其中所述列驱动电路包括:
反相器,与每个不同位线相关联,所述反相器的输出被耦合到所述位线;以及
多路复用电路,其包括:
不同的第一多路复用器,与每个不同位线分别相关联;以及
不同的第二多路复用器,与每个不同互补位线分别相关联;
其中每个第一多路复用器具有与被锁存的重置信号耦合的第一数据输入、与所述列解码器耦合的第二数据输入、与所述被锁存的重置信号耦合的选择输入、以及被耦合为接收所述内部时钟信号脉冲的时钟输入;
其中每个第二多路复用器具有与被锁存的重置信号耦合的第一数据输入、与所述列解码器耦合的第二数据输入、与所述被锁存的重置信号耦合的选择输入、以及被耦合为接收所述内部时钟信号脉冲的时钟输入;并且
其中响应于由所述内部时钟信号脉冲钟控和被锁存的重置信号的生效,每个所选择的列的每个第一多路复用器将其第一数据输入作为输出传递,并且每个所选择的列的每个第二多路复用器将其第一数据输入作为输出传递,从而将所期望列的所述位线和所述互补位线驱动到所述相对的逻辑状态。
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