CN115602555A - 一种封装方法及其封装结构 - Google Patents

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Abstract

本发明实施例提供了一种封装方法,包括:提供表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;提供芯片,所述芯片具有彼此相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;在所述凹槽内填充第一粘结剂;在所述芯片的所述第一表面及所述导电凸块上施加第二粘结剂;将所述芯片安装至所述基板,所述导电凸块穿过所述第一粘结剂和所述第二粘结剂与所述焊盘连接。

Description

一种封装方法及其封装结构
技术领域
本发明涉及半导体封装领域,尤其涉及一种封装方法及其封装结构。
背景技术
倒装芯片技术既是一种芯片互联技术。目前,倒装芯片技术已成为高端器件及高密度封装领域中经常采用的封装形式。
现有的倒装芯片技术中,采用粘结剂将芯片和基板固定连接。
然而,当所述基板上的焊盘周围具有凹槽时,芯片在倒装的过程中容易在所述凹槽内残留空气,影响芯片和基板的连接可靠性。
发明内容
有鉴于此,本发明实施例为解决背景技术中存在的至少一个问题而提供一种封装方法及其封装结构。
为达到上述目的,本发明的技术方案是这样实现的:
本发明实施例提供了一种封装方法,包括:提供表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;
提供芯片,所述芯片具有彼此相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;
在所述凹槽内填充第一粘结剂;
在所述芯片的所述第一表面及所述导电凸块上施加第二粘结剂;
将所述芯片安装至所述基板,所述导电凸块穿过所述第一粘结剂和所述第二粘结剂与所述焊盘连接。
上述方案中,所述第一粘结剂包括非导电胶(NCP),所述第二粘结剂包括非导电膜(NCF)。
上述方案中,所述第二粘结剂的厚度大于所述第一粘结剂的厚度。
上述方案中,在所述凹槽内填充第一粘结剂,包括:
将所述第一粘结剂填入所述凹槽至所述凹槽被填满,平坦化所述第一粘结剂,使所述第一粘结剂的上表面与所述基板的所述表面齐平。
上述方案中,所述第一粘结剂为非导电的粘结剂,所述第一粘结剂包含热固性树脂;所述第二粘结剂为非导电的粘结剂,所述第二粘结剂包含热固性树脂。
上述方案中,所述基板还包括载板和阻焊层;所述提供表面具有凹槽的基板的步骤包括:提供载板,在所述载板上形成具有第一开口的阻焊层,所述第一开口构成所述基板表面的所述凹槽。
上述方案中,在所述凹槽内填充第一粘结剂之后,所述封装方法还包括:
在所述第一粘结剂内形成第二开口,所述第二开口暴露所述焊盘。
上述方案中,在将所述芯片安装至所述基板后,所述第二粘结剂同时与所述第一粘结剂和所述基板的表面接触连接。
上述方案中,所述将所述芯片安装至所述基板的步骤包括:提供热压粘合设备,所述热压粘合设备与所述芯片的所述第二表面接触并对所述芯片加热、加压以将所述芯片安装至所述基板。
上述方案中,所述导电凸块包括焊料;在将所述芯片安装至所述基板后,对所述导电凸块执行回流焊工艺。
上述方案中,在将所述芯片安装至所述基板后,所述封装方法还包括固化所述第一粘结剂和所述第二粘结剂的步骤。
本发明实施例还提供了一种封装结构,包括:
表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;
第一粘结剂,所述第一粘结剂设置于所述凹槽内;
芯片,所述芯片具有相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;
第二粘结剂,位于所述芯片的所述第一表面和所述第一粘结剂之间,所述导电凸块穿过所述第二粘结剂和所述第一粘结剂与所述焊盘连接。
上述方案中,所述第一粘结剂包括非导电胶(NCP),所述第二粘结剂包括非导电膜(NCF)。
上述方案中,所述第一粘结剂与所述第二粘结剂连接的表面与所述基板表面齐平。
上述方案中,所述第一粘结剂为非导电的粘结剂,所述第一粘结剂包含热固性树脂;所述第二粘结剂为非导电的粘结剂,所述第二粘结剂包含热固性树脂。
上述方案中,所述基板还包括载板和形成在所述载板上的阻焊层,所述阻焊层具有一暴露所述载板表面的第一开口,所述第一开口构成所述基板表面的所述凹槽。
上述方案中,所述第二粘结剂覆盖所述芯片的所述第一表面以及所述芯片的部分侧表面。
上述方案中,所述第二粘结剂同时与所述第一粘结剂和所述基板表面接触连接。
上述方案中,所述导电凸块包括焊料。
本发明实施例提供的封装方法及其封装结构,其中,所述封装方法包括:提供表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;提供芯片,所述芯片具有彼此相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;在所述凹槽内填充第一粘结剂;在所述芯片的所述第一表面及所述导电凸块上施加第二粘结剂;将所述芯片安装至所述基板,所述导电凸块穿过所述第一粘结剂和所述第二粘结剂与所述焊盘连接。在将芯片安装至所述基板前,在所述基板的所述凹槽内填充第一粘结剂,可以解决所述芯片仅通过第二粘结剂安装至所述基板的过程中,空气无法完全从所述凹槽排出而导致空隙存在的问题,大幅度降低了后续回流焊工艺中导电凸块之间出现桥接的概率,提高了封装的可靠性。
本发明附加的方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
图1为相关技术中提供的封装方法的示意图;
图2为本发明实施例提供的封装方法的流程框图;
图3a-3g为本发明实施例提供的封装方法的工艺流程图。
图4为本发明实施例提供的封装结构的示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式,然而应当理解,可以以各种形式实现本发明,而不应被这里阐述的具体实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本发明,并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述;即,这里不描述实际实施例的全部特征,不详细描述公知的功能和结构。
在附图中,为了清楚,层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白,当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本发明教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时,并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
图1为相关技术中提供的封装方法的示意图,如图所示,提供表面具有凹槽14的基板1,所述基板1包括至少一个焊盘13,所述凹槽14暴露所述焊盘13。
提供芯片2,所述芯片2包括相对设置的第一表面2a和第二表面2b,所述第一表面2a上形成有至少一个导电凸块22。
在所述芯片2的第一表面2a和所述导电凸块22上施加粘结剂3。
在所述芯片2的第二表面2b设置热压装置4,所述热压装置4将所述芯片2安装至所述基板1,所述导电凸块22穿过所述粘结剂3与所述焊盘13连接。
然而,在上述封装方法中,当所述芯片2安装至所述基板1后,所述粘结剂3并不能完全填充所述凹槽14,使得所述焊盘13周围常残留有空气而导致空隙的存在,在后续回流焊工艺时,所述残留的空气容易使所述焊盘13之间发生桥接,影响封装的可靠性。
基于此,提出了本发明实施例的以下技术方案。
本发明实施例提供了一种封装方法,如图2所示,所述封装方法包括如下步骤:
步骤201、提供表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;
步骤202、提供芯片,所述芯片具有彼此相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;
步骤203、在所述凹槽内填充第一粘结剂;
步骤204、在所述芯片的所述第一表面及所述导电凸块上施加第二粘结剂;
步骤205、将所述芯片安装至所述基板,所述导电凸块穿过所述第一粘结剂和所述第二粘结剂与所述焊盘连接。
本发明实施例在将所述芯片安装至所述基板之前,在所述基板的所述凹槽内填充第一粘结剂,可以解决所述芯片仅通过第二粘结剂安装至所述基板的过程中,空气无法从所述凹槽完全排出的问题,大幅度降低了后续回流焊工艺中导电凸块之间出现桥接的概率,提高了封装的可靠性。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合图3a-3g对本发明实施例提供的封装方法做进一步的详述。
首先,执行步骤201,如图3a,提供表面具有凹槽14的基板1,所述基板1包括至少一个焊盘13,所述凹槽14暴露所述焊盘13。
在一实施例中,所述基板1还包括载板11和阻焊层12;所述提供表面具有凹槽14的基板1的步骤包括:提供载板11,在所述载板11上形成具有第一开口的阻焊层12,所述第一开口构成所述基板表面的所述凹槽14。
在一实施例中,所述基板可以为PCB板或BT板,所述阻焊层为绿漆。
接下来,执行步骤202,如图3b所示,提供芯片2,所述芯片2具有彼此相对的第一表面2a和第二表面2b,所述芯片2的所述第一表面2a上设置有至少一个导电凸块22。
在一实施例中,所述芯片2的所述第一表面2a上还设置有凸块下金属层21,所述凸块下金属层21位于所述第一表面2a和所述导电凸块22之间。
在一实施例中,所述芯片2为有源器件,例如,动态随机存储器(DRAM)。但不限于此,所述芯片2还可以为无源器件。
接着,执行步骤203,如图3c所示,在所述凹槽14内填充第一粘结剂31。
在一实施例中,所述第一粘结剂31包括非导电胶(NCP),所述非导电胶呈膏状,所述呈膏状的第一粘结剂31填充所述凹槽14。在一具体实施例中,所述第一粘结剂31包含热固性树脂。
在一实施例中,在所述凹槽14内填充所述第一粘结剂31,包括:将所述第一粘结剂31填入所述凹槽14至所述凹槽14被填满,平坦化所述第一粘结剂31,使所述第一粘结剂31的上表面与所述基板1的所述表面齐平。
在所述芯片2安装至所述基板1之前,在所述基板1的所述凹槽14内填充第一粘结剂31,可以解决空气无法从所述凹槽14内完全排出而出现空隙的问题,大幅度降低了后续回流焊工艺中导电凸块22之间出现桥接的概率,提高了封装的可靠性。
在一实施例中,在所述凹槽14内填充第一粘结剂31之后,所述封装方法还包括:在所述第一粘结剂31内形成第二开口311,所述第二开口311暴露所述焊盘13,如图3d所示。所述第二开口311可以方便后续芯片2安装时,其他粘结剂(如后续描述的第二粘结剂32)的流入,可以增加所述第一粘结剂31与其他粘结剂的接触面积,增大结合力。
需要说明的是,所述第二开口211是可选择性地形成的,在其他实施例中,形成所述第二开口211的步骤可省略。
接下来,执行步骤204,如图3e所示,在所述芯片2的所述第一表面2a及所述导电凸块22上施加第二粘结剂32。
在一实施例中,所述第二粘结剂32包括非导电膜(NCF),即所述第二粘结剂32呈膜状。在一具体的实施例中,所述第二粘结剂32包含热固性树脂。
在一实施例中,所述第二粘结剂32的厚度大于所述第一粘结剂31的厚度。如此,在所述芯片2安装至所述基板1后,所述第二粘结剂32能够包覆所述芯片2的部分侧表面,以减少后续模封材料(EMC)与芯片2侧表面之间的接触面积,从而可以降低因所述模封材料与所述芯片2的热膨胀系数差异过大而引起的剥离风险。
接着,执行步骤205,如图3f及图3g所示,将所述芯片2安装至所述基板1,所述导电凸块22穿过所述第一粘结剂31和所述第二粘结剂32与所述焊盘13连接。
在一实施例中,所述将所述芯片2安装至所述基板1,包括:
提供热压粘合设备(TCB)4,所述热压粘合设备4与所述芯片2的所述第二表面2b接触并对所述芯片2加热、加压以将所述芯片2安装至所述基板1。
如图3g所示,在将所述芯片安装至所述基板1后,所述第二粘结剂32同时与所述第一粘结剂31和所述基板1的表面接触连接。
在一实施例中,所述导电凸块22包括焊料;在将所述芯片2安装至所述基板1后,对所述导电凸块22执行回流焊工艺。但不限于此,所述导电凸块还可以是其他合适的金属材料。
在将所述芯片2安装至所述基板1后,所述封装方法还包括固化所述第一粘结剂31和所述第二粘结剂32的步骤。
本发明实施例还提供了一种封装结构,包括:表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;第一粘结剂,所述第一粘结剂设置于所述凹槽内;芯片,所述芯片具有相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;第二粘结剂,位于所述芯片的所述第一表面和所述第一粘结剂之间,所述导电凸块穿过所述第二粘结剂和所述第一粘结剂与所述焊盘连接。
本发明实施例提供的封装结构在所述凹槽内设置有第一粘结剂,与相关技术中仅包括第二粘结剂的封装结构相比,极大程度的提高了封装结构的可靠性。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合图4对本发明实施例提供的封装结构做一步的详述。
如图4所示,所述封装结构包括基板1、第一粘结剂31、第二粘结32、和通过所述第一粘结剂31和所述第二粘结剂32安装在所述基板1上的芯片2,所述基板1的表面具有凹槽14,所述基板1上设置有焊盘13,所述凹槽14暴露出所述焊盘13,所述凹槽14内设置有第一粘结剂31;所述芯片2具有第一表面2a和与所述第一表面2a相对的第二表面2b,所述第一表面2a上设置有导电凸块22,所述导电凸块22穿过所述第一粘结剂31和所述第二粘结剂32与所述焊盘13连接。
在一实施例中,所述第一粘结剂31包括非导电胶(NCP);在一具体的实施例中,所述第一粘结剂31包括热固性树脂。
在一实施例中,所述第一粘结剂31是在所述芯片2安装至所述基板1之前,被填入至所述凹槽14内。如此,可以解决所述芯片2仅通过第二粘结剂32安装至所述基板1的过程中,空气无法完全从所述凹槽14排出的问题,大幅度降低了后续回流焊工艺中导电凸块22之间出现桥接的概率,提高了封装的可靠性。
在一实施例中,所述第一粘结剂31与所述第二粘结剂32连接的表面与所述基板表面齐平。
在一实施例中,所述基板1还包括载板11和形成在所述载板上的阻焊层12,所述阻焊层12具有一暴露所述载板11表面的第一开口,所述第一开口构成所述基板表面的所述凹槽14。在一具体的实施例中,所述基板1包括PCB板,所述阻焊层12包括绿漆。
在一实施例中,所述第二粘结剂32包括非导电膜(NCF)。在一具体的实施例中,所述第二粘结剂32包含热固性树脂。
在一实施例中,所述第二粘结剂32是在所述芯片2安装至所述基板1之前,施加至所述芯片2的所述第一表面2a及导电凸块22上。
在一实施例中,所述第二粘结剂32覆盖所述芯片2的所述第一表面2a以及所述芯片2的部分侧表面。所述第二粘结剂32覆盖所述芯片2的部分侧表面,可以减少后续模封材料(EMC)与芯片2侧表面之间的接触面积,从而可以降低因所述模封材料与所述芯片2的热膨胀系数差异过大而引起的剥离风险。
在一实施例中,所述第二粘结剂32同时与所述第一粘结剂31和所述基板表面接触连接。
在一实施例中,所述导电凸块22包括焊料。但不限于此,所述导电凸块22也可以包括其他金属材料。
在一实施例中,参见图4,所述芯片2的所述第一表面2a还设置有凸块下金属层21,所述凸块下金属层21位于所述第一表面2a和所述导电凸块22之间。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。

Claims (19)

1.一种封装方法,其特征在于,包括:
提供表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;
提供芯片,所述芯片具有彼此相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;
在所述凹槽内填充第一粘结剂;
在所述芯片的所述第一表面及所述导电凸块上施加第二粘结剂;
将所述芯片安装至所述基板,所述导电凸块穿过所述第一粘结剂和所述第二粘结剂与所述焊盘连接。
2.根据权利要求1所述的封装方法,其特征在于,所述第一粘结剂包括非导电胶(NCP),所述第二粘结剂包括非导电膜(NCF)。
3.根据权利要求1所述的封装方法,其特征在于,所述第二粘结剂的厚度大于所述第一粘结剂的厚度。
4.根据权利要求1所述的封装方法,其特征在于,在所述凹槽内填充第一粘结剂,包括:
将所述第一粘结剂填入所述凹槽至所述凹槽被填满,平坦化所述第一粘结剂,使所述第一粘结剂的上表面与所述基板的所述表面齐平。
5.根据权利要求1所述的封装方法,其特征在于,所述第一粘结剂为非导电的粘结剂,所述第一粘结剂包含热固性树脂;所述第二粘结剂为非导电的粘结剂,所述第二粘结剂包含热固性树脂。
6.根据权利要求1所述的封装方法,其特征在于,所述基板还包括载板和阻焊层;所述提供表面具有凹槽的基板的步骤包括:提供载板,在所述载板上形成具有第一开口的阻焊层,所述第一开口构成所述基板表面的所述凹槽。
7.根据权利要求1所述的封装方法,其特征在于,在所述凹槽内填充第一粘结剂之后,所述封装方法还包括:
在所述第一粘结剂内形成第二开口,所述第二开口暴露所述焊盘。
8.根据权利要求1所述的封装方法,其特征在于,在将所述芯片安装至所述基板后,所述第二粘结剂同时与所述第一粘结剂和所述基板的表面接触连接。
9.根据权利要求1所述的封装方法,其特征在于,所述将所述芯片安装至所述基板的步骤包括:提供热压粘合设备,所述热压粘合设备与所述芯片的所述第二表面接触并对所述芯片加热、加压以将所述芯片安装至所述基板。
10.根据权利要求1所述的封装方法,其特征在于,所述导电凸块包括焊料;在将所述芯片安装至所述基板后,对所述导电凸块执行回流焊工艺。
11.根据权利要求1所述的封装方法,其特征在于,在将所述芯片安装至所述基板后,所述封装方法还包括固化所述第一粘结剂和所述第二粘结剂的步骤。
12.一种封装结构,其特征在于,包括:
表面具有凹槽的基板,所述基板包括至少一个焊盘,所述凹槽暴露所述焊盘;
第一粘结剂,所述第一粘结剂设置于所述凹槽内;
芯片,所述芯片具有相对的第一表面和第二表面,所述芯片的所述第一表面上设置有至少一个导电凸块;
第二粘结剂,位于所述芯片的所述第一表面和所述第一粘结剂之间,所述导电凸块穿过所述第二粘结剂和所述第一粘结剂与所述焊盘连接。
13.根据权利要求12所述的封装结构,其特征在于,所述第一粘结剂包括非导电胶(NCP),所述第二粘结剂包括非导电膜(NCF)。
14.根据权利要求12所述的封装结构,其特征在于,所述第一粘结剂与所述第二粘结剂连接的表面与所述基板表面齐平。
15.根据权利要求12所述的封装结构,其特征在于,所述第一粘结剂为非导电的粘结剂,所述第一粘结剂包含热固性树脂;所述第二粘结剂为非导电的粘结剂,所述第二粘结剂包含热固性树脂。
16.根据权利要求12所述的封装结构,其特征在于,所述基板还包括载板和形成在所述载板上的阻焊层,所述阻焊层具有一暴露所述载板表面的第一开口,所述第一开口构成所述基板表面的所述凹槽。
17.根据权利要求12所述的封装结构,其特征在于,所述第二粘结剂覆盖所述芯片的所述第一表面以及所述芯片的部分侧表面。
18.根据权利要求12所述的封装结构,其特征在于,所述第二粘结剂同时与所述第一粘结剂和所述基板表面接触连接。
19.根据权利要求12所述的封装结构,其特征在于,所述导电凸块包括焊料。
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KR20140044561A (ko) * 2012-10-05 2014-04-15 삼성전기주식회사 인쇄회로기판 및 그를 이용한 반도체 패키지와, 그 인쇄회로기판 및 반도체 패키지의 제조방법
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10763131B2 (en) * 2017-11-17 2020-09-01 Micron Technology, Inc. Semiconductor device with a multi-layered encapsulant and associated systems, devices, and methods

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