CN1156006C - 具有至少一只纳米电子元件的电路装置及其制法 - Google Patents
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Abstract
安排在半导体衬底(S)内的至少一只CMOS元件是电路装置的部件。在半导体衬底(S)上安排覆盖CMOS元件的一绝缘层(1，2)。在绝缘层(1，2)之上安排纳米电子元件。至少一导电结构安排在绝缘层(1，2)内并用于连接纳米电子元件与CMOS元件。如果提供多只纳米电子元件，则它们优先组合成纳米电路块(N)，其中，纳米电路块(N)各是如此小，以致其导线(B)的RC时间不大于1纳秒。
Description
技术领域
本发明涉及具有至少一只纳米电子(nanoelektronisch)元件的电路装置及其制法。
背景技术
为了制造具有越来越高组装密度的电路装置，估计电路装置元件的尺寸不久将只还有几纳米。这种所谓纳米电子元件例如是一种单电子元件，其中开关过程通过少数几个电子实现。
在C.D.Chen等“铝单电子非易失浮栅存储单元”，Appl.Phys.Lett.
71(14)(1997)2038中，描述了主要由铝制造的单电子晶体管。
纳米电子元件也可以是生物神经元或分子电子结构(参阅例如C.M.Fischer等，“有机量子阱：分子检波和单电子隧道效应”，Europhys.Lett.
28，129(1994))。
通常提出的纳米电子元件是在完全不同于制造传统的CMOS元件的技术中制造的。
在F.G.Pikus等，“纳米规模场效应晶体管：极限尺寸分析”，Appl.Phys.Lett.71(25)(1997)3661中，研究了纳米电子CMOS元件。
从K.Yano等“应用细粒多晶硅的室温单电子存储器件”，IEDM(1993)541，获悉由一只晶体管组成的纳米电子存储单元。晶体管的源、漏和沟道区通过4nm厚非晶态硅层的结构化产生。硅层的颗粒具有约10nm的水平尺寸。晶体管的沟道区和栅极被SiO2包围。如果晶体管在低电流下运行，则在沟道区内形成一个窄的沟道，该沟道由其间隧穿单电子的颗粒链组成。晶体管的起动电压可类似于电可擦可编程只读存储器(EEPROM)加以改变，这相当于存储单元编程。为了例如逻辑1的编程，起控制栅极作用的栅极上的电压提高到这样高，使得处于沟道外的电子跳到沟道区颗粒上，并留在那里。带电的颗粒起着类似EEPROM的浮栅极的作用，因此使晶体管的起动电压改变。
发明内容
本发明的课题是提供具有至少一只纳米电子元件的另一种电路装置。此外，还应提供其制法。
本课题通过以下技术方案解决。
根据本发明的一种具有纳米电子元件的电路装置，其中，
-至少一只互补金属氧化物半导体(CMOS)元件是电路装置的部件并安排在半导体衬底内，
-覆盖该CMOS元件的绝缘层安排在半导体衬底上，
-纳米电子元件安排在绝缘层上，
-在绝缘层内至少安排用于连接纳米电子元件与CMOS元件的导电结构，
-纳米电子元件分成多个纳米电路块，每一纳米电路块包含把各纳米电路块的纳米电子元件彼此连接的导线，其中，各个纳米电路块是如此之小，以致其导线的延迟时间不大于1纳秒，
-CMOS元件是安排在半导体衬底内的CMOS电路的部件，
-CMOS电路是用于纳米电路块的第一控制电路。
-连接在纳米电路块和CMOS电路之间的第二控制电路与每个纳米电路块毗邻，
-导电结构连接CMOS电路和第二控制电路，
-第二控制电路把导线如此组合在纳米电路块内，使得与第二控制电路连接的导电结构数小于导线数。
根据本发明的一种用于制作上述电路装置的方法，其特征在于，
-用CMOS法在半导体衬底内至少产生一只作为电路装置部件的CMOS元件，
-在产生CMOS元件后，在半导体衬底上淀积覆盖CMOS元件的绝缘层，
-在绝缘层内产生导电结构并与CMOS元件连接，
-在绝缘层上用纳米结构化技术如此产生纳米电子元件，使得它经导电结构与CMOS元件连接。
电路装置具有高组装密度，因为CMOS元件安排在纳米电子元件之下。
本发明在微电子产品内可实现纳米电子元件的集成。
因为恰在CMOS元件生成后制造纳米电子元件，所以它不会受制造CMOS元件的工艺步骤侵害。纳米结构化技术可能与传统CMOS方法不同。
电路装置可以包含其它的纳米电子元件。为了提高组装密度使纳米元件尽可能密地毗邻安排。在彼此通过导线连接的预定数目纳米电子元件情况下，紧密安排导致导线的缩短。这是有利的，因为导线电阻减小。首先这意味着在电路装置内能耗较小。其次导线电阻和电容之积，所谓的延迟时间(RC时间)也小，因此更快发生导线电压改变，并且电路装置开关速度更快。
为了即使纳米电子元件的数目较大而实现短导线，把纳米电子元件组合成纳米电路块是有利的。纳米电路块是通过具有纳米宽截面的导线连接彼此相邻的纳米电子元件的一种安排。虽然通过分组增加了电路装置的导线数，而为此用的导线却变短。此外分组使电路装置容易散热。
纳米电路块优先各是如此之小，以致其导线的RC时间不比1纳秒大。纳米电路块经导电结构和其它在绝缘层内安排的导电结构与包含CMOS元件的CMOS电路相连。优先每一纳米块经至少导电结构之一与CMOS电路连接。这里显示出本发明的另一优点：因为CMOS电路安排在纳米电路块之下，而不是在旁边，导电结构不是分布在安排电路块的二维平面内，而是至少局部地垂直该平面。因此导电结构具有较多位置，使得纳米电路块彼此可以更小间隔地安排，这导致更大的组装密度。恰在纳米电子元件组合成较多的纳米电路块时，导电结构有许多位置可供支配可能是重要的。即通常许多小纳米电路块与一个大的纳米块相比需要较大数目的导电结构，因为每一纳米电路块单独与CMOS电路相连。
CMOS电路例如可以是用于纳米电路块的第一控制电路。
为了减少与纳米电路块连接的导电结构的数目，安排连接在纳米电路块和第一控制电路之间的第二控制电路与每个纳米电路块邻接是有利的。第二控制电路把纳米电路块中的导线如此组合在一起，使得与第二控制电路连接的导电结构数目少于导线数目。导电结构连接第一控制电路与第二控制电路。这种分级结构缩小了导电结构的密度，因此CMOS电路可以以松疏的尺寸产生。第二控制电路例如可以用产生纳米电路块的纳米结构化技术产生。
纳米电路块可以是例如存储单元阵列。一只存储单元可以如根据C.D.Chen等(见上面)那样设计。第二控制电路包含例如单电子晶体管。第二控制电路可以例如如此组合成纳米电路块的位线，使得位线信号顺序传递到第一控制电路。用第一控制电路确定对哪一个纳米电路块寻址。
为彼此连接CMOS电路的CMOS元件，和连接纳米电路块，可以把一个或多个作为导电结构部分的金属化平面安排在第一绝缘层内。也作为导电结构部分的接触点安排在绝缘层内，并且把第一控制电路与金属化平面连接或把金属化平面与第二控制电路连接。
通过首先淀积绝缘层下部的方式可以制造金属化平面。在绝缘层下部产生毗邻CMOS电路的第一批接触点。通过淀积导电材料并结构化的方式，在绝缘层下部上产生金属化平面。接着淀积绝缘层的上部。在绝缘层的上部中产生与金属化的毗邻的第二批接触点。纳米电路块是如此产生，使得它与第二批接触点连接。
绝缘层可以多于两部分淀积，因此可以产生多个接触点和多个金属化平面。
纳米电路块的一部分导线可以是安排在绝缘结构内的部分纳米金属化平面。纳米金属化平面是其导线和接触点具有几纳米尺寸的金属化平面。设置这种金属化平面使得纳米电路块的导线交叉成为可能。
为了产生纳米电子元件可以在绝缘层上淀积一个层并结构化。这个层包含例如铝，并如C.D.Chen(见上面)说明的那样进行处理。
这个层也可以由钛或铌构成。在这种情况下，通过借助扫描力显微镜(Rasterkraftmikroskop)对该层进行局部氧化的方式，正如在例如K.MatSumoto，“对室温运行的单电子晶体管和其它器件的STM/AFM纳米氧化过程”，Proc.IEEE
85，612(1997)说明的那样，可以制造纳米电子元件。
对于本发明，纳米电子元件的结构是无关重要的。所以，纳米电子元件可以是例如生物神经元，分子电子结构例如根据C.M.Fischer等(见上面)，CMOS元件根据F.G.Pikus等(见上面)，或存储器单元根据K.Yano等(见上面)。
纳米电子元件可以具有蒙上绝缘材料的导电材料构成的颗粒。单电子可以从颗粒到颗粒隧穿。
附图说明
附图1示出根据本发明的一个存储器单元阵列的实施例。
具体实施方式
本发明的实施例依靠附图详细说明如下。
图1示出一存储器，它包含具有CMOS控制逻辑电路的衬底，具有多个金属化平面的一绝缘层和接触点，以及以纳米电路块形式实现的存储器单元阵列。
在实施例中，由硅构成的衬底S用作起始材料。通过传统的CMOS方法在衬底S内产生一CMOS控制逻辑电路C。
接着通过淀积厚度约1500nm的SiO2并通过化学机械抛光平面化的方式，产生绝缘层的第一部分1。
通过光刻法在绝缘层的第一部分内产生接触孔。该接触孔填充钨，因此产生第一接触点K1。
通过铝的淀积和结构化，产生与第一接触点K1连接的金属化平面M。
为了产生绝缘层的第二部分2，淀积厚度约1000nm的SiO2并通过化学机械抛光平面化。通过光刻法在绝缘层的第二部分内产生接触孔，使部分金属化平面露出。接着接触孔填充钨，因此产生第二接触点K2。
为了产生钛层，淀积约3nm厚度的钛。为了产生隧道壁垒和绝缘桥接片，借助扫描力显微镜(AFM)对钛层局部氧化。在导电的AFM的尖端及与其相连的悬臂上为此面对钛层加上-10V电压。氧化是阳极氧化，并且借助在钛层上和AFM尖端上吸附的H2O膜实现。
因此各包含与约10nm宽位线B和字线连接(图1所示)的存储器单元的纳米电路块N由钛层产生。此外，由钛层产生纳米控制电路A，该纳米控制电路A如此组合位线B和字线，使得其信号顺序地传递到CMOS控制逻辑电路C。
金属化平面M，第一接触点K1和第二接触点K2形成用于在纳米电路块N和CMOS控制逻辑电路C之间连接的导电结构。
Claims (10)
1.一种具有纳米电子元件的电路装置，其中，
～至少一只互补金属氧化物半导体CMOS元件是电路装置的部件并安排在半导体衬底(S)内，
-覆盖该CMOS元件的绝缘层(1，2)安排在半导体衬底(S)上，
-纳米电子元件安排在绝缘层(1，2)上，
-在绝缘层(1，2)内至少安排用于连接纳米电子元件与CMOS元件的导电结构，
-纳米电子元件分成多个纳米电路块(N)，每一纳米电路块(N)包含把各纳米电路块(N)的纳米电子元件彼此连接的导线(B)，其中，各个纳米电路块(N)是如此之小，以致其导线(B)的延迟时间不大于1纳秒，
-CMOS元件是安排在半导体衬底(S)内的CMOS电路(C)的部件，
-CMOS电路(C)是用于纳米电路块(N)的第一控制电路。
-连接在纳米电路块(N)和CMOS电路(C)之间的第二控制电路(A)与每个纳米电路块(N)毗邻，
-导电结构连接CMOS电路(C)和第二控制电路(A)，
-第二控制电路(A)把导线如此组合在纳米电路块(N)内，使得与第二控制电路(A)连接的导电结构数小于导线(B)数。
2.根据权利要求1所述的电路装置，其特征在于，
-纳米电路块(N)各经至少一个安排在绝缘层(1，2)内的导电结构与CMOS电路(C)连接，并且
-至少纳米电路块(N)的导线(B)之一用于纳米电子元件与导电结构的连接。
3.根据权利要求1或2所述的电路装置，其特征在于，
-至少一个金属化平面(M)作为导电结构部件安排在绝缘结构(1，2)内，
-接触点(K1，K2)是导电结构部件，并且
-接触点(K1，K2)安排在绝缘层(1，2)内，并且分别把CMOS电路(C)与金属化平面(M)连接或把金属平面(M)与第二控制电路(A)连接。
4.根据权利要求1或2所述的电路装置，其特征在于，
-纳米电子元件由铝、钛、或铌构成。
5.根据权利要求1或2所述的电路装置，其特征在于，
-纳米电路块(N)是存储器单元阵列。
6.一种用于制作按权利要求1所述的电路装置的方法，其特征在于，
-用CMOS法在半导体衬底(S)内至少产生一只作为电路装置部件的CMOS元件，
-在产生CMOS元件后，在半导体衬底(S)上淀积覆盖CMOS元件的绝缘层(1，2)，
-在绝缘层(1，2)内产生导电结构并与CMOS元件连接，
-在绝缘层(1，2)上用纳米结构化技术如此产生纳米电子元件，使得它经导电结构与CMOS元件连接。
7.根据权利要求6所述的方法，其特征在于，
-在绝缘层(1，2)上至少淀积其内产生纳米电子元件的一个层。
8.根据权利要求6或7所述的方法，其特征在于，
-在绝缘层(1，2)上，如此产生其它纳米电子元件，使得它们组合成多个纳米电路块(N)，
-其中，在每个纳米电路块(N)内产生把纳米电路块(N)的纳米电子元件相互连接起来的导线(B)，
-其中，CMOS元件作为安排在半导体衬底(S)内的CMOS电路(C)的部件产生，
-其中，在绝缘层(1，2)内产生其它导电结构，使得纳米电路块(N)经导电结构和其它导电结构与CMOS电路(C)连接，
-纳米电子元件作为纳米电路块(N)之一的部件产生，
-至少纳米电路块(N)的导线(B)之一是如此产生的，使它用于连接纳米电子元件与导电结构。
9.根据权利要求8所述的方法，其特征在于，
-首先淀积绝缘层的下部(1)，其中，与CMOS电路(C)毗邻的第一接触点(K1)作为导电结构的部件产生，
-在绝缘层的下部(1)上产生金属化平面(M)作为导电结构的部件，此金属化平面与第一接触点(K1)连接，
-淀积绝缘层的上部(2)，其内产生第二接触点(K2)作为导电结构的部件，这些接触点与金属化平面(M)连接，
-纳米电路块与第二接触点连接。
10.根据权利要求7到9之一所述的方法，其特征在于，
所述在其内建立纳米电子元件的层包含铝、钛或铌。
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