CN115576497A - 数据读取方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种数据读取方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机系统接收多个读取指令，其至少指示读取存储于第一平面中的第一数据与存储于第二平面中的第二数据；根据所述多个读取指令发送多个读取指令序列，其至少指示对第一平面执行第一读取操作以获得第一数据并对第二平面执行第二读取操作以获得第二数据；根据第一读取操作与第二读取操作的效能，决定数据传输顺序；以及根据数据传输顺序，依序从可复写式非易失性存储器模块接收第一数据与第二数据。由此，可提高针对同一个芯片使能区域中的不同平面的数据读取效能。

Description

数据读取方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种数据读取方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一个可复写式非易失性存储器模块可包含一或多个晶粒(die)。晶粒是从晶片(Wafer)上通过雷射切割而获得。每一个晶粒可以被划分为一或多个芯片使能(ChipEnabled,CE)区域。每一个芯片使能区域可包含一或多个平面(亦称为存储器平面)。每一个平面可包含多个实体区块。每一个实体区块可包含多个实体页。每一个实体页可包含多个存储单元。存储单元为可复写式非易失性存储器模块中用来存储数据的最小实体元件。

一般来说，当连续从主机系统接收针对同一个芯片使能区域中的不同平面的读取指令时，此些读取指令会依照接收顺序依序被执行，以从相对应的平面中读取数据。然后，所读取的数据可依照读取顺序依序被回传给主机系统。但是，实务上，这种制式化的读取机制容易导致系统效能浪费。

发明内容

本发明提供一种数据读取方法、存储器存储装置及存储器控制电路单元，可提高针对同一个芯片使能区域中的不同平面的数据读取效能。

本发明的范例实施例提供一种数据读取方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个芯片使能区域。所述多个芯片使能区域中的第一芯片使能区域包括多个平面。所述多个平面包括第一平面与第二平面。所述数据读取方法包括：从主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据；根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据；根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序；以及根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

在本发明的一范例实施例中，根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的步骤包括：响应于所述第一读取操作的效能优于所述第二读取操作的效能，将所述数据传输顺序决定为先接收所述第一数据再接收所述第二数据。

在本发明的一范例实施例中，所述第一读取操作与所述第二读取操作的所述效能由所述第一读取操作的第一执行时间长度及所述第二读取操作的第二执行时间长度反映。

在本发明的一范例实施例中，根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的步骤包括：根据所述第一平面中存储有所述第一数据的第一实体单元的第一类型及所述第二平面中存储有所述第二数据的第二实体单元的第二类型，评估所述第一读取操作与所述第二读取操作的所述效能。

在本发明的一范例实施例中，所述第一类型的所述第一实体单元所存储的一个比特在一个存储单元所存储的多个比特中的排序位置不同于所述第二类型的所述第二实体单元所存储的一个比特在所述存储单元所存储的所述多个比特中的排序位置。

在本发明的一范例实施例中，通过所述第一读取操作所取得的所述第一数据与通过所述第二读取操作所取得的所述第二数据被缓存于所述可复写式非易失性存储器模块中的缓冲区，且根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的步骤包括：根据所述数据传输顺序，依序发送多个直接存储器存取(Direct Memory Access,DMA)指令序列至所述可复写式非易失性存储器模块，其中所述多个直接存储器存取指令序列至少用以指示传送所述缓冲区中的所述第一数据与所述第二数据。

在本发明的一范例实施例中，所述的数据读取方法更包括：将所接收的所述多个读取指令缓存于至少一指令伫列，且所述至少一指令伫列的总数少于所述多个平面的总数。

在本发明的一范例实施例中，所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且将所接收的所述多个读取指令缓存于所述至少一指令伫列的步骤包括：将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的第一指令伫列。

在本发明的一范例实施例中，所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且将所接收的所述多个读取指令缓存于所述至少一指令伫列的步骤包括：将所述第一读取指令缓存于所述至少一指令伫列中的第一指令伫列；以及将所述第二读取指令缓存于所述至少一指令伫列中的第二指令伫列。

在本发明的一范例实施例中，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的步骤包括：记录反映所述数据传输顺序的信息；以及在不调整缓存于所述至少一指令伫列中的所述多个读取指令的排序的前提下，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个芯片使能区域。所述多个芯片使能区域中的第一芯片使能区域包括多个平面。所述多个平面包括第一平面与第二平面。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：从所述主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据；根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据；根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序；以及根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：响应于所述第一读取操作的效能优于所述第二读取操作的效能，将所述数据传输顺序决定为先接收所述第一数据再接收所述第二数据。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：根据所述第一平面中存储有所述第一数据的第一实体单元的第一类型及所述第二平面中存储有所述第二数据的第二实体单元的第二类型，评估所述第一读取操作与所述第二读取操作的所述效能。

在本发明的一范例实施例中，通过所述第一读取操作所取得的所述第一数据与通过所述第二读取操作所取得的所述第二数据被缓存于所述可复写式非易失性存储器模块中的缓冲区，且所述存储器控制电路单元根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：根据所述数据传输顺序，依序发送多个直接存储器存取指令序列至所述可复写式非易失性存储器模块，其中所述多个直接存储器存取指令序列至少用以指示传送所述缓冲区中的所述第一数据与所述第二数据。

在本发明的一范例实施例中，所述存储器控制电路单元更用以：将所接收的所述多个读取指令缓存于至少一指令伫列，且所述至少一指令伫列的总数少于所述多个平面的总数。

在本发明的一范例实施例中，所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器控制电路单元将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的第一指令伫列。

在本发明的一范例实施例中，所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器控制电路单元将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：将所述第一读取指令缓存于所述至少一指令伫列中的第一指令伫列；以及将所述第二读取指令缓存于所述至少一指令伫列中的第二指令伫列。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：记录反映所述数据传输顺序的信息；以及在不调整缓存于所述至少一指令伫列中的所述多个读取指令的排序的前提下，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个芯片使能区域。所述多个芯片使能区域中的第一芯片使能区域包括多个平面，所述多个平面包括第一平面与第二平面。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：从所述主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据；根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据；根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序；以及根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

在本发明的一范例实施例中，所述存储器管理电路根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：响应于所述第一读取操作的效能优于所述第二读取操作的效能，将所述数据传输顺序决定为先接收所述第一数据再接收所述第二数据。

在本发明的一范例实施例中，所述存储器管理电路根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：根据所述第一平面中存储有所述第一数据的第一实体单元的第一类型及所述第二平面中存储有所述第二数据的第二实体单元的第二类型，评估所述第一读取操作与所述第二读取操作的所述效能。

在本发明的一范例实施例中，通过所述第一读取操作所取得的所述第一数据与通过所述第二读取操作所取得的所述第二数据被缓存于所述可复写式非易失性存储器模块中的缓冲区，且所述存储器管理电路根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：根据所述数据传输顺序，依序发送多个直接存储器存取指令序列至所述可复写式非易失性存储器模块，其中所述多个直接存储器存取指令序列至少用以指示传送所述缓冲区中的所述第一数据与所述第二数据。

在本发明的一范例实施例中，所述存储器管理电路更用以：将所接收的所述多个读取指令缓存于至少一指令伫列，且所述至少一指令伫列的总数少于所述多个平面的总数。

在本发明的一范例实施例中，所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器管理电路将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的第一指令伫列。

在本发明的一范例实施例中，所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器管理电路将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：将所述第一读取指令缓存于所述至少一指令伫列中的第一指令伫列；以及将所述第二读取指令缓存于所述至少一指令伫列中的第二指令伫列。

在本发明的一范例实施例中，所述存储器管理电路根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：记录反映所述数据传输顺序的信息；以及在不调整缓存于所述至少一指令伫列中的所述多个读取指令的排序的前提下，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

基于上述，在接收到来自主机系统的多个读取指令后，多个读取指令序列可被对应发送。此些读取指令序列可至少指示对同一个芯片使能区域中的不同平面分别执行数据读取操作。根据所执行的数据读取操作的效能，一个数据传输顺序可被决定。尔后，根据此数据传输顺序，从此些平面所分别读取的数据可通过客制化的顺序而依序从可复写式非易失性存储器模块送出。由此，可提高针对同一个芯片使能区域中的不同平面的数据读取效能。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图8是根据本发明的范例实施例所示出的将多个读取指令缓存于指令伫列的示意图；

图9是根据本发明的范例实施例所示出的根据预设规则发送读取指令序列与直接存储器存取指令序列的示意图；

图10是根据本发明的范例实施例所示出的将多个读取指令缓存于指令伫列并执行多个读取操作之间的效能比较的示意图；

图11是根据本发明的范例实施例所示出的根据效能比较结果发送读取指令序列与直接存储器存取指令序列的示意图；

图12是根据本发明的范例实施例所示出的将多个读取指令缓存于多个指令伫列并执行多个读取操作之间的效能比较的示意图；

图13是根据本发明的范例实施例所示出的根据效能比较结果发送读取指令序列与直接存储器存取指令序列的示意图；

图14是根据本发明的范例实施例所示出的将多个读取指令缓存于多个指令伫列并执行多个读取操作之间的效能比较的示意图；

图15是根据本发明的范例实施例所示出的根据效能比较结果发送读取指令序列与直接存储器存取指令序列的示意图；

图16是根据本发明的范例实施例所示出的数据读取方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。

请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。

请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。

连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可通过连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。在一范例实施例中，连接接口单元41亦可以是符合串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。

请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code,EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。每一个实体单元可以是指一或多个实体抹除单元、一或多个实体程序化单元或者其他的实体管理单位。

存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据和/或无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。A、B及C皆为正整数并可根据实务需求调整，本发明不加以限制。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

图7是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图7，可复写式非易失性存储器模块43可包括多个芯片使能(ChipEnabled,CE)区域CE(0)～CE(M)。例如，可复写式非易失性存储器模块43可包含一或多个晶粒(die)。晶粒是从晶片(Wafer)上通过雷射切割而获得。每一个晶粒可以被划分为一或多个芯片使能区域。芯片使能区域CE(0)～CE(M)中的每一个芯片使能区域可包含一或多个平面(亦称为存储器平面)。每一个平面可包含多个实体单元。

须注意的是，某一个芯片使能区域是否可被存取，可通过对应于此芯片使能区域的芯片使能信号来加以管控。例如，当对应于芯片使能区域CE(i)的芯片使能信号被上拉时，可复写式非易失性存储器模块43可从芯片使能区域CE(i)读取数据或将数据存入芯片使能区域CE(i)中。然而，若对应于芯片使能区域CE(i)的芯片使能信号未被上拉，则可复写式非易失性存储器模块43无法从芯片使能区域CE(i)读取数据或将数据存入芯片使能区域CE(i)中。

须注意的是，在本范例实施例中，是以芯片使能区域CE(0)～CE(M)中的每一个芯片使能区域皆包含相同数量(即P个)的平面作为范例。例如，芯片使能区域CE(0)包含平面701(0)～701(P)，且芯片使能区域CE(M)包含平面702(0)～702(P)，依此类推。然而，不同的芯片使能区域中的平面的总数亦可能不同，本发明不加以限制。

存储器管理电路51可通过通道71(0)～71(N)来存取可复写式非易失性存储器模块43。特别是，通道71(0)～71(N)中的每一个通道皆可用以存取特定的一或多个芯片使能区域。例如，通道71(0)可用以存取芯片使能区域CE(0)(及平面701(0)～701(P))，且通道71(N)可用以存取芯片使能区域CE(M)(及平面702(0)～702(P))等，依此类推，且N可相同或不同于M。此外，N、M及P皆为正整数并可根据实务需求调整，本发明不加以限制。

在一范例实施例中，存储器管理电路51可从主机系统11接收多个读取指令。此些读取指令至少用以指示读取存储于某一个芯片使能区域(亦称为第一芯片使能区域)中的某一个平面(亦称为第一平面)中的数据(亦称为第一数据)与同样存储于该芯片使能区域(即第一芯片使能区域)中的另一平面(亦称为第二平面)中的数据(亦称为第二数据)。例如，第一芯片使能区域可为芯片使能区域CE(0)，第一平面可为平面701(0)，且第二平面可为平面701(1)，且本发明不限于此。换言之，此些读取指令可用以读取同一个芯片使能区域(例如芯片使能区域CE(0))中的不同平面(例如平面701(0)与平面701(1))中的数据。

在一范例实施例中，存储器管理电路51可根据此些读取指令发送多个读取指令序列至可复写式非易失性存储器模块43。此些读取指令序列至少用以指示对所述第一平面执行读取操作(亦称为第一读取操作)以获得所述第一数据并对所述第二平面执行读取操作(亦称为第二读取操作)以获得所述第二数据。特别是，通过第一读取操作所读取的数据(即第一数据)与通过第二读取操作所读取的数据(即第二数据)可被缓存于可复写式非易失性存储器模块43内部的缓冲区(例如可复写式非易失性存储器模块43中的缓冲存储器)，并等待被传送给存储器管理电路51(或存储器控制电路单元42)。

在一范例实施例中，存储器管理电路51可根据第一读取操作与第二读取操作的效能，决定一个数据传输顺序。此数据传输顺序用以控制、管理或限制存储器管理电路51从可复写式非易失性存储器模块43接收所述第一数据与所述第二数据的顺序。根据此数据传输顺序，存储器管理电路51可通过客制化的顺序而依序从可复写式非易失性存储器模块43接收所述第一数据与所述第二数据。例如，存储器管理电路51可基于所述数据传输顺序而通过通道71(0)依序从可复写式非易失性存储器模块43接收第一数据与第二数据。

在一范例实施例中，存储器管理电路51可判断第一读取操作的效能是否优于第二读取操作的效能。响应于第一读取操作的效能优于第二读取操作的效能，存储器管理电路51可将所述数据传输顺序决定为先接收第一数据再接收第二数据。或者，响应于第二读取操作的效能优于第一读取操作的效能，则存储器管理电路51可将所述数据传输顺序决定为先接收第二数据再接收第一数据。通过优先传送读取效能较高的读取操作所取得的数据，可更为有效地利用同一个通道(例如通道71(0))进行多笔数据的传输，进而提高整体的数据读取效能。

在一范例实施例中，某一个读取操作的效能可由该读取操作的执行时间长度反映。某一个读取操作的执行时间长度可用以表示完成该读取操作所需的时间或时间长度。例如，某一个读取操作的效能可负相关于(negatively correlated to)该读取操作的执行时间长度。若某一个读取操作的执行时间长度越长，表示该读取操作的效率越差。反之，若某一个读取操作的执行时间长度越短，表示该读取操作的效率越佳。因此，在一范例实施例中，第一读取操作的效能与第二读取操作的效能可分别由第一读取操作的执行时间长度(亦称为第一执行时间长度)及第二读取操作的执行时间长度(亦称为第二执行时间长度)反映。

在一范例实施例中，存储器管理电路51可根据第一执行时间长度与第二执行时间长度来分别评估第一读取操作的效能与第二读取操作的效能。存储器管理电路51可比较第一执行时间长度与第二执行时间长度。响应于第一执行时间长度短于第二执行时间长度，存储器管理电路51可判定第一读取操作的效能优于第二读取操作的效能。或者，响应于第二执行时间长度短于第一执行时间长度，存储器管理电路51可判定第二读取操作的效能优于第一读取操作的效能。

在一范例实施例中，存储器管理电路51可获得第一平面中存储有所述第一数据的实体单元(亦称为第一实体单元)的类型(亦称为第一类型)并获得第二平面中存储有所述第二数据的实体单元(亦称为第二实体单元)的类型(亦称为第二类型)。存储器管理电路51可根据第一类型与第二类型来评估第一读取操作与第二读取操作的效能。例如，存储器管理电路51可将不同类型的实体单元所对应的读取操作的执行时间长度事先记载于一个数据表格中。尔后，存储器管理电路51可根据所欲读取的实体单元的类型来查询该数据表格，以获得该类型的实体单元所对应的读取操作的执行时间长度。

在一范例实施例中，存储器管理电路51可根据第一实体单元的类型(即第一类型)获得相对应的第一执行时间长度。同时，存储器管理电路51可根据第二实体单元的类型(即第二类型)获得相对应的第二执行时间长度。第一类型可相同或不同于第二类型。存储器管理电路51可根据第一执行时间长度与第二执行时间长度来评估第一读取操作与第二读取操作的效能。然后，存储器管理电路51可根据效能评估结果来决定所述数据传输顺序。

在一范例实施例中，一个实体单元的类型可反映该实体单元是属于上(upper)实体程序化单元、中(middle)实体程序化单元或下(lower)实体程序化单元。在一范例实施例中，上实体程序化单元亦称为上页(upper page)，中实体程序化单元亦称为中页(middlepage)，且下实体程序化单元亦称为下页(lower page)。然而，实体单元的类型亦可根据其他规则来进行分类，例如根据实体单元所存储的数据类型、实体单元被存取的频率、实体单元的损耗程度和/或实体单元所存储的数据的比特错误率等来进行类分，本发明不加以限制。

在一范例实施例中，一个实体单元的类型可反映该实体单元所存储的一个比特在一个存储单元所存储的多个比特中的排序位置。或者，在一范例实施例中，存储器管理电路51可根据一个实体单元所存储的比特在一个存储单元所存储的多个比特中的排序位置来决定该实体单元的类型。例如，假设一个存储单元可用以存储n个比特。存储器管理电路51可根据一个实体单元所存储的比特属于这n个比特中的第i个比特，来决定这个实体单元的类型，例如决定这个实体单元属于下实体程序化单元、中实体程序化单元、下实体程序化单元或其他类型的实体程序化单元。

在一范例实施例中，第一类型的第一实体单元所存储的一个比特在一个存储单元所存储的多个比特中的排序位置可不同于第二类型的第二实体单元所存储的一个比特在该存储单元所存储的所述多个比特中的排序位置。例如，假设一个存储单元可用以存储n个比特。若第一实体单元所存储的比特属于这n个比特中的第i个比特，第二实体单元所存储的比特属于这n个比特中的第j个比特，且i不等于j，则存储器管理电路51可判定第一实体单元的类型(即第一类型)不同于第二实体单元的类型(即第二类型)。然后，存储器管理电路51可根据第一实体单元与第二实体单元各别的类型来分别评估第一读取操作与第二读取操作的效能。或者，在一范例实施例中，若i等于j，则存储器管理电路51可判定第一实体单元的类型(即第一类型)相同于第二实体单元的类型(即第二类型)。

在一范例实施例中，针对下实体程序化单元的读取操作的执行时间长度可短于针对上实体程序化单元的读取操作的执行时间长度，和/或针对上实体程序化单元的读取操作的执行时间长度可短于针对中实体程序化单元的读取操作的执行时间长度。因此，在一范例实施例中，针对下实体程序化单元的读取操作的效能可优于针对上实体程序化单元的读取操作的效能，和/或针对上实体程序化单元的读取操作的效能可优于针对中实体程序化单元的读取操作的效能。然而，针对不同类型的实体单元的效能评估方式亦可根据实务需求调整，本发明不加以限制。

在一范例实施例中，在将通过第一读取操作所取得的第一数据与通过第二读取操作所取得的第二数据缓存于可复写式非易失性存储器模块43中的缓冲区后，根据所决定的数据传输顺序，存储器管理电路51可依序发送多个直接存储器存取(Direct MemoryAccess,DMA)指令序列至可复写式非易失性存储器模块43。此些直接存储器存取指令序列可至少用以指示可复写式非易失性存储器模块43根据所决定的数据传输顺序将该缓冲区中的第一数据与第二数据依序送出。

在一范例实施例中，假设从主机系统11接收的读取指令包括第一读取指令与第二读取指令。第一读取指令用以指示读取某一逻辑单元(亦称为第一逻辑单元)的数据(即第一数据)。第一逻辑单元映射至第一平面中的第一实体单元。第二读取指令用以指示读取另一逻辑单元(亦称为第二逻辑单元)的数据(即第二数据)。第二逻辑单元映射至第二平面中的第二实体单元。第一平面与第二平面皆位于第一芯片使能区域中。

根据第一读取指令，存储器管理电路51可发送一个读取指令序列(亦称为第一读取指令序列)至可复写式非易失性存储器模块43。此第一读取指令序列可用以指示可复写式非易失性存储器模块43从第一平面中的第一实体单元读取第一数据。此外，根据第二读取指令，存储器管理电路51可发送另一读取指令序列(亦称为第二读取指令序列)至可复写式非易失性存储器模块43。此第二读取指令序列可用以指示可复写式非易失性存储器模块43从第二平面中的第二实体单元读取第二数据。

根据第一读取指令序列，可复写式非易失性存储器模块43可对第一实体单元执行第一读取操作以获得第一数据并将第一数据缓存于可复写式非易失性存储器模块43中的缓冲区。此外，根据第二读取指令序列，可复写式非易失性存储器模块43可对第二实体单元执行第二读取操作以获得第二数据并将第二数据缓存于所述缓冲区。然后，可复写式非易失性存储器模块43可开始等待对应于第一读取操作(或第一读取指令序列)和/或第二读取操作(或第二读取指令序列)的直接存储器存取指令序列。

在一范例实施例中，假设所决定的数据传输顺序为先接收第一数据再接收第二数据，则根据此数据传输顺序，存储器管理电路51可先将对应于第一读取操作(或第一读取指令)的直接存储器存取指令序列(亦称为第一直接存储器存取指令序列)传送给可复写式非易失性存储器模块43，然后再将对应于第二读取操作(或第二读取指令)的直接存储器存取指令序列(亦称为第二直接存储器存取指令序列)传送给可复写式非易失性存储器模块43。响应于先接收到的第一直接存储器存取指令序列，可复写式非易失性存储器模块43可先将缓冲区中的所述第一数据送出，例如通过通道71(0)传送给存储器管理电路51。接着，响应于后接收到的第二直接存储器存取指令序列，在送出第一数据后，可复写式非易失性存储器模块43可接续将缓冲区中的所述第二数据送出，例如通过同一个通道71(0)传送给存储器管理电路51。相反的，若所决定的数据传输顺序为先接收第二数据再接收第一数据，则根据此数据传输顺序，存储器管理电路51可先将第二直接存储器存取指令序列传送给可复写式非易失性存储器模块43，然后再将第一直接存储器存取指令序列传送给可复写式非易失性存储器模块43。然后，可复写式非易失性存储器模块43可根据此数据传输顺序，先送出第二数据再送出第一数据。

在一范例实施例中，存储器管理电路51可将所接收到的多个读取指令缓存于至少一指令伫列。特别是，所述至少一指令伫列的总数可少于单一个芯片使能区域中的多个平面的总数。以图7为例，假设单一个芯片使能区域中的平面的总数为P，则所述至少一指令伫列的总数可为Q，且Q小于P。例如，P可为4、6或8，且Q可为2，且P与Q的数值可根据实务需求调整。

在一范例实施例中，存储器管理电路51可将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的同一个指令伫列(亦称为第一指令伫列)。存储器管理电路51可以不跨指令伫列的方式来分析第一指令伫列中的多个读取指令(即第一读取指令与第二读取指令)以评估对应于此些读取指令所执行的读取操作的效能。在发送读取指令序列(即第一读取指令序列与第二读取指令序列)后，存储器管理电路51可根据效能评估结果决定所述数据传输顺序并根据此数据传输顺序来依序接收所欲读取的多笔数据(即第一数据与第二数据)。相关操作细节皆已详述于上，在此不重复赘述。

在一范例实施例中，存储器管理电路51亦可将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的不同的指令伫列。例如，存储器管理电路51可将所述第一读取指令缓存于所述至少一指令伫列中的某一指令伫列(即第一指令伫列)并将所述第二读取指令缓存于所述至少一指令伫列中的另一指令伫列(即第二指令伫列)。尔后，存储器管理电路51可以跨指令伫列的方式来分析此些指令伫列中的多个读取指令(即第一读取指令与第二读取指令)以评估对应于此些读取指令所执行的读取操作的效能。然后，存储器管理电路51可根据效能评估结果决定所述数据传输顺序并根据此数据传输顺序来依序接收第一数据与第二数据。相关操作细节皆已详述于上，在此不重复赘述。

在一范例实施例中，存储器管理电路51可根据读取指令所指示读取的实体单元所在的平面，决定将该读取指令缓存于特定的指令伫列。例如，响应于第一读取指令是用以从第一平面中读取数据，则存储器管理电路51可将第一读取指令缓存于第一指令伫列中。此外，响应于第二读取指令是用以从第二平面中读取数据，则存储器管理电路51可将第二读取指令缓存于第二指令伫列中。

在一范例实施例中，在决定所述数据传输顺序后，存储器管理电路51可记录反映此数据传输顺序的信息。例如，存储器管理电路51可将反映此数据传输顺序的信息缓存于图5的缓冲存储器55。然后，在不调整缓存于所述指令伫列中的所述多个读取指令的排序的前提下，存储器管理电路51可根据此数据传输顺序，依序从可复写式非易失性存储器模块43接收第一数据与第二数据。

图8是根据本发明的范例实施例所示出的将多个读取指令缓存于指令伫列的示意图。

请参照图8，假设来自主机系统11的读取指令包括读取指令CMD(0)～CMD(5)。读取指令CMD(0)～CMD(5)可被缓存于指令伫列81中。例如，读取指令CMD(0)～CMD(5)是以先进先出(First In First Out,FIFO)的方式排序于指令伫列81中。读取指令CMD(0)用以指示从芯片使能区域CE(0)中的平面(3)中的一个中实体程序化单元(标记为页(M))读取数据。读取指令CMD(1)用以指示从芯片使能区域CE(0)中的平面(2)中的一个上实体程序化单元(标记为页(U))读取数据。读取指令CMD(2)用以指示从芯片使能区域CE(0)中的平面(2)中的一个中实体程序化单元读取数据。读取指令CMD(3)用以指示从芯片使能区域CE(0)中的平面(1)中的一个下实体程序化单元(标记为页(L))读取数据。读取指令CMD(4)用以指示从芯片使能区域CE(0)中的平面(0)中的一个上实体程序化单元读取数据。读取指令CMD(5)用以指示从芯片使能区域CE(0)中的平面(0)中的一个下实体程序化单元读取数据。须注意的是，读取指令CMD(0)～CMD(5)的总数、各个读取指令所指示存取的平面及、各个读取指令所指示存取的实体单元的类型皆为范例，本发明不加以限制。

图9是根据本发明的范例实施例所示出的根据预设规则发送读取指令序列与直接存储器存取指令序列的示意图。

请参照图8与图9，在一范例实施例中，存储器管理电路51可根据预设规则及指令伫列81中的读取指令CMD(0)～CMD(5)来依序传送读取指令序列CMS(0)～CMS(5)及直接存储器存取指令序列DMA(0)～DMA(5)至可复写式非易失性存储器模块43，以读取所需的数据。具体的指令序列的传输顺序如图9所示。

须注意的是，读取指令序列CMS(i)与直接存储器存取指令序列DMA(i)是根据读取指令(i)而产生。根据读取指令序列CMS(i)，可复写式非易失性存储器模块43可执行对应于读取指令CMD(i)的读取操作(i)并将所读取的数据(i)缓存于可复写式非易失性存储器模块43内部的缓冲区。然后，根据直接存储器存取指令序列DMA(i)，可复写式非易失性存储器模块43可将数据(i)从所述缓冲区送出并依序传送给存储器管理电路51。须注意的是，在图9的范例实施例中，完成对应于读取指令CMD(0)～CMD(5)的整体数据读取操作所花费的时间长度可以ΔT(1)来表示。

图10是根据本发明的范例实施例所示出的将多个读取指令缓存于指令伫列并执行多个读取操作之间的效能比较的示意图。

请参照图10，在一范例实施例中，存储器管理电路51可对读取指令CMD(0)与CMD(1)所分别对应的读取操作执行效能比较(1)。例如，在效能比较(1)中，存储器管理电路51可比较分别对应于读取指令CMD(0)与CMD(1)的读取操作的执行时间长度。此外，存储器管理电路51可对读取指令CMD(2)与CMD(3)所分别对应的读取操作执行效能比较(2)。例如，在效能比较(2)中，存储器管理电路51可比较分别对应于读取指令CMD(2)与CMD(3)的读取操作的执行时间长度。

图11是根据本发明的范例实施例所示出的根据效能比较结果发送读取指令序列与直接存储器存取指令序列的示意图。

请参照图10与图11，存储器管理电路51可根据指令序列81中的读取指令CMD(0)与CMD(1)而连续发送读取指令序列CMS(0)与CMS(1)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(0)与CMS(1)，芯片使能区域CE(0)中的平面(2)与平面(3)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。

另一方面，根据效能比较(1)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(0)与DMA(1)执行排序(1)。根据排序(1)的排序结果，存储器管理电路51可依序传送直接存储器存取指令序列DMA(1)与DMA(0)至可复写式非易失性存储器模块43。例如，响应于从上实体程序化单元读取数据的效能优于从中实体程序化单元读取数据的效能，直接存储器存取指令序列DMA(1)可先于DMA(0)被传送至可复写式非易失性存储器模块43。由此，先读取完成的数据可先被回传给存储器管理电路51，从而避免浪费通道71(0)的频宽。

在完成读取指令CMD(0)与CMD(1)后，存储器管理电路51可根据指令序列81中的读取指令CMD(2)与CMD(3)而连续发送读取指令序列CMS(2)与CMS(3)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(2)与CMS(3)，芯片使能区域CE(0)中的平面(1)与平面(2)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。

另一方面，根据效能比较(2)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(2)与DMA(3)执行排序(2)。根据排序(2)的排序结果，存储器管理电路51可依序传送直接存储器存取指令序列DMA(3)与DMA(2)至可复写式非易失性存储器模块43。例如，响应于从下实体程序化单元读取数据的效能优于从中实体程序化单元读取数据的效能，直接存储器存取指令序列DMA(3)可先于DMA(2)被传送至可复写式非易失性存储器模块43。由此，先读取完成的数据可先被回传给存储器管理电路51，从而避免浪费通道71(0)的频宽。

在完成读取指令CMD(2)与CMD(3)后，存储器管理电路51可根据指令伫列81中剩余的读取指令CMD(4)与CMD(5)来依序传送读取指令序列CMS(4)与CMS(5)及直接存储器存取指令序列DMA(4)与DMA(5)至可复写式非易失性存储器模块43，以读取所需的数据。具体的指令序列的传输顺序如图11所示。

须注意的是，在图11的范例实施例中，完成对应于读取指令CMD(0)～CMD(5)的整体数据读取操作所花费的时间长度可以ΔT(2)来表示。特别是，在无特殊干扰的情况下，ΔT(2)可小于ΔT(1)，从而提升数据读取效能。

图12是根据本发明的范例实施例所示出的将多个读取指令缓存于多个指令伫列并执行多个读取操作之间的效能比较的示意图。

请参照图12，在一范例实施例中，存储器管理电路51可根据读取指令CMD(i)所欲读取的平面，将读取指令CMD(i)缓存至指令伫列1201与1202的其中之一。例如，响应于读取指令CMD(0)～CMD(2)所欲读取的平面为芯片使能区域CE(0)中的平面(2)与平面(3)，存储器管理电路51可将读取指令CMD(0)～CMD(2)存入指令伫列1201中。此外，响应于读取指令CMD(3)～CMD(5)所欲读取的平面为芯片使能区域CE(0)中的平面(0)与平面(1)，存储器管理电路51可将读取指令CMD(3)～CMD(5)存入指令伫列1202中。

存储器管理电路51可对读取指令CMD(0)与CMD(3)所分别对应的读取操作执行跨指令伫列的效能比较(1)。例如，在效能比较(1)中，存储器管理电路51可比较分别对应于读取指令CMD(0)与CMD(3)的读取操作的执行时间长度。类似的，存储器管理电路51可对读取指令CMD(1)与CMD(4)所分别对应的读取操作执行跨指令伫列的效能比较(2)。例如，在效能比较(2)中，存储器管理电路51可比较分别对应于读取指令CMD(1)与CMD(4)的读取操作的执行时间长度。类似的，存储器管理电路51可对读取指令CMD(2)与CMD(5)所分别对应的读取操作执行跨指令伫列的效能比较(3)。例如，在效能比较(3)中，存储器管理电路51可比较分别对应于读取指令CMD(2)与CMD(5)的读取操作的执行时间长度。

图13是根据本发明的范例实施例所示出的根据效能比较结果发送读取指令序列与直接存储器存取指令序列的示意图。

请参照图12与图13，存储器管理电路51可根据指令序列1201与1202中的读取指令CMD(0)与CMD(3)而连续发送读取指令序列CMS(0)与CMS(3)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(0)与CMS(3)，芯片使能区域CE(0)中的平面(1)与平面(3)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。

另一方面，根据效能比较(1)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(0)与DMA(3)执行排序(1)。根据排序(1)的排序结果，存储器管理电路51可依序传送直接存储器存取指令序列DMA(3)与DMA(0)至可复写式非易失性存储器模块43。例如，响应于从下实体程序化单元读取数据的效能优于从中实体程序化单元读取数据的效能，直接存储器存取指令序列DMA(3)可先于DMA(0)被传送至可复写式非易失性存储器模块43。由此，先读取完成的数据可先被回传给存储器管理电路51，从而避免浪费通道71(0)的频宽。

在完成读取指令CMD(0)与CMD(3)后，存储器管理电路51可根据指令序列1201与1202中的读取指令CMD(1)与CMD(4)而连续发送读取指令序列CMS(1)与CMS(4)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(1)与CMS(4)，芯片使能区域CE(0)中的平面(0)与平面(2)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。

另一方面，根据效能比较(2)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(1)与DMA(4)执行排序(2)。根据排序(2)的排序结果，存储器管理电路51可依序传送直接存储器存取指令序列DMA(1)与DMA(4)至可复写式非易失性存储器模块43。须注意的是，在此范例中，读取指令CMD(1)与CMD(4)都是针对上实体程序化单元进行数据读取，故两者间没有读取效能的优劣区别。因此，直接存储器存取指令序列DMA(1)可先于或后于DMA(4)被传送至可复写式非易失性存储器模块43。无论先传送直接存储器存取指令序列DMA(1)或DMA(4)，皆不影响通道71(0)的频宽。

在完成读取指令CMD(1)与CMD(4)后，存储器管理电路51可根据指令序列1201与1202中的读取指令CMD(2)与CMD(5)而连续发送读取指令序列CMS(2)与CMS(5)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(2)与CMS(5)，芯片使能区域CE(0)中的平面(0)与平面(2)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。

另一方面，根据效能比较(3)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(2)与DMA(5)执行排序(3)。根据排序(3)的排序结果，存储器管理电路51可依序传送直接存储器存取指令序列DMA(5)与DMA(2)至可复写式非易失性存储器模块43。例如，响应于从下实体程序化单元读取数据的效能优于从中实体程序化单元读取数据的效能，直接存储器存取指令序列DMA(5)可先于DMA(2)被传送至可复写式非易失性存储器模块43。由此，先读取完成的数据可先被回传给存储器管理电路51，从而避免浪费通道71(0)的频宽。具体的指令序列的传输顺序如图13所示。

须注意的是，在图13的范例实施例中，完成对应于读取指令CMD(0)～CMD(5)的整体数据读取操作所花费的时间长度可以ΔT(3)来表示。特别是，在无特殊干扰的情况下，ΔT(3)可小于ΔT(2)，从而提升数据读取效能。

图14是根据本发明的范例实施例所示出的将多个读取指令缓存于多个指令伫列并执行多个读取操作之间的效能比较的示意图。

请参照图14，在一范例实施例中，存储器管理电路51可对读取指令CMD(0)、CMD(1)、CMD(3)及CMD(4)所分别对应的读取操作执行跨指令伫列的效能比较(1)。例如，在效能比较(1)中，存储器管理电路51可比较分别对应于读取指令CMD(0)、CMD(1)、CMD(3)及CMD(4)的读取操作的执行时间长度。类似的，存储器管理电路51可对读取指令CMD(2)与CMD(5)所分别对应的读取操作执行跨指令伫列的效能比较(2)。例如，在效能比较(2)中，存储器管理电路51可比较分别对应于读取指令CMD(2)与CMD(5)的读取操作的执行时间长度。

图15是根据本发明的范例实施例所示出的根据效能比较结果发送读取指令序列与直接存储器存取指令序列的示意图。

请参照图14与图15，存储器管理电路51可根据指令序列1201与1202中的读取指令CMD(0)、CMD(1)、CMD(3)及CMD(4)而连续发送读取指令序列CMS(0)、CMS(1)、CMS(3)及CMS(4)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(0)、CMS(1)、CMS(3)及CMS(4)，芯片使能区域CE(0)中的平面(0)至平面(3)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。

另一方面，根据效能比较(1)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(0)、DMA(1)、DMA(3)及DMA(4)执行排序(1)。根据排序(1)的排序结果，存储器管理电路51可依序传送直接存储器存取指令序列DMA(3)、DMA(1)、DMA(4)及DMA(0)至可复写式非易失性存储器模块43。由此，先读取完成的数据可先被回传给存储器管理电路51，从而避免浪费通道71(0)的频宽。

在完成读取指令CMD(0)、CMD(1)、CMD(3)及CMD(4)后，存储器管理电路51可根据指令序列1201与1202中的读取指令CMD(2)与CMD(5)而连续发送读取指令序列CMS(2)与CMS(5)至可复写式非易失性存储器模块43。响应于读取指令序列CMS(2)与CMS(5)，芯片使能区域CE(0)中的平面(0)与平面(2)可同时或依序进入忙碌状态，以执行相应的读取操作。然后，可复写式非易失性存储器模块43可将所读取的数据存入可复写式非易失性存储器模块43内部的缓冲区。此外，根据效能比较(2)的比较结果，存储器管理电路51可对直接存储器存取指令序列DMA(2)与DMA(5)执行排序(2)并依序传送直接存储器存取指令序列DMA(5)与DMA(2)至可复写式非易失性存储器模块43。由此，先读取完成的数据可先被回传给存储器管理电路51，从而避免浪费通道71(0)的频宽。

须注意的是，在图15的范例实施例中，完成对应于读取指令CMD(0)～CMD(5)的整体数据读取操作所花费的时间长度可以ΔT(4)来表示。特别是，在无特殊干扰的情况下，ΔT(4)可小于ΔT(3)，从而提升数据读取效能。

图16是根据本发明的范例实施例所示出的数据读取方法的流程图。

请参照图16，在步骤S1601中，从主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据。在步骤S1602中，根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据。在步骤S1603中，根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序。在步骤S1604中，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

然而，图16中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图16中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图16的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在接收到来自主机系统的多个读取指令后，多个读取指令序列可被对应发送。此些读取指令序列可至少指示对同一个芯片使能区域中的不同平面分别执行数据读取操作。根据所执行的数据读取操作的效能，一个数据传输顺序可被决定。尔后，根据此数据传输顺序，从此些平面所分别读取的数据可通过客制化的顺序而依序从可复写式非易失性存储器模块送出。由此，可提高针对同一个芯片使能区域中的不同平面的数据读取效能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (30)

1.一种数据读取方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个芯片使能区域，所述多个芯片使能区域中的第一芯片使能区域包括多个平面，所述多个平面包括第一平面与第二平面，且所述数据读取方法包括：

从主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据；

根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据；

根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序；以及

根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

2.根据权利要求1所述的数据读取方法，其中根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的步骤包括：

响应于所述第一读取操作的效能优于所述第二读取操作的效能，将所述数据传输顺序决定为先接收所述第一数据再接收所述第二数据。

3.根据权利要求1所述的数据读取方法，其中所述第一读取操作与所述第二读取操作的所述效能由所述第一读取操作的第一执行时间长度及所述第二读取操作的第二执行时间长度反映。

4.根据权利要求1所述的数据读取方法，其中根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的步骤包括：

根据所述第一平面中存储有所述第一数据的第一实体单元的第一类型及所述第二平面中存储有所述第二数据的第二实体单元的第二类型，评估所述第一读取操作与所述第二读取操作的所述效能。

5.根据权利要求4所述的数据读取方法，其中所述第一类型的所述第一实体单元所存储的一个比特在一个存储单元所存储的多个比特中的排序位置不同于所述第二类型的所述第二实体单元所存储的一个比特在所述存储单元所存储的所述多个比特中的排序位置。

6.根据权利要求1所述的数据读取方法，其中通过所述第一读取操作所取得的所述第一数据与通过所述第二读取操作所取得的所述第二数据被缓存于所述可复写式非易失性存储器模块中的缓冲区，且根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的步骤包括：

根据所述数据传输顺序，依序发送多个直接存储器存取(Direct Memory Access,DMA)指令序列至所述可复写式非易失性存储器模块，

其中所述多个直接存储器存取指令序列至少用以指示传送所述缓冲区中的所述第一数据与所述第二数据。

7.根据权利要求1所述的数据读取方法，更包括：

将所接收的所述多个读取指令缓存于至少一指令伫列，且所述至少一指令伫列的总数少于所述多个平面的总数。

8.根据权利要求7所述的数据读取方法，其中所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且将所接收的所述多个读取指令缓存于所述至少一指令伫列的步骤包括：

将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的第一指令伫列。

9.根据权利要求7所述的数据读取方法，其中所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且将所接收的所述多个读取指令缓存于所述至少一指令伫列的步骤包括：

将所述第一读取指令缓存于所述至少一指令伫列中的第一指令伫列；以及

将所述第二读取指令缓存于所述至少一指令伫列中的第二指令伫列。

10.根据权利要求1所述的数据读取方法，其中根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的步骤包括：

记录反映所述数据传输顺序的信息；以及

在不调整缓存于所述至少一指令伫列中的所述多个读取指令的排序的前提下，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

11.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个芯片使能区域，所述多个芯片使能区域中的第一芯片使能区域包括多个平面，且所述多个平面包括第一平面与第二平面；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以：

从所述主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据；

根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据；

根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序；以及

根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：

响应于所述第一读取操作的效能优于所述第二读取操作的效能，将所述数据传输顺序决定为先接收所述第一数据再接收所述第二数据。

13.根据权利要求11所述的存储器存储装置，其中所述第一读取操作与所述第二读取操作的所述效能由所述第一读取操作的第一执行时间长度及所述第二读取操作的第二执行时间长度反映。

14.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：

根据所述第一平面中存储有所述第一数据的第一实体单元的第一类型及所述第二平面中存储有所述第二数据的第二实体单元的第二类型，评估所述第一读取操作与所述第二读取操作的所述效能。

15.根据权利要求14所述的存储器存储装置，其中所述第一类型的所述第一实体单元所存储的一个比特在一个存储单元所存储的多个比特中的排序位置不同于所述第二类型的所述第二实体单元所存储的一个比特在所述存储单元所存储的所述多个比特中的排序位置。

16.根据权利要求11所述的存储器存储装置，其中通过所述第一读取操作所取得的所述第一数据与通过所述第二读取操作所取得的所述第二数据被缓存于所述可复写式非易失性存储器模块中的缓冲区，且所述存储器控制电路单元根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：

根据所述数据传输顺序，依序发送多个直接存储器存取指令序列至所述可复写式非易失性存储器模块，

其中所述多个直接存储器存取指令序列至少用以指示传送所述缓冲区中的所述第一数据与所述第二数据。

17.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元更用以：

将所接收的所述多个读取指令缓存于至少一指令伫列，且所述至少一指令伫列的总数少于所述多个平面的总数。

18.根据权利要求17所述的存储器存储装置，其中所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器控制电路单元将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：

将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的第一指令伫列。

19.根据权利要求17所述的存储器存储装置，其中所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器控制电路单元将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：

将所述第一读取指令缓存于所述至少一指令伫列中的第一指令伫列；以及

将所述第二读取指令缓存于所述至少一指令伫列中的第二指令伫列。

20.根据权利要求17所述的存储器存储装置，其中所述存储器控制电路单元根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：

记录反映所述数据传输顺序的信息；以及

在不调整缓存于所述至少一指令伫列中的所述多个读取指令的排序的前提下，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

21.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个芯片使能区域，所述多个芯片使能区域中的第一芯片使能区域包括多个平面，所述多个平面包括第一平面与第二平面，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以：

从所述主机系统接收多个读取指令，其中所述多个读取指令至少用以指示读取存储于所述第一平面中的第一数据与存储于所述第二平面中的第二数据；

根据所述多个读取指令发送多个读取指令序列至所述可复写式非易失性存储器模块，其中所述多个读取指令序列至少用以指示对所述第一平面执行第一读取操作以获得所述第一数据并对所述第二平面执行第二读取操作以获得所述第二数据；

根据所述第一读取操作与所述第二读取操作的效能，决定数据传输顺序；以及

根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

22.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：

响应于所述第一读取操作的效能优于所述第二读取操作的效能，将所述数据传输顺序决定为先接收所述第一数据再接收所述第二数据。

23.根据权利要求21所述的存储器控制电路单元，其中所述第一读取操作与所述第二读取操作的所述效能由所述第一读取操作的第一执行时间长度及所述第二读取操作的第二执行时间长度反映。

24.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一读取操作与所述第二读取操作的所述效能，决定所述数据传输顺序的操作包括：

根据所述第一平面中存储有所述第一数据的第一实体单元的第一类型及所述第二平面中存储有所述第二数据的第二实体单元的第二类型，评估所述第一读取操作与所述第二读取操作的所述效能。

25.根据权利要求24所述的存储器控制电路单元，其中所述第一类型的所述第一实体单元所存储的一个比特在一个存储单元所存储的多个比特中的排序位置不同于所述第二类型的所述第二实体单元所存储的一个比特在所述存储单元所存储的所述多个比特中的排序位置。

26.根据权利要求21所述的存储器控制电路单元，其中通过所述第一读取操作所取得的所述第一数据与通过所述第二读取操作所取得的所述第二数据被缓存于所述可复写式非易失性存储器模块中的缓冲区，且所述存储器管理电路根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：

根据所述数据传输顺序，依序发送多个直接存储器存取指令序列至所述可复写式非易失性存储器模块，

其中所述多个直接存储器存取指令序列至少用以指示传送所述缓冲区中的所述第一数据与所述第二数据。

27.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路更用以：

将所接收的所述多个读取指令缓存于至少一指令伫列，且所述至少一指令伫列的总数少于所述多个平面的总数。

28.根据权利要求27所述的存储器控制电路单元，其中所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器管理电路将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：

将所述第一读取指令与所述第二读取指令缓存于所述至少一指令伫列中的第一指令伫列。

29.根据权利要求27所述的存储器控制电路单元，其中所述多个读取指令包括第一读取指令与第二读取指令，所述第一读取指令用以指示读取存储于所述第一平面中的所述第一数据，所述第二读取指令用以指示读取存储于所述第二平面中的所述第二数据，且所述存储器管理电路将所接收的所述多个读取指令缓存于所述至少一指令伫列的操作包括：

将所述第一读取指令缓存于所述至少一指令伫列中的第一指令伫列；以及

将所述第二读取指令缓存于所述至少一指令伫列中的第二指令伫列。

30.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据的操作包括：

记录反映所述数据传输顺序的信息；以及

在不调整缓存于所述至少一指令伫列中的所述多个读取指令的排序的前提下，根据所述数据传输顺序，依序从所述可复写式非易失性存储器模块接收所述第一数据与所述第二数据。

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