CN115566059A - Igbt器件及其制备方法 - Google Patents

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CN115566059A CN202211406935.0A CN202211406935A CN115566059A CN 115566059 A CN115566059 A CN 115566059A CN 202211406935 A CN202211406935 A CN 202211406935A CN 115566059 A CN115566059 A CN 115566059A
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郭依腾
罗杰馨
柴展
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Abstract

本发明提供一种IGBT器件及其制备方法，器件包括：衬底，衬底上形成有IGBT器件的发射极、IGBT栅极和集电极；虚设栅极，设置于栅极和发射极之间；第一NMOS管，第一NMOS管的源极和栅极与IGBT栅极电连接，漏极与虚设栅极电连接；第二NMOS管，第二NMOS管的源极与虚设栅极电连接，漏极与发射极电连接，栅极通过电感与发射极电连接，PMOS管，PMOS管的源极与虚设栅极电连接，漏极与发射极电连接，栅极通过电感与发射极电连接。本发明通过在器件不同工作状态(导通状态和关断过程)时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。

Description

IGBT器件及其制备方法
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种IGBT器件及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件。IGBT器件具有饱和压降低、电流密度大、驱动功率很小、开关速度快的优点，适用于耐压600V以上的电源管理系统。
IGBT器件的损耗通常包括导通损耗与开关损耗，在器件设计时，通常需要在导通损耗与开关损耗之间要进行折中，为了优化器件的开关损耗，通常会使用虚设栅极的方式来降低了器件开关损耗，但虚设栅极的设置会增加IGBT器件的导通损耗。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种IGBT器件及其制备方法，用于解决现有技术中IGBT器件的导通损耗或/及开关损耗较大的问题。
为实现上述目的及其他相关目的，本发明提供一种IGBT器件，所述IGBT器件包括：衬底，所述衬底上形成有IGBT器件的发射极、IGBT栅极和集电极；虚设栅极，设置于所述栅极和所述发射极之间；第一NMOS管，所述第一NMOS管设置于所述衬底上，且设置于所述IGBT栅极和所述虚设栅极之间，所述第一NMOS管的源极和栅极与所述IGBT栅极电连接，漏极与所述虚设栅极电连接；第二NMOS管，所述第二NMOS管设置于所述衬底上，且设置于所述虚设栅极和所述发射极之间，所述第二NMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接；PMOS管，所述PMOS管设置于所述衬底上，且设置于所述虚设栅极和所述发射极之间，所述PMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接。
可选地，当所述IGBT器件导通时，所述IGBT栅极施加阈值电压，所述阈值电压同时施加于所述第一NMOS管的栅极以使所述第一NMOS管导通，从而使所述IGBT栅极与所述虚设栅极连接，虚设栅极下方形成沟道以降低所述IGBT器件的导通损耗。
可选地，当所述IGBT器件开通时，所述发射极的电流上升，所述PMOS管与所述发射极之间的电感存在电压变化，从而使所述PMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的开通损耗。
可选地，当所述IGBT器件关断时，所述发射极的电流下降，所述第二NMOS管与所述发射极之间的电感存在电压变化，从而使所述第二NMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的关断损耗。
可选地，所述第一NMOS管的阈值电压小于或等于所述IGBT栅极的阈值电压，且所述IGBT栅极的阈值电压与所述第一NMOS管的阈值电压只差小于或等于5V。
可选地，所述IGBT栅极和所述虚设栅极设置为环形，所述虚设栅极环绕于所述发射极外围，所述IGBT栅极环绕于所述虚设栅极外围。
可选地，所述衬底包括相对的第一面和第二面，所述发射极和IGBT栅极设置于所述衬底的第一面，所述集电极设置于所述衬底的第二面，或/及所述IGBT器件还包括场截止层，设置于所述衬底中，并靠近所述集电极设置。
可选地，所述电感的电感值为10nH～20nH。
本发明还提供一种IGBT器件的制备方法，所述制备方法包括步骤：提供一衬底，于所述衬底上形成IGBT器件的发射极、IGBT栅极、集电极和虚设栅极，所述虚设栅极设置于所述栅极和所述发射极之间；于所述衬底上设置第一NMOS管，所述第一NMOS管置于所述IGBT栅极和所述虚设栅极之间，所述第一NMOS管的源极和栅极与所述IGBT栅极电连接，漏极与所述虚设栅极电连接；于所述衬底上设置第二NMOS管，所述第二NMOS管置于所述虚设栅极和所述发射极之间，所述第二NMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接；于所述衬底上设置PMOS管，所述PMOS管设置于所述虚设栅极和所述发射极之间，所述PMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接。
可选地，于所述衬底上设置第一NMOS管、第二NMOS管和PMOS管包括步骤：通过离子注入工艺于所述衬底中形成第一P阱和第二P阱，于所述衬底中形成N阱；于所述衬底上形成栅介质层和栅极层，并通过图形化工艺形成IGBT栅极、虚设栅极、第一NMOS管的栅极、第二NMOS管的栅极和PMOS管的栅极；通过离子注入工艺于所述第一P阱中形成第一NMOS管的源极和漏极，于所述第二P阱中形成第二NMOS管的源极和漏极，于所述N阱中形成PMOS管的源极和漏极；于所述衬底上形成绝缘层，于所述绝缘层中形成接触孔，于所述接触孔和所述绝缘层上形成金属层，并通过图形化工艺形成布线层，通过所述接触孔和所述布线层，使所述第一NMOS管的源极和栅极与所述IGBT栅极电连接，漏极与所述虚设栅极电连接，所述第二NMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极连接接触点，所述PMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极连接接触点。
可选地，还包括步骤：通过外部管脚于所述第二NMOS管的栅极和所述PMOS管的栅极的接触点和所述发射极之间接入电感，所述电感的电感值为10nH～20nH。
可选地，当所述IGBT器件导通时，所述IGBT栅极施加阈值电压，所述阈值电压同时施加于所述第一NMOS管的栅极以使所述第一NMOS管导通，从而使所述IGBT栅极与所述虚设栅极连接，虚设栅极下方形成沟道以降低所述IGBT器件的导通损耗；当所述IGBT器件开通时，所述发射极的电流上升，所述PMOS管与所述发射极之间的电感存在电压变化，从而使所述PMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的开通损耗；当所述IGBT器件关断时，所述发射极的电流下降，所述第二NMOS管与所述发射极之间的电感存在电压变化，从而使所述第二NMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的关断损耗。
可选地，所述第一NMOS管的阈值电压小于或等于所述IGBT栅极的阈值电压，且所述IGBT栅极的阈值电压与所述第一NMOS管的阈值电压只差小于或等于5V。
可选地，所述IGBT栅极和所述虚设栅极设置为环形，所述虚设栅极环绕于所述发射极外围，所述IGBT栅极环绕于所述虚设栅极外围。
可选地，所述衬底包括相对的第一面和第二面，所述发射极和IGBT栅极设置于所述衬底的第一面，所述集电极设置于所述衬底的第二面，或/及所述IGBT器件还包括场截止层，设置于所述衬底中，并靠近所述集电极设置。
如上所述，本发明的IGBT器件及其制备方法，具有以下有益效果：
本发明在IGBT器件导通时，IGBT栅极施加阈值电压，阈值电压同时施加于第一NMOS管的栅极以使第一NMOS管导通，从而使IGBT栅极与虚设栅极连接，虚设栅极下方形成沟道以降低IGBT器件的导通损耗。在IGBT器件开通时，发射极的电流上升，PMOS管与发射极之间的电感存在电压变化，从而使PMOS管导通，使得虚设栅极与所述发射极连接，从而降低IGBT器件的开通损耗。在IGBT器件关断时，发射极的电流下降，第二NMOS管与发射极之间的电感存在电压变化，从而使第二NMOS管导通，使得虚设栅极与发射极连接，从而降低IGBT器件的关断损耗。本发明通过在器件不同工作状态时(导通状态和关断过程)控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
本发明的第一NMOS管、第二NMOS管和PMOS管设置在IGBT栅极、虚设栅极和发射极之间，不需要额外占用器件的面积，可保证器件在较小的体积下同时降低器件的关断损耗和导通损耗，且本发明与常规的IGBT器件的制造工艺兼容，不需要增加额外的制造设备，可有效控制器件的制造成本。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。
图1显示为本发明实施例的IGBT器件的布局结构示意图。
图2显示为本发明实施例的IGBT器件的电路原理示意图。
图3～图9显示为本发明实施例的IGBT器件的制备方法各步骤所呈现的结构示意图。
元件标号说明
10 IGBT栅极
11 虚设栅极
12 发射极
13 第一NMOS管
14 第二NMOS管
15 电感
16 PMOS管
101 衬底
102 第一P阱
103 第二P阱
104 第一NMOS栅极
105 第二NMOS栅极
106 第一NMOS源极
107 第一NMOS漏极
108 第二NMOS源极
109 第二NMOS漏极
110 绝缘层
111 第一布线
112 第二布线
113 接触点
201 N阱
202 PMOS栅极
203 PMOS源极
204 PMOS漏极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图9所示，本实施例提供一种IGBT器件，所述IGBT器件包括：衬底101，所述衬底101上形成有IGBT器件的发射极12、IGBT栅极10和集电极；虚设栅极11，设置于所述栅极和所述发射极12之间；第一NMOS管13，所述第一NMOS管13设置于所述衬底101上，且设置于所述IGBT栅极10和所述虚设栅极11之间，所述第一NMOS管13的源极109和栅极104与所述IGBT栅极10电连接，漏极107与所述虚设栅极11电连接；第二NMOS管14，所述第二NMOS管14设置于所述衬底101上，且设置于所述虚设栅极11和所述发射极12之间，所述第二NMOS管14的源极108与所述虚设栅极11电连接，漏极109与所述发射极12电连接，栅极105通过电感15与所述发射极12电连接；PMOS管16，所述PMOS管16设置于所述衬底101上，且设置于所述虚设栅极11和所述发射极12之间，所述PMOS管16的源极203与所述虚设栅极11电连接，漏极204与所述发射极12电连接，栅极202通过电感15与所述发射极12电连接。
所述衬底101可以是诸如硅衬底101，所述衬底101还可以包括其他半导体，例如锗、碳化硅(SiC)、或硅锗(SiGe)等。所述衬底101可以包括化合物半导体和/或合金半导体，如氮化镓、砷化镓等。此外，所述衬底101可以包括外延层(外延层)，也可以被应变以提高性能。在本实施例中，所述衬底101包括漂移区，如N型轻掺杂的漂移区等。
所述衬底101包括相对的第一面和第二面，所述发射极12和IGBT栅极10设置于所述衬底101的第一面，所述集电极设置于所述衬底101的第二面，或/及所述IGBT器件还包括场截止层，设置于所述衬底101中，并靠近所述集电极设置。
在一个实施例中，所述IGBT器件的发射极12包括N+型发射区，以及设置于所述N+型发射区与N-型漂移区之间的P型体区，其未予图示。
如图1所示，所述IGBT栅极10和所述虚设栅极11设置为环形，如矩形环、圆角矩形环、椭圆环、圆环等，所述虚设栅极11环绕于所述发射极12外围，所述IGBT栅极10环绕于所述虚设栅极11外围，所述IGBT栅极10和所述虚设栅极11之间具有间距，所述虚设栅极11与所述发射极12之间具有间距。
如图1和图9所示，其中，图9显示为图1中虚线A-A’和B-B’处的截面结构示意图，其中，左侧为A-A’处的截面结构示意图，右侧为B-B’处的截面结构示意图。所述第一NMOS管13设置于所述衬底101上，且设置于所述IGBT栅极10和所述虚设栅极11之间，所述第一NMOS管13包括设置于所述衬底101中的第一P阱102，位于所述第一P阱102上的第一NMOS栅极104以及设置于所述第一NMOS栅极104两侧的第一P阱102中的源极和漏极。在一个实施例中，所述第一NMOS管13的阈值电压小于或等于所述IGBT栅极10的阈值电压，且所述IGBT栅极10的阈值电压与所述第一NMOS管13的阈值电压只差小于或等于5V。例如，所述IGBT器件的栅极的阈值电压可以为15V，将所述第一NMOS管13的栅极的阈值电压可以设置为13.5V～15V之间。本发明通过在器件不同工作状态时控制虚设栅极的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
如图1和图9所示，所述第二NMOS管14设置于所述衬底101上，且设置于所述虚设栅极11和所述发射极12之间，所述第二NMOS管14包括设置于所述衬底101中的第二P阱103，位于所述第二P阱103上的第二NMOS栅极105以及设置于所述第二NMOS栅极105两侧的第二P阱103中的源极和漏极。
如图1和图9所示，所述PMOS管16设置于所述衬底101上，且设置于所述虚设栅极11和所述发射极12之间，所述PMOS管16包括设置于所述衬底101中的N阱201，位于所述N阱201上的PMOS栅极202以及设置于所述PMOS栅极202两侧的N阱201中的源极203和漏极204。
如图9所示，所述第一NMOS管13的源极和栅极与所述IGBT栅极10通过第一布线111电连接，漏极所述虚设栅极11与所述第二NMOS管14的源极通过第二布线112电连接，所述第二NMOS管14的漏极与所述发射极12电连接，栅极上通过布线设置有接触点113，在后续通设置管脚时，该接触点113通过电感15与所述发射极12电连接，所述PMOS管16的漏极与所述发射极12电连接，栅极上通过布线设置有接触点113，在后续设置管脚时，该接触点113通过电感15与所述发射极12电连接。
在一个实施例中，所述电感15的电感值为10nH～20nH，例如，所述电感15的电感值可以为13nH。
在一个实施例中，当所述IGBT器件导通时，所述IGBT栅极10施加阈值电压，所述阈值电压同时施加于所述第一NMOS管13的栅极以使所述第一NMOS管13导通，从而使所述IGBT栅极10与所述虚设栅极11连接，虚设栅极11下方形成沟道以降低所述IGBT器件的导通损耗。
在一个实施例中，当所述IGBT器件开通时，所述发射极12的电流上升，所述PMOS管16与所述发射极12之间的电感15存在电压变化，从而使所述PMOS管14导通，使得所述虚设栅极11与所述发射极12连接，从而降低所述IGBT器件的开通损耗。
在一个实施例中，当所述IGBT器件关断时，所述发射极12的电流下降，所述第二NMOS管14与所述发射极12之间的电感15存在电压变化，从而使所述第二NMOS管14导通，使得所述虚设栅极11与所述发射极12连接，从而降低所述IGBT器件的关断损耗。
本实施例的IGBT器件的电路原理图如图2所示，具体地，当IGBT器件处于导通状态时，通常栅极的电压约为15V，此时将第一NMOS管13的漏极与IGBT栅极10短接，将虚设栅极11与源极短接，当第一NMOS栅极104电压为15V时，第一NMOS管13导通，IGBT栅极10与虚设栅极11的电位相同，此时会使器件的虚设栅极11两边的沟道打开，降低器件的VCESAT，从而降低器件的导通损耗。
本实施例的IGBT器件的发射极12存在电感15，例如TO247内部集成电感15约为13nH，当器件处于开通过程时，发射极12电流上升，以650V15A的IGBT器件为例，器件的开通过程中，电感15中的电流变化di/dt约为130A/us～300A/us，这样发射极12电感15两端电压变化为1.69-3.9V，使PMOS管16导通，以将虚设栅极11与发射极12连接一起，从而可有效降低器件开通损耗；当器件处于关断过程时，发射极12电流下降，以650V15A的IGBT器件为例，器件的关断过程中，电感15中的电流变化di/dt约为150A/us，这样发射极12电感15两端电压变化为约1.95V，使第二NMOS管14导通，以将虚设栅极11与发射极12连接一起，从而可有效降低器件关断损耗。
如图1～图9所示，本实施例还提供一种IGBT器件的制备方法，所述制备方法包括以下步骤：提供一衬底101，于所述衬底101上形成IGBT器件的发射极12、IGBT栅极10、集电极和虚设栅极11，所述虚设栅极11设置于所述栅极和所述发射极12之间；于所述衬底101上设置第一NMOS管13，所述第一NMOS管13置于所述IGBT栅极10和所述虚设栅极11之间，所述第一NMOS管13的源极106和栅极104与所述IGBT栅极10电连接，漏极107与所述虚设栅极11电连接；于所述衬底101上设置第二NMOS管14，所述第二NMOS管14置于所述虚设栅极11和所述发射极12之间，所述第二NMOS管14的源极108与所述虚设栅极11电连接，漏极109与所述发射极12电连接，栅极通过电感15与所述发射极12电连接；于所述衬底101上设置PMOS管16，所述PMOS管16置于所述虚设栅极11和所述发射极12之间，所述PMOS管16的源极203与所述虚设栅极11电连接，漏极204与所述发射极12电连接，栅极202通过电感15与所述发射极12电连接。其中，如图1所示，所述PMOS管16和所述第二NMOS管14分别设置于所述发射极12的相对两侧，所述第一NMOS管设置于所述发射极12的下方，以使得所述第一NMOS管13、第二NMOS管14和和PMOS管16之间具有较大的间距和制备空间，以便于其制备，后续通过接触孔和布线实现相应的电连接。
在一个实施例中，如图3～图9所示，于所述衬底101上设置第一NMOS管13、第二NMOS管14和和PMOS管16包括以下步骤：
如图3～图4所示，首先进行步骤1)，通过离子注入工艺于所述衬底101中形成第一P阱102和第二P阱103，于所述衬底201中形成N阱201；当然，在此过程中，也可以同时制备出IGBT器件的P型体区等结构，以节约工艺成本。
如图5所示，然后进行步骤2)，于所述衬底101上形成栅介质层和栅极层，并通过图形化工艺形成IGBT栅极10、虚设栅极11、第一NMOS管13的栅极、第二NMOS管14的栅极和PMOS管16的栅极202。所述栅介质层例如可以为二氧化硅等，也可以是高k介质，如氧化铪等，所述栅极层可以为多晶硅或者金属等。
如图6所述，然后进行步骤3)，通过离子注入工艺于所述第一P阱102中形成第一NMOS管13的源极和漏极，于所述第二P阱103中形成第二NMOS管14的源极和漏极，于所述N阱201中形成PMOS管的源极203和漏极204。当然，在此过程中，也可以同时制备出IGBT的发射区等结构，以节约工艺成本。
如图8～图9所示，最后进行步骤4)，于所述衬底101上形成绝缘层110，于所述绝缘层110中形成接触孔，于所述接触孔和所述绝缘层110上形成金属层，并通过图形化工艺形成布线层，通过所述接触孔和所述布线层，使所述第一NMOS管13的源极和栅极与所述IGBT栅极10电连接，漏极与所述虚设栅极11电连接，所述第二NMOS管14的源极与所述虚设栅极11电连接，漏极与所述发射极12电连接，栅极连接接触点113，所述PMOS管16的源极203与所述虚设栅极11电连接，漏极204与所述发射极12电连接，栅极202连接接触点113。
在一个实施例中，还包括步骤：通过外部管脚于所述第二NMOS管14的栅极和所述PMOS管16的栅极202的接触点113和所述发射极12之间接入电感15，所述电感15的电感值为10nH～20nH。
在一个实施例中，当所述IGBT器件导通时，所述IGBT栅极10施加阈值电压，所述阈值电压同时施加于所述第一NMOS管13的栅极以使所述第一NMOS管13导通，从而使所述IGBT栅极10与所述虚设栅极11连接，虚设栅极11下方形成沟道以降低所述IGBT器件的导通损耗；当所述IGBT器件开通时，所述发射极12的电流上升，所述PMOS管16与所述发射极12之间的电感15存在电压变化，从而使所述PMOS管14导通，使得所述虚设栅极11与所述发射极12连接，从而降低所述IGBT器件的开通损耗；当所述IGBT器件关断时，所述发射极12的电流下降，所述第二NMOS管14与所述发射极12之间的电感15存在电压变化，从而使所述第二NMOS管14导通，使得所述虚设栅极11与所述发射极12连接，从而降低所述IGBT器件的关断损耗。
在一个实施例中，所述第一NMOS管13的阈值电压小于或等于所述IGBT栅极10的阈值电压，且所述IGBT栅极10的阈值电压与所述第一NMOS管13的阈值电压只差小于或等于5V。
在一个实施例中，所述IGBT栅极10和所述虚设栅极11设置为环形，所述虚设栅极11环绕于所述发射极12外围，所述IGBT栅极10环绕于所述虚设栅极11外围。
在一个实施例中，所述衬底101包括相对的第一面和第二面，所述发射极12和IGBT栅极10设置于所述衬底101的第一面，所述集电极设置于所述衬底101的第二面，或/及所述IGBT器件还包括场截止层，设置于所述衬底101中，并靠近所述集电极设置。
如上所述，本发明的IGBT器件及其制备方法，具有以下有益效果：
本发明在IGBT器件导通时，IGBT栅极10施加阈值电压，阈值电压同时施加于第一NMOS管13的栅极以使第一NMOS管13导通，从而使IGBT栅极10与虚设栅极11连接，虚设栅极11下方形成沟道以降低IGBT器件的导通损耗。在IGBT器件开通时，发射极12的电流上升，PMOS管14与发射极12之间的电感15存在电压变化，从而使PMOS管14导通，使得虚设栅极11与发射极12连接，从而降低IGBT器件的开通损耗。在IGBT器件关断时，发射极12的电流下降，第二NMOS管14与发射极12之间的电感15存在电压变化，从而使第二NMOS管14导通，使得虚设栅极11与发射极12连接，从而降低IGBT器件的关断损耗。本发明通过在器件不同工作状态时控制虚设栅极11的电位的变化，可以有效改善器件发热，提升功率密度，进而提升器件性能，使IGBT器件可用于更高频率的应用。
本发明的第一NMOS管13和第二NMOS管14设置在IGBT栅极10、虚设栅极11和发射极12之间，不需要额外占用器件的面积，可保证器件在较小的体积下同时降低器件的关断损耗和导通损耗，且本发明与常规的IGBT器件的制造工艺兼容，不需要增加额外的制造设备，可有效控制器件的制造成本。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种IGBT器件，其特征在于，所述IGBT器件包括：
衬底，所述衬底上形成有IGBT器件的发射极、IGBT栅极和集电极；
虚设栅极，设置于所述栅极和所述发射极之间；
第一NMOS管，所述第一NMOS管设置于所述衬底上，且设置于所述IGBT栅极和所述虚设栅极之间，所述第一NMOS管的源极和栅极与所述IGBT栅极电连接，漏极与所述虚设栅极电连接；
第二NMOS管，所述第二NMOS管设置于所述衬底上，且设置于所述虚设栅极和所述发射极之间，所述第二NMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接；
PMOS管，所述PMOS管设置于所述衬底上，且设置于所述虚设栅极和所述发射极之间，所述PMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接。
2.根据权利要求1所述的IGBT器件，其特征在于：当所述IGBT器件导通时，所述IGBT栅极施加阈值电压，所述阈值电压同时施加于所述第一NMOS管的栅极以使所述第一NMOS管导通，从而使所述IGBT栅极与所述虚设栅极连接，虚设栅极下方形成沟道以降低所述IGBT器件的导通损耗。
3.根据权利要求1所述的IGBT器件，其特征在于：当所述IGBT器件开通时，所述发射极的电流上升，所述PMOS管与所述发射极之间的电感存在电压变化，从而使所述PMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的开通损耗。
4.根据权利要求1所述的IGBT器件，其特征在于：当所述IGBT器件关断时，所述发射极的电流下降，所述第二NMOS管与所述发射极之间的电感存在电压变化，从而使所述第二NMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的关断损耗。
5.根据权利要求1所述的IGBT器件，其特征在于：所述第一NMOS管的阈值电压小于或等于所述IGBT栅极的阈值电压，且所述IGBT栅极的阈值电压与所述第一NMOS管的阈值电压只差小于或等于5V。
6.根据权利要求1所述的IGBT器件，其特征在于：所述IGBT栅极和所述虚设栅极设置为环形，所述虚设栅极环绕于所述发射极外围，所述IGBT栅极环绕于所述虚设栅极外围。
7.根据权利要求1所述的IGBT器件，其特征在于：所述衬底包括相对的第一面和第二面，所述发射极和IGBT栅极设置于所述衬底的第一面，所述集电极设置于所述衬底的第二面，或/及所述IGBT器件还包括场截止层，设置于所述衬底中，并靠近所述集电极设置。
8.根据权利要求1所述的IGBT器件，其特征在于：所述电感的电感值为10nH～20nH。
9.一种IGBT器件的制备方法，其特征在于，所述制备方法包括步骤：
提供一衬底，于所述衬底上形成IGBT器件的发射极、IGBT栅极、集电极和虚设栅极，所述虚设栅极设置于所述栅极和所述发射极之间；
于所述衬底上设置第一NMOS管，所述第一NMOS管置于所述IGBT栅极和所述虚设栅极之间，所述第一NMOS管的源极和栅极与所述IGBT栅极电连接，漏极与所述虚设栅极电连接；
于所述衬底上设置第二NMOS管，所述第二NMOS管置于所述虚设栅极和所述发射极之间，所述第二NMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接；
于所述衬底上设置PMOS管，所述PMOS管设置于所述虚设栅极和所述发射极之间，所述PMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极通过电感与所述发射极电连接。
10.根据权利要求9所述的IGBT器件的制备方法，其特征在于：于所述衬底上设置第一NMOS管、第二NMOS管和PMOS管包括步骤：
通过离子注入工艺于所述衬底中形成第一P阱和第二P阱，于所述衬底中形成N阱；
于所述衬底上形成栅介质层和栅极层，并通过图形化工艺形成IGBT栅极、虚设栅极、第一NMOS管的栅极、第二NMOS管的栅极和PMOS管的栅极；
通过离子注入工艺于所述第一P阱中形成第一NMOS管的源极和漏极，于所述第二P阱中形成第二NMOS管的源极和漏极，于所述N阱中形成PMOS管的源极和漏极；
于所述衬底上形成绝缘层，于所述绝缘层中形成接触孔，于所述接触孔和所述绝缘层上形成金属层，并通过图形化工艺形成布线层，通过所述接触孔和所述布线层，使所述第一NMOS管的源极和栅极与所述IGBT栅极电连接，漏极与所述虚设栅极电连接，所述第二NMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极连接接触点，所述PMOS管的源极与所述虚设栅极电连接，漏极与所述发射极电连接，栅极连接接触点。
11.根据权利要求10所述的IGBT器件的制备方法，其特征在于：还包括步骤：通过外部管脚于所述第二NMOS管的栅极和所述PMOS管的栅极的接触点和所述发射极之间接入电感，所述电感的电感值为10nH～20nH。
12.根据权利要求11所述的IGBT器件的制备方法，其特征在于：当所述IGBT器件导通时，所述IGBT栅极施加阈值电压，所述阈值电压同时施加于所述第一NMOS管的栅极以使所述第一NMOS管导通，从而使所述IGBT栅极与所述虚设栅极连接，虚设栅极下方形成沟道以降低所述IGBT器件的导通损耗；当所述IGBT器件开通时，所述发射极的电流上升，所述PMOS管与所述发射极之间的电感存在电压变化，从而使所述PMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的开通损耗；当所述IGBT器件关断时，所述发射极的电流下降，所述第二NMOS管与所述发射极之间的电感存在电压变化，从而使所述第二NMOS管导通，使得所述虚设栅极与所述发射极连接，从而降低所述IGBT器件的关断损耗。
13.根据权利要求9所述的IGBT器件的制备方法，其特征在于：所述第一NMOS管的阈值电压小于或等于所述IGBT栅极的阈值电压，且所述IGBT栅极的阈值电压与所述第一NMOS管的阈值电压只差小于或等于5V。
14.根据权利要求9所述的IGBT器件的制备方法，其特征在于：所述IGBT栅极和所述虚设栅极设置为环形，所述虚设栅极环绕于所述发射极外围，所述IGBT栅极环绕于所述虚设栅极外围。
15.根据权利要求9所述的IGBT器件的制备方法，其特征在于：所述衬底包括相对的第一面和第二面，所述发射极和IGBT栅极设置于所述衬底的第一面，所述集电极设置于所述衬底的第二面，或/及所述IGBT器件还包括场截止层，设置于所述衬底中，并靠近所述集电极设置。
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