CN115516823A - 用于抑制控制器局域网总线振铃的方法、系统和装置 - Google Patents

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Abstract

CAN总线驱动压摆率控制用于使用总线阻抗匹配来抑制振铃，该总线阻抗匹配仅在总线驱动器单元从驱动总线“显性”到“隐性”转变期间以及之后不久被激活。在一个实施方案中，总线阻抗匹配单元是差分输入和差分输出运算跨导放大器(OTA)。该差分OTA基于总线差分电压吸收或提供振铃电流。在另一个实施方案中，总线阻抗匹配单元是连同栅极控制相关电路一起的背对背连接RON调节晶体管对。其中总RON等于CAN总线特性阻抗。

Description

用于抑制控制器局域网总线振铃的方法、系统和装置
本申请要求于2020年9月23日提交的名称为“用于抑制控制器局域网总线振铃的方法、系统和装置(Method,System and Apparatus for Suppressing Controller AreaNetwork Bus Ringing)”的共同拥有的美国临时专利申请序列号63/081,966的优先权，并且据此以引用方式并入本文以用于所有目的。
技术领域
本公开涉及控制器局域网(CAN)总线接口，并且更具体地，涉及具有通过受控总线阻抗匹配增强的压摆率控制的CAN总线振铃抑制。
背景技术
振铃是已知的现象，并且在控制器局域网(CAN)通信期间出现在CAN总线上，尤其是当总线状态从“显性”状态转变为“隐性”状态时。CAN总线使用差分有线与信号。两个信号(CAN高(CANH)和CAN低(CANL))被驱动到CANH大于CANL的“显性”状态，或者未被无源电阻器驱动和拉动到CANH小于或等于CANL的“隐性”状态。CAN总线信号(总线差分电压)在总线振铃期间被损坏，从而导致通信故障。随着波特率和网络规模的增加，振铃现象变得甚至更加难以容忍。在许多情况下，在朝向更高速度的CAN总线通信移动(例如，5兆比特/秒或甚至更高)时，CAN总线振铃成为绊脚石。
参考图11，描绘了示出CAN总线上的振铃的信号波形。图11示出了在显性状态下和总线转变为隐性状态之后的CAN总线差分电压(VCANH-VCANL)。CAN总线信号(总线差分电压)在总线振铃阶段期间被损坏，从而导致通信故障。随着波特率和网络规模的增加，振铃现象变得甚至更加难以容忍。在朝向更高通信数据速率移动(例如，5兆比特/秒或甚至更高)时，CAN总线振铃为绊脚石。
发明内容
因此，需要在从“显性”状态转变为“隐性”状态时减少CAN总线信号振铃的方式。
根据实施方案，一种用于减少控制器局域网(CAN)总线上的振铃的方法可以包括以下步骤：提供具有耦接到CAN总线的CAN总线驱动器的CAN收发器；以及将该CAN总线的阻抗与阻抗匹配单元进行匹配。根据该方法的另一个实施方案，当CAN总线驱动器可以处于CAN总线显性状态时，阻抗匹配单元可以连接到CAN总线，并且当CAN总线驱动器可以处于CAN总线隐性状态时，该阻抗匹配单元可以断开连接。根据该方法的另一个实施方案，阻抗匹配单元可以在CAN总线驱动器从驱动CAN总线从CAN总线显性状态到CAN总线隐性状态转变期间以及其后短时间内被耦接到该CAN总线。
根据该方法的另一个实施方案，阻抗匹配单元可以包括运算跨导放大器(OTA)。根据该方法的另一个实施方案，OTA可以包括耦接到CAN总线的差分输入和差分输出。根据该方法的另一个实施方案，阻抗匹配单元可以包括背对背连接RON调节晶体管对和栅极控制电路。根据该方法的另一个实施方案，可以包括控制CAN总线驱动器压摆率以便减少CAN总线上的高频信号的步骤。根据该方法的另一个实施方案，控制CAN总线驱动器压摆率的步骤可以包括相继禁用包括CAN总线驱动器的多个电流源的步骤。
根据该方法的另一个实施方案，相继禁用多个电流源的步骤可以提供串联耦接并耦接到多个电流源中的相应电流源的多个延迟线，其中禁用信号可以被延迟通过该多个延迟线中的每一个延迟线并被延迟到该多个电流源中的相应电流源。根据该方法的另一个实施方案，控制CAN总线驱动器压摆率的步骤可以包括相继打开包括CAN总线驱动器的多个并联连接的电阻开关的步骤。根据该方法的另一个实施方案，相继打开多个电阻开关的步骤提供了串联耦接并耦接到多个电阻开关中的相应电阻开关的多个延迟线，其中禁用信号可以被延迟通过该多个延迟线中的每一个延迟线并被延迟到该多个电阻开关中的相应电阻开关。
根据另一个实施方案，一种用于减少控制器局域网(CAN)总线上的振铃的系统可以包括：CAN SIC(信号改进能力)收发器，该CAN SIC收发器具有耦接到CAN总线的CAN总线驱动器；以及阻抗匹配单元，该阻抗匹配单元选择性地耦接到该CAN总线。根据另一个实施方案，该阻抗匹配单元可以在CAN总线驱动器从驱动该CAN总线从显性状态到隐性状态转变期间以及其后短时间内被选择性地耦接到该CAN总线。
根据另一个实施方案，阻抗匹配单元可以包括运算跨导放大器(OTA)。根据另一个实施方案，OTA可以包括耦接到CAN总线的差分输入和差分输出。根据另一个实施方案，阻抗匹配单元可以包括背对背连接RON调节晶体管对和栅极控制电路。根据另一个实施方案，可以包括用于控制CAN总线驱动器压摆率的压摆率电路，由此可以减少CAN总线上的高频信号。
根据另一个实施方案，压摆率电路可以包括：多个并联耦接的电流源；和多个延迟线，该多个延迟线串联耦接并耦接到该多个电流源中的相应电流源，其中启用信号可以被延迟通过该多个延迟线中的每一个延迟线并被延迟到该多个电流源中的相应电流源。
根据另一个实施方案，压摆率电路可以包括：多个并联耦接的电阻开关；和多个延迟线，该多个延迟线串联耦接并耦接到该多个电阻开关中的相应电阻开关，其中启用信号可以被延迟通过该多个延迟线中的每一个延迟线并被延迟到该多个电阻开关中的相应电阻开关。
根据另一个实施方案，一种用于减少控制器局域网(CAN)总线上的振铃的装置可以包括：用于驱动CAN总线的CAN总线驱动器；和用于选择性地耦接到该CAN总线的阻抗匹配单元。根据另一个实施方案，阻抗匹配单元可以包括运算跨导放大器(OTA)。根据另一个实施方案，阻抗匹配单元可以包括背对背连接RON调节晶体管对和栅极控制电路。根据另一个实施方案，可以包括用于控制CAN总线驱动器压摆率的压摆率电路。
根据另一个实施方案，压摆率电路可以包括：多个并联耦接的电流源；和多个延迟线，该多个延迟线串联耦接并耦接到该多个电流源中的相应电流源，其中禁用信号可以被延迟通过该多个延迟线中的每一个延迟线并被延迟到该多个电流源中的相应电流源。
根据另一个实施方案，压摆率电路可以包括：多个并联耦接的电阻开关；和多个延迟线，该多个延迟线串联耦接并耦接到该多个电阻开关中的相应电阻开关，其中禁用信号可以被延迟通过该多个延迟线中的每一个延迟线并被延迟到该多个电阻开关中的相应电阻开关。
附图说明
通过参考以下结合附图的描述，可以获得对本公开的更完整的理解，其中：
图1示出了根据本公开的特定示例性实施方案的CAN收发器输出级(用于总线阻抗匹配的背对背晶体管对)的示意图；
图2示出了根据本公开的特定示例性实施方案的被实现为运算跨导放大器(OTA)的CAN收发器输出级的示意图；
图3A和图3B示出了根据本公开的教导的用于验证振铃抑制技术的测试电路的示意图；
图4示出了根据本公开的教导的在禁用和未禁用压摆率控制和总线阻抗匹配的情况下CAN总线信号的信号波形；
图5示出了根据本公开的教导的有和没有压摆率控制的CAN总线信号的信号波形；
图6示出了根据本公开的教导的有和没有受控总线阻抗匹配(背对背晶体管对)的CAN总线信号的信号波形；
图7至图9示出了典型的现有技术传输线终端的示意图；
图10示出了理想CAN总线信号的示意性模拟波形；
图11示出了示出CAN总线上的振铃的信号波形；
图12示出了根据本公开的特定示例性实施方案的基于电流的总线驱动器和压摆率控制的示意性框图；
图13示出根据本公开的特定示例性实施方案的基于电压的总线驱动器和压摆率控制的示意性框图；
图14示出了根据本公开的特定示例性实施方案的用于CAN总线阻抗匹配的OTA的示意图和增益特性；
图15示出了根据本公开的特定示例性实施方案的用于针对CAN总线阻抗匹配的栅极调节背对背连接晶体管对的电路的示意性框图；
图16示出了根据本公开的特定示例性实施方案的阻抗匹配窗口生成电路的示意性框图；并且
图17示出了根据本公开的特定示例性实施方案的图16中所示的阻抗匹配窗口生成电路的示意性信号波形时序图。
虽然本公开易受各种修改形式和替代形式的影响，但是其特定示例性实施方案已经在附图中示出并且在本文中详细描述。然而，应当理解，本文对特定示例性实施方案的描述并非旨在将本公开限于本文所公开的形式。
具体实施方式
高频类数字CAN总线信号和增加的CAN总线网络电缆长度使得CAN总线电缆(双绞线)作用越来越类似传输线。CAN总线中的阻抗失配导致波反射，这最终导致信号振铃。因此，减少高频信号和使用总线阻抗匹配是可以用于帮助减少信号波反射并且继而抑制振铃现象的两种方法。根据本公开的教导和本文所要求保护，呈现了总线驱动压摆率控制，以有效减少CAN总线上的高频信号。此外，呈现了两种类型的总线阻抗匹配单元，该总线阻抗匹配单元可以用在集成CAN总线收发器中用于将CAN总线收发器输出阻抗匹配到CAN总线阻抗。总线阻抗匹配单元仅在CAN总线收发器的驱动器从驱动CAN总线从显性模式到隐性模式转变期间以及其后短时间内被激活。以这种方式限制CAN总线上的额外DC功率损耗以及对差分总线阻抗的影响。
总线阻抗匹配单元的第一实施方案是差分输入和差分输出运算跨导放大器(OTA)。背对背连接RON调节晶体管对与其栅极控制相关电路一起是本文公开的第二类型的阻抗匹配单元。差分OTA可以基于总线差分电压吸收或提供振铃电流，并且优选地，OTA的增益gm应当等于1/(总线特性阻抗)。调节晶体管对与其栅极控制相关电路一起优选地应当在被激活时提供等于总线特性阻抗的总RON。总线驱动压摆率控制和受控总线阻抗匹配两者可以组合方式应用或者可以单独应用。
现在参见附图，示意性地示出了示例性实施方案的细节。附图中的相似元件将由相似数字表示，并且类似的元件将由具有不同的小写字母后缀的相似数字表示。
参考图1，描绘了根据本公开的特定示例性实施方案的CAN SIC收发器输出级(用于总线阻抗匹配的背对背晶体管对)的示意图。应用具有用于抑制CAN总线振铃的所描述技术的CAN SIC(信号改进能力)收发器的输出级。CAN SIC收发器的输出级在本文中也被称为“CAN总线驱动器”。U1和U2表示支持压摆率控制的两个CAN总线驱动器。栅极控制单元U3、MOSFET(例如，绝缘栅极)Q1和Q2表示被实现为背对背连接晶体管对Q1、Q2和其负责控制Q1和Q2的栅极电压的栅极控制单元U3的受控总线阻抗匹配电路。基于电流和电压的总线驱动器U1和U2分别在图12和图13中被更全面地公开，并且其描述在下文。
参考图2，描绘了根据本公开的特定示例性实施方案的CAN SIC收发器输出级的示意图，其中OTA U4被实现用于代替图1的U3、Q1和Q2的总线阻抗匹配。CAN总线阻抗匹配也可以通过使用如图2所示的受控差分输入/输出OTA U4来实现。可以如图1和图2所示通过总线驱动器单元U1/U2生成总线阻抗匹配启用/控制信号(“SIG_EN”)，因为控制信号可以来源于驱动器控制。在图16和图17中示出了SIG_EN信号生成的操作。“SIG_EN”是“V_WINDOW”。
参考图3A和图3B，描绘了根据本公开的教导的用于验证振铃抑制技术的测试电路的示意图。在如图3所示的模拟测试工作台内已经验证了本文公开的本发明的技术。根据从德国纽伦堡的CAN自动化注册协会中(CAN in Automation e.V.)获得的“CiA 601草案标准协议版本2.0.0(2019年9月6日)”配置测试网络。
参考图4，描绘了根据本公开的教导的在禁用和未禁用压摆率控制和总线阻抗匹配的情况下CAN总线信号的信号波形。图4中的虚线信号波形402和404(分别为CAN总线信号CANL和CANH)示出了在禁用压摆率控制和总线阻抗匹配两者的情况下的测试信号波形。第一行中的实线信号波形402a和404a分别表示在启用压摆率控制的情况下的CAN总线信号CANL和CANH。在从显性状态转变为隐性状态之后，振铃出现在CAN总线上。第二行上的信号波形406和406a分别表示没有和有压摆率控制的差分总线电压。在显性状态下，峰值振幅在该模拟中为约2.5伏特。在隐性状态下，差分电压可以从-18伏特摆动到+18伏特。第三行中的信号波形408表示U1的总线驱动器控制电压VGATE_CTRL。栅极控制电压转变时间可以为约30纳秒(ns)。图4中示出了压摆率控制对减少振铃的作用。第二行中的信号波形406和406a示出差分CAN总线电压的最大摆动已经从+/-18V减小到约+/-12V。
参考图5，描绘了根据本公开的教导的有和没有压摆率控制的CAN总线信号的信号波形。图5示出在第一行上的CAN总线信号波形502和504分别表示没有压摆率控制的CANL和CANH信号，并且示出有压摆率控制的信号波形502a和504a。如图5所示，当压摆率控制被激活时，从显性状态到隐性状态的转变已经减慢到约50ns。
参考图6，描绘了根据本公开的教导的有和没有受控总线阻抗匹配的CAN总线信号的信号波形。图6示出了在压摆率控制和受控总线阻抗匹配(背对背连接晶体管)两者都被激活时的测试结果。如第一行上的信号波形610所示，受控总线阻抗匹配被激活约360ns，从而开始从显性状态到隐性状态的转变。差分总线电压振铃(波形602a和604a)几乎已经由小于负一(-1)伏特的第一负峰完全抑制。使用背对背连接晶体管对或受控差分输入/输出OTA电路配置经由压摆率控制和受控总线阻抗匹配进行的CAN总线振铃抑制的积极效果已经经由模拟测试工作台和模拟结果所验证。OTA电路和晶体管对Q1、Q2是“受控的”，因为其仅针对限定的时间窗口被启用，除此以外被禁用。
参考图7至图9，描绘了典型的现有技术传输线终端的示意图。传输线终端是用于减少传输线上的反射的常见技术。高速CAN总线网络使用双绞线电缆。因此，理论上，常见传输线差分信号终端技术可以被应用于抑制CAN总线上的振铃。如图7所示，串行终端是一种常见终端配置。选择终端电阻器(Rs)使得其值加上驱动器的输出阻抗的阻抗等于电缆的特性阻抗(例如，在CAN总线情况下为120欧)。然而，图7中所示的串行终端配置不适合与CAN总线一起使用。在显性状态下，CAN收发器的输出阻抗加上Rs需要足够低于60欧总线差分电阻，以在CAN总线上产生所请求的差分电压。另一方面，CAN收发器的输出阻抗在隐性状态下变得非常高(千欧)，这主导收发器的输出阻抗。与隐性状态下的收发器的输出阻抗相比，终端电阻Rs将变得可忽略不计，并且不会具有任何影响。
图8示出了被称为“并联终端配置”的第二类型的传输线终端。适当的并联终端电阻器RT可以有助于基本上消除反射。然而，驱动器耗散的功率也基本上随着并联连接的电阻器RT的添加而增加，这表示此终端配置的大缺点。并联终端电阻器还影响总线差分电阻(典型为60欧)，这使得并联终端不适用于CAN总线。图9中所示的AC终端是另一类型的传输线终端，该AC终端可以使DC环流(驱动器功率耗散)最小化。在高频率下，电容器CT充当短路，并且仅有效地将终端电阻器连接到总线。在低频率下，电容器具有阻止DC环流的高阻抗。此配置的主要缺点是电容器的大小。将电容器集成到集成电路中是不现实的。另外，电容器CT的电容对网络电容有负面影响。同时，电容器CT的值取决于网络规模(电缆长度)，并且难以针对所有可能的网络规模固定集成电容器的值。
参考图10，描绘了理想CAN总线信号的示意性模拟波形。振铃是在CAN通信期间出现在CAN总线上的已知现象，尤其是当总线状态从“显性”状态转变为“隐性”状态时。图10示出了理想CAN总线信号。在正常操作中，总线显性状态差分电压应当在0.9伏特与5伏特之间。在隐性状态下，总线差分信号应当在-1伏特与0.5伏特之间。
高频类数字CAN总线信号与CAN总线网络中使用的电缆的增加的长度一起使得CAN总线电缆(常见模式下的双绞线)作用越来越类似传输线。CAN总线中的在连接器、长插芯(无限制)处的阻抗失配导致波反射，这最终导致信号振铃。因此，通过控制信号转变时间以减少高频波形分量以及进行总线阻抗匹配来减少高频信号是可以有助于减少反射并且继而抑制信号振铃现象的两种方法。
参考图12，描绘了根据本公开的特定示例性实施方案的基于电流的总线驱动器和压摆率控制的示意性框图。可以使用多个串联连接的延迟线1220相继启用多个并联耦接的电流源1222，从而以受控方式使电流斜线上升并驱动到CAN总线。
参考图13，描绘了根据本公开的特定示例性实施方案的基于电压的总线驱动器和压摆率控制的示意性框图。可以使用多个串联连接的延迟线1320相继启用多个并联耦接的晶体管开关1322(1至N)，从而通过减少VBIAS与CANH(和/或CANL)总线之间的电阻来以受控方式使电流斜线上升并驱动到CAN总线。图13示出了基于电压的总线驱动器，该基于电压的总线驱动器被构建为一组并联连接的晶体管开关1至N。每个开关1至N具有电阻Rsw。可以通过相继打开或关闭晶体管开关1322(1至N)来实现压摆率控制，从而改变并联连接的开关电阻Rsw。晶体管开关1至N在相应控制输入处于第一状态(示出为处于高状态)时被分别启用，并且在相应控制输入处于第二状态(示出为处于低状态)时被分别禁用。
返回参考图1，概念性地示出了在应用用于抑制CAN总线振铃的所述技术情况下的CAN SIC(信号改进能力)收发器的输出级。U1和U2表示支持压摆率控制的两个总线驱动器。U3、Q1和Q2表示被实现为背对背连接晶体管对和其栅极控制单元U3的用于受控总线阻抗匹配的电路。该总线阻抗匹配也可以由图2所示的受控OTA来实现。如图1和图2所示，通过总线驱动器单元U1/U2生成总线阻抗匹配启用/控制信号(“SIG_EN”)，因为到Q1和Q2的总线阻抗匹配控制信号来源于栅极控制单元U3。
总线驱动压摆率控制的核心理念是在总线状态转变期间以减少总线上的高频信号的方式来控制CANH和CANL上的电压变化(dv/dt)的速度。压摆率控制的实现取决于总线驱动器的类型/拓扑。图1和图2中的U1和U2可以是基于电流的总线驱动器，该基于电流的总线驱动器被构建为如图12所示的一组并联连接的电流源1到N，该电流源中的每个电流源在相应控制输入处于第一状态时(示出为处于高状态)被启用，并且在相应控制输入处于第二状态时(示出为处于低状态)被禁用。在从驱动CAN总线显性转变为驱动CAN总线隐性期间，电流源被相继禁用，这减慢驱动器输出阻抗的变化并且减少总线节点上的dv/dt。总线节点上的最小dv/dt优选地可以不会在所有接收器侧上导致通信故障的方式而被配置。
参考图14，描绘了根据本公开的特定示例性实施方案的用于CAN总线阻抗匹配的OTA的示意图和增益特性。本文启用两种类型的总线阻抗匹配单元，该两种类型的总线阻抗匹配单元可以用于集成CAN收发器以将收发器输出阻抗匹配到总线阻抗。该两种中的一种是总线阻抗匹配单元，该总线阻抗匹配单元包括差分输入和差分输出运算跨导放大器(OTA)1420，其中其增益被设计为基本上等于1/(总线特性阻抗)。图14在左侧示意图上示出了如何将OTA 1420连接到CANH和CANL。POS_IN和NEG_IN被布置为测量CAN总线上的差分电压。POS_OUT和NEG_OUT被布置为当OTA 1420被激活时对CAN总线吸收或提供电流。
OTA 1420将仅在由V_WINDOW信号限定的某一阻抗匹配窗口内有效(图14的右半部分)。可以生成V_WINDOW信号，如图16所示。当OTA 1420被去激活时，其应当在输入和输出两者处示出对CAN总线的高阻抗。此外，优选地，OTA 1420电路被设计成使得其增益在其差分输入电压变得更大时减小。
通过驱动节点注入到CAN总线的电流由差分总线电压和差分总线电阻限定。当多个节点同时进行阻抗匹配时，总差分总线电阻减小。注入到总线的电流继而增加。来自驱动节点的增加的电流可能在驱动节点处导致类似过温停机的问题。利用基于OTA的总线阻抗匹配，当总线差分电压增加时OTA的增益开始减小，如图14所示。这等同于总线阻抗匹配电阻的增加，并且该增加避免总总线差分电阻减少太多。因此，一旦总线差分电压达到某一水平，由驱动节点注入的电流就受到限制，并且可以避免在驱动节点上的过温问题。
当多个节点进行总线阻抗匹配且一个节点尝试将总线驱动到显性状态时，该特征可以用于被动地保护CAN总线驱动节点免于过载。然而，在这种情况下，总线阻抗匹配单元的性能也将降低，因为当输入差分电压变得高时总线阻抗匹配被抑制。因此，总线阻抗匹配的性能和开始减少OTA的增益的水平以及增益减少有多快(如图14所示)成为设计中的权衡。
参考图15，描绘了根据本公开的特定示例性实施方案的用于针对CAN总线阻抗匹配的栅极调节背对背连接晶体管对的电路。图15示出了用于总线阻抗匹配的栅极调节背对背连接晶体管对1522、1524。背对背连接晶体管对1522、1524优选地将在它们被激活时具有等于总线特性阻抗的总RON。温度传感器1526向栅极电压控制块1528提供晶体管对1522、1524的温度信息，其中可以进行温度补偿。晶体管对1522、1524的RON具有限定的温度系数，该限定的温度系数在设计中是已知的。通过控制晶体管对1522、1524的栅极电压，可以补偿温度系数。例如，为了补偿晶体管RON的正温度系数，栅极电压需要相应地随温度的增加而增加。晶体管对1522、1524仅在阻抗匹配窗口中被激活，该阻抗匹配窗口由如图14所示的V_WINDOW信号限定，并且其生成在下文进一步描述。
参考图16，描绘了根据本公开的特定示例性实施方案的阻抗匹配窗口生成电路的示意性框图。可以基于驱动器单元控制信号来限定阻抗匹配窗口(V_WINDOW信号)。此驱动器单元控制信号可以来源于例如但不限于图1中所示的VGATE_CTRL信号。
“bus_sr_ctrl_start”信号对应于总线驱动器控制输入信号。返回参考图12或图13，其是例如“VGATE_LOGIC”信号。可以将VGATE_CTRL绑定到bus_sr_ctrl_start。bus_sr_ctrl_end是图11和图12中最后的延迟阶段的输出。在设计中，VGATE_CTRL信号也可以由指示显性到隐性转变的开始的任何内部信号代替。当该信号从高变化到低时，压摆率控制将开始。“bus_sr_ctrl_end”信号是最新的压摆率控制信号。如图12和图13所示，这是针对最后的电流源或晶体管开关的控制信号。插入到图16中的“bus_sr_ctrl_end”信号中的延迟元件可以用于相对于压摆率控制窗口延伸总线阻抗匹配窗口。
参考图17，描绘了根据本公开的特定示例性实施方案的图16所示的阻抗匹配窗口生成电路的示意性信号波形时序图。图17示出了在图16中所示的阻抗匹配窗口生成电路中生成的相关信号的对应信号时序图。压摆率控制和总线阻抗匹配两者可以组合方式应用或者可单独应用。如果在压摆率控制完成之后总线阻抗匹配对于另一时间延迟(tdel)是有效的，则可以应用额外延迟。
本文实现的解决方案利用压摆率控制来抑制CAN总线上的振铃，与基于现有技术阻抗匹配的技术相比，这是完全不同的方式。此方法、系统和装置不会改变总线差分阻抗，而所有基于已知阻抗匹配的技术会改变总线差分阻抗。用于基本上抑制CAN总线振铃的此方法、系统和装置使对CAN总线通信的影响最小化，并且防止在振铃抑制期间总线驱动的情况下的驱动节点过载。根据本公开的教导的总线驱动压摆率控制优选地将原始总线驱动器分成并联的N个更小驱动器，并且在振铃抑制期间相继控制该N个更小驱动器。不需要附加的驱动器或阻抗匹配部件，这可能导致更具成本效益的解决方案。
本文公开了差分输入和差分输出OTA以及用于进行总线阻抗匹配的栅极受控背对背连接晶体管对。与任何基于电阻器的终端(参见图7至图9)相比，本发明的方法、系统和装置在联机下支持对CAN总线匹配阻抗的更灵活的控制。例如，在整个温度范围内其可以更稳定和准确，因为可以通过考虑温度信息来应用温度补偿。匹配阻抗也可以相对于差分总线电压被成形，这可以用于被动地防止驱动节点上的过载或用于其他目的。本文所公开和要求保护的CAN总线阻抗匹配方法、系统和装置优选地在总线状态从显性状态转变为隐性状态期间和之后仅应用于限定的时间窗口，从而避免连续地加载CAN总线。
已根据一个或多个实施方案描述了本公开，并且应当理解，除了明确陈述的那些之外，许多等同物、替代物、变型和修改是可能的并且在本公开的范围内。虽然本公开易受各种修改形式和替代形式的影响，但是其特定示例性实施方案已经在附图中示出并且在本文中详细描述。然而，应当理解，本文对特定示例性实施方案的描述并非旨在将本公开限于本文所公开的特定形式。

Claims (25)

1.一种用于减少控制器局域网(CAN)总线上的振铃的方法，所述方法包括以下步骤：
提供CAN收发器，所述CAN收发器具有耦接到CAN总线的CAN总线驱动器；以及
将所述CAN总线的阻抗与阻抗匹配单元进行匹配。
2.根据权利要求1所述的方法，其中当所述CAN总线驱动器处于CAN总线显性状态时，所述阻抗匹配单元被连接到所述CAN总线，并且当所述CAN总线驱动器处于CAN总线隐性状态时，所述阻抗匹配单元断开连接。
3.根据权利要求1至2中任一项所述的方法，其中所述阻抗匹配单元在所述CAN总线驱动器从驱动所述CAN总线从CAN总线显性状态到CAN总线隐性状态转变期间以及其后短时间内被耦接到所述CAN总线。
4.根据权利要求1至3中任一项所述的方法，其中所述阻抗匹配单元包括运算跨导放大器(OTA)。
5.根据权利要求4所述的方法，其中所述OTA包括耦接到所述CAN总线的差分输入和差分输出。
6.根据权利要求1至5中任一项所述的方法，其中所述阻抗匹配单元包括背对背连接RON调节晶体管对和栅极控制电路。
7.根据权利要求1至6中任一项所述的方法，还包括控制CAN总线驱动器压摆率以便减少所述CAN总线上的高频信号的步骤。
8.根据权利要求7所述的方法，其中控制CAN总线驱动器压摆率的所述步骤包括相继禁用包括所述CAN总线驱动器的多个电流源的步骤。
9.根据权利要求8所述的方法，其中相继禁用所述多个电流源的所述步骤提供串联耦接并耦接到所述多个电流源中的相应电流源的多个延迟线，其中禁用信号被延迟通过所述多个延迟线中的每一个延迟线并被延迟到所述多个电流源中的所述相应电流源。
10.根据权利要求7至9中任一项所述的方法，其中控制CAN总线驱动器压摆率的所述步骤包括相继打开包括所述CAN总线驱动器的多个并联连接的电阻开关的步骤。
11.根据权利要求10所述的方法，其中相继打开所述多个电阻开关的所述步骤提供串联耦接并耦接到所述多个电阻开关中的相应电阻开关的多个延迟线，其中禁用信号被延迟通过所述多个延迟线中的每一个延迟线并被延迟到所述多个电阻开关中的所述相应电阻开关。
12.一种用于减少控制器局域网(CAN)总线上的振铃的系统，所述系统包括：
CAN SIC(信号改进能力)收发器，所述CAN SIC收发器具有耦接到CAN总线的CAN总线驱动器；和
阻抗匹配单元，所述阻抗匹配单元被选择性地耦接到所述CAN总线。
13.根据权利要求12所述的系统，其中所述阻抗匹配单元在CAN总线驱动器从驱动所述CAN总线从显性状态到隐性状态转变期间以及其后短时间内被选择性地耦接到所述CAN总线。
14.根据权利要求12至13中任一项所述的系统，其中所述阻抗匹配单元包括运算跨导放大器(OTA)。
15.根据权利要求14所述的系统，其中所述OTA包括耦接到所述CAN总线的差分输入和差分输出。
16.根据权利要求12至15中任一项所述的系统，其中所述阻抗匹配单元包括背对背连接RON调节晶体管对和栅极控制电路。
17.根据权利要求12至16中任一项所述的系统，还包括用于控制所述CAN总线驱动器压摆率的压摆率电路，由此减少所述CAN总线上的高频信号。
18.根据权利要求17所述的系统，其中所述压摆率电路包括：
多个并联耦接的电流源；和
多个延迟线，所述多个延迟线串联耦接并耦接到所述多个电流源中的相应电流源，其中启用信号将被延迟通过所述多个延迟线中的每一个延迟线并被延迟到所述多个电流源中的所述相应电流源。
19.根据权利要求17所述的系统，其中所述压摆率电路包括：
多个并联耦接的电阻开关；和
多个延迟线，所述多个延迟线串联耦接并耦接到所述多个电阻开关中的相应电阻开关，其中启用信号将被延迟通过所述多个延迟线中的每一个延迟线并被延迟到所述多个电阻开关中的所述相应电阻开关。
20.一种用于减少控制器局域网(CAN)总线上的振铃的装置，所述装置包括：
用于驱动CAN总线的CAN总线驱动器，和
用于选择性地耦接到所述CAN总线的阻抗匹配单元。
21.根据权利要求20所述的装置，其中所述阻抗匹配单元包括运算跨导放大器(OTA)。
22.根据权利要求20至21中任一项所述的装置，其中所述阻抗匹配单元包括背对背连接RON调节晶体管对和栅极控制电路。
23.根据权利要求20至22中任一项所述的装置，还包括用于控制CAN总线驱动器压摆率的压摆率电路。
24.根据权利要求23所述的装置，其中所述压摆率电路包括：
多个并联耦接的电流源；和
多个延迟线，所述多个延迟线串联耦接并耦接到所述多个电流源中的相应电流源，其中禁用信号将被延迟通过所述多个延迟线中的每一个延迟线并被延迟到所述多个电流源中的所述相应电流源。
25.根据权利要求23所述的装置，其中所述压摆率电路包括：
多个并联耦接的电阻开关；和
多个延迟线，所述多个延迟线串联耦接并耦接到所述多个电阻开关中的相应电阻开关，其中禁用信号将被延迟通过所述多个延迟线中的每一个延迟线并被延迟到所述多个电阻开关中的所述相应电阻开关。
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