CN115480960A - 具自测试功能的众核计算电路、及其测试方法、装置 - Google Patents

具自测试功能的众核计算电路、及其测试方法、装置 Download PDF

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CN115480960A CN202110604968.5A CN202110604968A CN115480960A CN 115480960 A CN115480960 A CN 115480960A CN 202110604968 A CN202110604968 A CN 202110604968A CN 115480960 A CN115480960 A CN 115480960A
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Abstract

本发明公开一种具自测试功能的众核计算电路、及其测试方法、装置，所述众核计算电路包括：处理引擎模块，包括N个处理引擎单元，其中，N为正整数；存储模块，包括M个第一存储单元，其中，M为正整数；片上总线，所述片上总线包括L个通道，其中，L＝M*N；自测试模块，包括：至少一个内建自测试单元；第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；M个第二存储单元；及M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线。本发明可定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。

Description

具自测试功能的众核计算电路、及其测试方法、装置
技术领域
本发明涉及众核计算技术领域，具体涉及一种具自测试功能的众核计算电路、及其测试方法、装置。
背景技术
众核计算电路一般包括多个PE(process engine，处理引擎)，所述多个PE通过NOC(network on chip，片上总线)访问不同的存储单元，完成运算。然而，当众核计算电路的任意单元失效，导致芯片不能正常工作时，现有技术中缺乏有效的方法定位失效单元，以便及时对失效单元进行修复。
发明内容
本发明的目的是提供一种具自测试功能的众核计算电路、及对应的测试方法、装置，可定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。
本发明实施例提供了以下方案：
第一方面，本发明实施例提供一种具自测试功能的众核计算电路，所述众核计算电路包括：
处理引擎模块，包括N个处理引擎单元，其中，N为正整数；
存储模块，包括M个第一存储单元，其中，M为正整数；
片上总线，所述片上总线包括L个通道，其中，L＝M*N；
自测试模块，包括：
至少一个内建自测试单元；
第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；
M个第二存储单元；及
M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第二存储单元，定位并标记失效通道；当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第一存储单元，定位并标记失效第一存储单元；当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，所述处理引擎单元可依次通过所述通道访问所述第一存储单元，定位并标记失效处理引擎单元。
第二方面，本发明实施例提供一种测试方法，用于测试上述具自测试功能的众核计算电路，所述测试方法包括：
启动所述内建自测试单元依次通过所述通道访问所述第二存储单元，以定位并标记失效通道；
启动所述内建自测试单元依次通过所述通道访问所述第一存储单元，以定位并标记失效第一存储单元；以及
启动所述处理引擎单元依次通过所述通道访问所述第一存储单元，以定位并标记失效处理引擎单元。
第三方面，本发明实施例提供一种测试装置，所述测试装置包括主控芯片及上述具自测试功能的众核计算电路，所述主控芯片控制所述具自测试功能的众核计算电路进行自测试。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明实施例提供的具自测试功能的众核计算电路、及对应的测试方法、装置，可准确定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。
附图说明
为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明第一实施例提供的一种具自测试功能的众核计算电路的电路图。
图2是本发明第二实施例提供的一种具自测试功能的众核计算电路的电路图。
图3是本发明实施例提供的一种测试方法的流程图。
图4是本发明实施例提供的一种测试装置的功能模块图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。
请参阅图1，图1为本发明第一实施例提供的一种具自测试功能的众核计算电路100的电路图。所述众核计算电路100可用于服务器的硬件加速器中进行数据运算。所述具自测试功能的众核计算电路100包括PE模块10、存储模块20、NOC 30、及自测试模块40，所述PE模块10通过NOC 30访问所述存储模块20，所述自测试模块40用于定位并标示所述众核计算电路100中的失效单元，从而具有自测试的功能。
在本实施例中，PE模块10包括N个PE单元11，其中，N为正整数。存储模块20包括M个第一存储单元21，其中，M为正整数。NOC 30包括L个通道31，其中，L＝M*N。
自测试模块40包括至少一个BIST(Built-in Self Test，内建自测试)单元41、第一选择器42、M个第二存储单元43及M个第二选择器44。
可以理解，第一选择器42的数量可以为一个，也可以是多个，如果第一选择器42的数量为一个，则第一选择器42为多路选择器，如果第一选择器42的数量为多个，其数量可为N，N与M可以相等，也可以不相等。所述BIST单元41通过所述第一选择器41与可选择性地连接至所述NOC 30。每个所述第二存储单元21通过一个所述第二选择器44与一个第一存储单元21并行地、可选择性地连接至NOC 30。所述第二存储单元21可为ROM、RAM或者其它可测单元。
当所述BIST单元41及所述第二存储单元43与所述NOC 30相连时，所述BIST单元41可依次通过所述通道31访问所述第二存储单元43，定位并标记失效通道31。
具体地，所述BIST单元41经第1个第一选择器42发起第一激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，所述BIST单元41经第2个第一选择器42发起第一激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，依次类推，直至所述BIST单元41经第N个第一选择器42发起第一激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，所述BIST单元41通过每个通道31反馈的第一检测结果定位并标记失效通道31。
在本实施例中，所述第一激励包括读指令，所述第一检测结果包括读数据，所述读数据可表明所述通道31是否正常，如果所述读数据正确，则所述通道31正常，标记为有效通道，如果所述读数据不正确，则所述通道31不正常，标记为失效通道，且至此，有效通道31可信。
当所述BIST单元41及所述第一存储单元21与所述NOC 30相连时，所述BIST单元41可依次通过所述通道31访问所述第一存储单元21，定位并标记失效第一存储单元21。
具体地，所述BIST单元41经第1个第一选择器42发起第二激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，所述BIST单元41经第2个第一选择器42发起第二激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，依次类推，直至所述BIST单元41经第N个第一选择器42发起第二激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，所述BIST单元41通过每个通道31反馈的第二检测结果定位并标记失效第一存储单元21。
在本实施例中，所述第二激励包括读指令及写指令，所述第二检测结果包括读数据及写数据，所述读数据及写数据可表明所述第一存储单元21是否正常，如果所述读数据及写数据均正确，则所述第一存储单元21正常，标记为有效第一存储单元，如果所述读数据及写数据不正确，则所述第一存储单元21不正常，标记为失效第一存储单元，且至此，有效通道31和有效第一存储单元21可信。可以理解，所述BIST单元41可包括激励电路(图未示)及检测电路(图未示)，所述激励电路用于产生所述第一激励及第二激励，所述检测电路用于接收每个通道31反馈的第一检测结果及第二检测结果，根据所述第一检测结果及第二检测结果，定位并标记失效通道31及失效第一存储单元21。
所述众核计算电路100进行自测试时，当所述PE单元11及所述第一存储单元21与所述NOC 30相连时，所述PE单元11可依次通过所述通道31访问所述第一存储单元21，定位并标记失效PE单元11。
具体地，第1个所述PE单元11发起第三激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第三检测结果至所述BIST单元41，第2个所述PE单元11发起第三激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，依次类推，直至第N个所述PE单元11发起第三激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第三检测结果至所述PE单元11，所述PE单元11通过每个通道31反馈的第三检测结果定位并标记失效PE单元11。
在本实施例中，所述第三激励包括读指令、写指令及功能指令，例如，功能指令可包括运算指令等，所述第二检测结果包括读数据、写数据以及功能数据。所述读数据、写数据及功能数据可表明所述PE单元11是否正常，如果所述读数据、写数据及功能数据均正确，则所述PE单元11正常，标记为有效处理引擎单元，如果所述读数据及写数据不正确，则所述PE单元11不正常，标记为失效处理引擎单元，且至此，有效通道31、有效第一存储单元21及有效PE单元11均可信。
请参阅图2，图2为本发明第二实施例提供的一种具自测试功能的众核计算电路200的电路图。所述众核计算电路200与所述众核计算电路100的结构及工作原理大致相同，其不同之处仅在于，所述众核计算电路200的自测试模块40包括N个内建自测试单元41，每个所述内建自测试单元41通过一个所述第一选择器42与一个所述PE单元10并行地、可选择性地连接至所述片上总线30。
当所述BIST单元41及所述第二存储单元43与所述NOC 30相连时，所述BIST单元41可依次通过所述通道31访问所述第二存储单元43，定位并标记失效通道31。
具体地，第1个所述BIST单元41发起第一激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，第2个所述BIST单元41发起第一激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，依次类推，直至第N个所述BIST单元41发起第一激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，所述BIST单元41通过每个通道31反馈的第一检测结果定位并标记失效通道31。
当所述BIST单元41及所述第一存储单元21与所述NOC 30相连时，所述BIST单元41可依次通过所述通道31访问所述第一存储单元21，定位并标记失效第一存储单元21。
具体地，第1个所述BIST单元41发起第二激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，第2个所述BIST单元41发起第二激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，依次类推，直至第N个所述BIST单元41发起第二激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，所述BIST单元41通过每个通道31反馈的第二检测结果定位并标记失效第一存储单元21。
所述众核计算电路200进行自测试时，当所述PE单元11及所述第一存储单元21与所述NOC 30相连时，所述PE单元11可依次通过所述通道31访问所述第一存储单元21，定位并标记失效PE单元11。上述定位及标记过程与众核计算电路100相同，故，在此不再赘述。
可以理解，所述BIST单元41与所述PE单元11部分功能相同，均包括算术逻辑电路、累加器、状态寄存器及通用寄存器。如此，在所述PE单元11失效时，所述BIST单元41可以替换所述PE单元11进行工作，以提高芯片使用效率。
另外，所述具自测试功能的众核计算电路100、200设置于3D芯片，所述3D芯片由多层子芯片堆叠形成，其中，所述第一存储单元21设置于第一层子芯片，第二存储单元43工作速度较快，且面积较小，因此，与所述PE单元11均设置于第二层子芯片。
基于与方法同样的发明构思，本发明实施例还提供了一种测试方法，用于对所述具自测试功能的众核计算电路100、200进行自测试，如图3所示为所述测试方法的流程图，所述测试包括以下步骤：
步骤S1，启动所述BIST单元41可依次通过所述通道31访问所述第二存储单元43，定位并标记失效通道。具体地，步骤S1包括：
步骤S11，启动所述BIST单元41发起第一激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，启动所述BIST单元41发起第一激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41，依次类推，直至启动所述BIST单元41发起第一激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第二存储单元43，对应的所述第二存储单元43通过对应的所述通道31反馈第一检测结果至所述BIST单元41。
步骤S12，根据通过每个通道31反馈的第一检测结果定位并标记失效通道。在本实施例中，所述第一激励包括读指令，所述第一检测结果包括读数据，所述读数据可表明所述通道31是否正常，如果所述读数据正确，则所述通道31正常，标记为有效通道，如果所述读数据不正确，则所述通道31不正常，标记为失效通道，且至此，有效通道可信。
步骤S2，启动所述BIST单元41依次通过所述通道31访问所述第一存储单元21，定位并标记失效第一存储单元。具体地，步骤S2包括：
步骤S21，启动所述BIST单元41发起第二激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，启动所述BIST单元41发起第二激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，依次类推，直至启动所述BIST单元41发起第二激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41。
步骤S22，根据通过每个通道31反馈的第二检测结果定位并标记失效第一存储单元21。
在本实施例中，所述第二激励包括读指令及写指令，所述第二检测结果包括读数据及写数据，所述读数据及写数据可表明所述第一存储单元21是否正常，如果所述读数据及写数据均正确，则所述第一存储单元21正常，标记为有效第一存储单元，如果所述读数据及写数据不正确，则所述第一存储单元21不正常，标记为失效第一存储单元，且至此，有效通道31和有效第一存储单元21可信。
步骤S3，启动所述PE单元11通过所述通道31访问所述第一存储单元21，定位并标记失效PE单元。具体地，步骤S3包括：
步骤S31，启动第1个所述PE单元11发起第三激励，分别通过第1个至第M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第三检测结果至所述BIST单元41，启动第2个所述PE单元11发起第三激励，分别通过第M+1个至第2M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第二检测结果至所述BIST单元41，依次类推，直至启动第N个所述PE单元11发起第三激励，分别通过第(N-1)*M+1个至第N*M个所述通道31，依次访问对应的第1个至第M个所述第一存储单元21，对应的所述第一存储单元21通过对应的所述通道31反馈第三检测结果至所述PE单元11。
步骤S32，根据通过每个通道31反馈的第三检测结果定位并标记失效PE单元11。
在本实施例中，所述第三激励包括读指令、写指令及功能指令，例如，功能指令可包括运算指令等，所述第二检测结果包括读数据、写数据以及功能数据。所述读数据、写数据及功能数据可表明所述PE单元11是否正常，如果所述读数据、写数据及功能数据均正确，则所述PE单元11正常，标记为有效处理引擎单元，如果所述读数据及写数据不正确，则所述PE单元11不正常，标记为失效处理引擎单元，且至此，有效通道31、有效第一存储单元21及有效PE单元11均可信。
基于与前述实施例中同样的发明构思，本发明实施例还提供一种测试装置400，如图4所示为所述测试装置400的功能模块图，所述测试装置300包括主控芯片300及所述具自测试功能的众核计算电路100，此时，所述具自测试功能的众核计算电路100作为从控芯片，所述主控芯片300控制所述具自测试功能的众核计算电路100进行自测试。具体地，所述主控芯片200控制所述BIST单元41启动，依次通过所述通道31访问所述第二存储单元43，定位并标记失效通道；控制所述BIST单元41启动，依次通过所述通道31访问所述第一存储单元21，定位并标记失效第一存储单元；以及控制所述PE单元11启动，依次通过所述通道31访问所述第一存储单元21，定位并标记失效PE单元11。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明实施例提供的具自测试功能的众核计算电路100、200、及对应的测试方法、装置，可准确定位并标记出众核计算电路100、200的失效单元，以便及时对失效单元进行修复。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (13)

1.一种具自测试功能的众核计算电路，所述众核计算电路包括：
处理引擎模块，包括N个处理引擎单元，其中，N为正整数；
存储模块，包括M个第一存储单元，其中，M为正整数；
片上总线，所述片上总线包括L个通道，其中，L＝M*N；
自测试模块，包括：
至少一个内建自测试单元；
第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；
M个第二存储单元；及
M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第二存储单元，定位并标记失效通道；当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元可依次通过所述通道访问所述第一存储单元，定位并标记失效第一存储单元；当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，所述处理引擎单元可依次通过所述通道访问所述第一存储单元，定位并标记失效处理引擎单元。
2.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述内建自测试单元及所述第二存储单元与所述片上总线相连时，所述内建自测试单元经第一选择器发起第一激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，所述内建自测试单元经第一选择器发起第一激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，依次类推，直至所述内建自测试单元经第一选择器发起第一激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，所述内建自测试单元通过每个通道反馈的第一检测结果定位并标记失效通道。
3.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述内建自测试单元及所述第一存储单元与所述片上总线相连时，所述内建自测试单元经第一选择器发起第二激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，所述内建自测试单元经第一选择器发起第二激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至所述内建自测试单元经第一选择器发起第二激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，所述内建自测试单元通过每个通道反馈的第二检测结果定位并标记失效第一存储单元。
4.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，当所述处理引擎单元及所述第一存储单元与所述片上总线相连时，第1个所述处理引擎单元发起第三激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述内建自测试单元，第2个所述处理引擎单元发起第三激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至第N个所述处理引擎单元发起第三激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述处理引擎单元，所述处理引擎单元通过每个通道反馈的第三检测结果定位并标记失效处理引擎单元。
5.根据权利要求1-4所述具自测试功能的众核计算电路，其特征在于，所述第一激励包括读指令，所述第一检测结果包括读数据，所述第二激励包括读指令及写指令，所述第二检测结果包括读数据及写数据，所述第三激励包括读指令、写指令及功能指令，所述第二检测结果包括读数据、写数据以及功能数据。
6.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，所述自测试模块包括N个内建自测试单元，每个所述内建自测试单元通过一个所述第一选择器与一个所述处理引擎单元并行地、可选择性地连接至所述片上总线。
7.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，所述自测试单元与所述处理引擎模块部分功能相同，均包括算术逻辑电路、累加器、状态寄存器及通用寄存器。
8.根据权利要求1所述具自测试功能的众核计算电路，其特征在于，所述具自测试功能的众核计算电路设置于3D芯片，所述3D芯片由多层子芯片堆叠形成，其中，所述第一存储单元设置于第一层子芯片，所述处理引擎单元及第二存储单元均设置于第二层子芯片。
9.一种测试方法，用于测试权利要求1至8中任意一项所述具自测试功能的众核计算电路，其特征在于，所述测试方法包括：
启动所述内建自测试单元依次通过所述通道访问所述第二存储单元，以定位并标记失效通道；
启动所述内建自测试单元依次通过所述通道访问所述第一存储单元，以定位并标记失效第一存储单元；以及
启动所述处理引擎单元依次通过所述通道访问所述第一存储单元，以定位并标记失效处理引擎单元。
10.根据权利要求9所述的测试方法，其特征在于，所述启动所述内建自测试单元依次通过所述通道访问所述第二存储单元，以定位并标记失效通道，包括：
启动所述内建自测试单元发起第一激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元；启动所述内建自测试单元发起第一激励，分别通过第1个至第M个所述通道，依次访问对应的第M+1个至第2M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元，依次类推，直至启动所述内建自测试单元发起第一激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第二存储单元，对应的所述第二存储单元通过对应的所述通道反馈第一检测结果至所述内建自测试单元；
通过每个通道反馈的第一检测结果定位并标记失效通道。
11.根据权利要求9所述的测试方法，其特征在于，所述启动所述内建自测试单元依次通过所述通道访问所述第一存储单元，以定位并标记失效第一存储单元，包括：
启动所述内建自测试单元发起第二激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，启动所述内建自测试单元发起第二激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至启动所述内建自测试单元发起第二激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元；
通过每个通道反馈的第二检测结果定位并标记失效第一存储单元。
12.根据权利要求9所述的测试方法，其特征在于，所述启动所述处理引擎单元依次通过所述通道访问所述第一存储单元，以定位并标记失效处理引擎单元，包括：
启动第1个所述处理引擎单元发起第三激励，分别通过第1个至第M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述内建自测试单元，启动第2个所述处理引擎单元发起第三激励，分别通过第M+1个至第2M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第二检测结果至所述内建自测试单元，依次类推，直至启动第N个所述处理引擎单元发起第三激励，分别通过第(N-1)*M+1个至第N*M个所述通道，依次访问对应的第1个至第M个所述第一存储单元，对应的所述第一存储单元通过对应的所述通道反馈第三检测结果至所述处理引擎单元，所述处理引擎单元通过每个通道反馈的第三检测结果定位并标记失效处理引擎单元。
13.一种测试装置，所述测试装置包括主控芯片及具自测试功能的众核计算电路，所述主控芯片控制所述具自测试功能的众核计算电路进行自测试，其特征在于，所述具自测试功能的众核计算电路为权利要求1至8中任意一项所述的具自测试功能的众核计算电路。
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