CN115470747A - 一种实现时序快速收敛的时钟树综合方法 - Google Patents
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- 238000001308 synthesis method Methods 0.000 title claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 41
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005516 engineering process Methods 0.000 claims abstract description 11
- 230000003068 static effect Effects 0.000 claims abstract description 10
- 238000012300 Sequence Analysis Methods 0.000 claims abstract description 5
- 238000003780 insertion Methods 0.000 claims abstract description 5
- 230000037431 insertion Effects 0.000 claims abstract description 5
- 239000000872 buffer Substances 0.000 claims description 17
- 238000004804 winding Methods 0.000 claims description 9
- 238000004458 analytical method Methods 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 239000004744 fabric Substances 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000013461 design Methods 0.000 abstract description 33
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000005457 optimization Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 101100412394 Drosophila melanogaster Reg-2 gene Proteins 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/00—Computer-aided design [CAD]
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- G06F2115/00—Details relating to the type of the circuit
- G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
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Abstract
本发明公开了一种实现时序快速收敛的时钟树综合方法，该方法对寄存器传输级代码采用DCG模式进行逻辑综合，采用门控时钟插入技术来降低功耗；布局前，根据芯片布图的位置，选择合适的位置人工插入FCHT时钟结构的主干和分支，在时钟树综合阶段基于FCHT时钟结构，采用CCOPT技术进行时钟树综合，同时应用有效偏差更加准确的评估时钟偏差的影响，最终通过静态时序分析检查时序，确保达到签核的标准；本发明方法解决了传统时钟树综合方案时序收敛困难，设计时间长的问题，有利于得到一种高质量、时钟偏差小、时序符合要求的时钟树设计。
Description
技术领域
本发明属于数字集成电路后端设计技术领域，具体涉及一种实现时序快速收敛的时钟树综合方法。
背景技术
随着后摩尔时代的来临，人们不仅对集成电路的需求不断增加，而且对集成电路的集成度、性能以及功耗提出了更为严格的要求。这些发展无疑都对芯片的时序提出了更高的要求。而在整个数字电路后端物理设计当中，与时序联系最为紧密的一步就是时钟树综合(Clock Tree Synthesis,CTS)。尤其是在工艺尺寸不断缩小的今天，互连延时所占的比重越来越大，这使得时钟树综合之后得到相对较小的时钟偏差将会更难。
时钟树综合对芯片设计的影响如此之大不仅仅因为它是集成电路设计后端流程中的关键一步，更在于它与整个设计的时序息息相关。若想获得高质量的时钟树，仅仅在时钟树综合时干预是远远不够的，还需要从后端设计流程的每一步入手，寻找最合理的时钟网络设计方法，以此在满足设计要求和达到时序收敛的前提下，尽可能降低时钟网络功耗，进一步优化芯片的性能。由此可见，研究深纳米工艺节点下集成电路的后端设计技术，对减小芯片关键性问题、缩短产品设计周期、提高芯片稳定性以及满足项目设计目标具有十分重大的意义和研究价值。综合来看，传统时钟树综合方案存在时序收敛较为困难，且设计时间较长的问题。
发明内容
本发明的目的是提供一种实现时序快速收敛的时钟树综合方法，解决了目前传统时钟树综合方案存在的时序收敛困难，设计时间长的问题。
本发明所采用的技术方案是；
一种实现时序快速收敛的时钟树综合方法，具体包括如下步骤：
步骤1：对RTL代码在DCG模式下进行逻辑综合，根据综合结果，分析功耗是否达到预期指标；如果是，则将逻辑综合得到的门级网表进行物理实现；如果否，则在RTL代码中采用门控时钟插入技术来降低功耗，直到达到预期指标；
步骤2:在满足逻辑综合要求后，通过人工插入缓冲器的方式，形成FCHT时钟结构的主干和分支，然后完成芯片的布局，进入时钟树综合；
步骤3：基于布局后得到的FCHT的主干和分支，对采用CCOPT技术的相关参数进行配置，然后基于FCHT时钟结构进行时钟树综合，最后对时钟树综合阶段的时序进行检查是否收敛，如果是，则进行绕线任务，如果否，则需要调整FCHT的结构参数；
步骤4：在绕线完成后，通过静态时序分析检查时序是否收敛，如果是，则进行签核；如果否，则需要进行调整，具体调整的有：FCHT主干和分支的分布位置、重新布图布局、在时钟树综合阶段调整FCHT的结构参数。
本发明的特点还在于；
步骤1中，对RTL代码进行逻辑综合是在物理模式下采用copmile_ultra-spg命令进行的，门控时钟的比例在90％以上。
步骤2中，根据芯片的布局信息，在芯片中心插入FCHT时钟结构的主干和分支分布，形成主干和分支所插入的是高驱动力的缓冲器。
步骤2中，高驱动力的缓冲器为BUF_X24、BUF_X48、BUF_X64的一种或多种。
步骤3中，FCHT时钟结构为时钟信号CLK由顶层时钟单元产生，CLK信号沿Trunk驱动链传输，通过各级分支Branch的缓冲器驱动到达多源驱动器MBUF，然后再由经过柔性H树传递，以便使得时钟信号均匀地到达每个寄存器。
步骤3中，FCHT时钟结构是在其不同的分支点，按照寄存器的分布范围，生成所需要级数的H树，然后采用CCOPT技术进行时钟树综合，检查时序是否满足，得到时钟树的时钟偏差小于0.3ns。
步骤4中，在做静态时序分析前，需要准备绕线后的网表，提取的寄生参数文件、时钟约束文件以及工作环境设定文件。
本发明的有益效果是：本发明一种实现时序快速收敛的时钟树综合方法，有利于得到一种高质量、时钟偏差小、时序符合要求的时钟树设计；在一定程度可以减少时钟树设计的迭代次数、时钟树综合花费的时间、得到较小的时钟偏差以及良好的时序结果，具有较好的实用意义。
附图说明
图1是本发明一种实现时序快速收敛的时钟树综合方法的整体方案的设计流程示意图；
图2是本发明一种实现时序快速收敛的时钟树综合方法中柔性H树的结构示意图；
图3是本发明一种实现时序快速收敛的时钟树综合方法中FCHT时钟树的结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明一种实现时序快速收敛的时钟树综合方法进行进一步详细说明。
请参阅图1，本发明提出一种实现时序快速收敛的时钟树综合方法，该方法对寄存器传输级(Register Transfer Level，RTL)代码采用DCG(Design Compiler Graphical)模式进行逻辑综合，采用门控时钟插入技术来降低功耗，在时钟树综合阶段基于FCHT(Flexible Configurable H-Tree)结构，采用CCOPT(Clock Concurrent Optimization)引擎设计时钟树，同时应用有效偏差更加准确的评估时钟偏差的影响，最终通过静态时序分析检查时序，确保达到签核的标准。其中；
DCG模式是基于布图规划信息进行综合的同时完成布局，即综合时就提供了实际互连延迟的准确模型,增加了综合和绕线后时序的一致性。
如图2和他图3所示，FCHT时钟结构包含主干、分支和柔性H树，其中：
时钟信号CLK由顶层时钟单元产生，CLK信号沿Trunk主干驱动链传输，通过各级分支Branch的缓冲器驱动到达多源驱动器MBUF，主干和分支是通过人工插入缓冲器链形成的，这些缓冲器是高驱动力的，可以选择BUF_X24、BUF_X48、BUF_X64或者其他高驱动力的缓冲器的一种或多种；整个时钟网络采用高层金属走线，高层金属线宽，电迁移率强，有很强的导通性来驱动大量的负载。
根据模块内寄存器的分布选择合适的分支点来生成柔性H树，然后指定其在模块内的生长范围以及生长级数。考虑到芯片的布局以及寄存器的分布，可在指定区域控制H树的生成。
CCOPT技术在时钟树综合阶段同时优化时钟路径和逻辑路径，针对传输时钟直接进行优化，并包含了片上效应和门控时钟等影响因素。即把发射时钟L，捕获时钟C，组合逻辑延迟D，都作为优化对象，即时钟周期T>L+D+C时，满足建立时间收敛。
如图1所示，对RTL代码采用DCG模式进行综合，如果功耗达到预期指标，创建FCHT时钟主干，如果没达到，采用门控时钟插入技术来降低功耗；基于布局创建FCHT时钟主干，进行时钟树综合，需要配置CCOPT技术的各项参数和FCHT时钟结构参数，然后使用ccopt_design命令完成时钟树综合，并检查时序，如果时序满足，进行绕线，通过静态时序分析检查时序，确保达到签核的标准。如果时序不满足，则需要对各项参数进行调整。
下面通过具体的实施例对本发明一种实现时序快速收敛的时钟树综合方法进行进一步详细说明。
对RTL代码采用DCG模式进行逻辑综合，综合时增加了spg算子，即通过读入带电源线的布局信息对拥塞和时序进行优化，具体综合命令为compile_ultra-spg。
布局阶段通过人工插入缓冲器来生成FCHT时钟结构的主干和分支，同时将这些插入的缓冲器属性设为固定，主干和分支具体分布根据芯片需求来进行设置，该主干的驱动单元使用高驱动能力的缓冲器，本设计选取BUF_X24的驱动单元，同时采用高层金属走线用于驱动大量的负载，使用ecoAddRepeater命令来插入缓冲器，使用add_ndr和create_route_type来创建布线规则。
时钟树综合之前定义时钟root点，同时创建FHT(Flexible H-Tree)，使用create_ccopt_flexible_htree命令创建FHT，设置如下：
create_ccopt_flexible_htree-name my_flex0\；
-pin buf_01/Y\；
-sink_grid{2 2}\；
-trunk_cell BUF_X24\；
-final_cell BUF_X24\；
-name指定了柔性H树的名字，-pin指定接入时钟信号的端口为buf_01/Y，-trunk_cell指定柔性H树的内部驱动单元为BUF_X24，-final_cell指定柔性H树的叶节点驱动单元为BUF_X24。-sink_grid{2 2}即以2级H树为原型构建柔性H树，指定柔性H树的叶节点分布为2×2矩阵，根据模块内寄存器的分布，局部布局阻塞块和宏单元调整各个叶节点选择合适的分支点来生成FHT，然后指定其在模块内的生长范围以及生长级数，再用综合柔性H树的命令synthesize_ccopt_flexible_htrees完成柔性H树的综合，最后使用ccopt_design命令完成整个时钟树综合。
时钟树阶段使用有用偏差和集群算子；
使用集群算子，可快速的分配时钟sink点，节省时钟树综合的运行时间，有利于迭代设计，得到高质量的时钟树，有用偏差可以更好的平衡每个sink点的时钟偏差，相关命令为：set cluster true；set useful_skew true，工具会在时钟树综合时调用相关算子进行优化。
进行静态时序分析，再进行后续的绕线等工作。
进行静态时序分析的目的主要是更早的解决时序收敛的问题，有利于更早发现问题，减少设计风险，提高物理设计的可靠性。
本方案可根据后续的后端设计工具的改进，算法的优化，进一步得到更好的设计方案。
本发明一种实现时序快速收敛的时钟树综合方法，基于14nm工艺的2000um x2000um定制化处理器(WS_CPU)模块对所提出的时钟树方案进行实现。验证结果表明，FCHT时钟结构对功耗和偏差的影响是可接受的。本文的设计方法相比于传统平衡树设计和柔性H树设计，建立时间(register-to-register，reg2reg)的WNS(Worst Negative Slack)、TNS(Total Negative Slack)、及违例数量都有改善，结果如表1所示。绕线完成后，FCHT时钟结构的建立时间(reg2reg)的违例路径相比传统平衡树、柔性H树和3级H树，违例路径数量分别减少了56.27％、83.93％、47.12％；静态时序结果表明，相比于传统平衡树，FCHT时钟结构的建立时间WNS提高了165ps；相比于柔性H树的建立时间WNS提高了206ps；此外，相比于3级H树，FCHT时钟结构建立时间的WNS提高了100ps。
表1不同时钟结构的物理设计报告
本发明一种实现时序快速收敛的时钟树综合方法，基于DCG模式下的门级网表，采用FCHT时钟结构进行时钟树综合，能够减少时序修复任务，实现一种时序快速收敛的时钟树综合设计方案。
Claims (7)
1.一种实现时序快速收敛的时钟树综合方法，其特征在于，具体包括如下步骤：
步骤1：对RTL代码在DCG模式下进行逻辑综合，根据综合结果，分析功耗是否达到预期指标；如果是，则将逻辑综合得到的门级网表进行物理实现；如果否，则在RTL代码中采用门控时钟插入技术来降低功耗，直到达到预期指标；
步骤2:在满足逻辑综合要求后，通过人工插入缓冲器的方式，形成FCHT时钟结构的主干和分支，然后完成芯片的布局，进入时钟树综合；
步骤3：基于布局后得到的FCHT的主干和分支，对采用CCOPT技术的相关参数进行配置，然后基于FCHT时钟结构进行时钟树综合，最后对时钟树综合阶段的时序进行检查是否收敛，如果是，则进行绕线任务，如果否，则需要调整FCHT的结构参数；
步骤4：在绕线完成后，通过静态时序分析检查时序是否收敛，如果是，则进行签核；如果否，则需要进行调整，具体调整的有：FCHT主干和分支的分布位置、重新布图布局或在时钟树综合阶段调整FCHT的结构参数。
2.根据权利要求1所述的一种实现时序快速收敛的时钟树综合方法，其特征在于，步骤1中，对RTL代码进行逻辑综合是在物理模式下采用copmile_ultra-spg命令进行的，门控时钟的比例在90％以上。
3.根据权利要求1所述的一种实现时序快速收敛的时钟树综合方法，其特征在于，步骤2中，根据芯片的布局信息，在芯片中心插入FCHT时钟结构的主干和分支分布，形成主干和分支所插入的是高驱动力的缓冲器。
4.根据权利要求3所述的一种实现时序快速收敛的时钟树综合方法，其特征在于，步骤2中，高驱动力的缓冲器为BUF_X24、BUF_X48、BUF_X64的一种或多种。
5.根据权利要求1所述的实现时序快速收敛的时钟树综合方法，其特征在于，步骤3中，FCHT时钟结构为时钟信号CLK由顶层时钟单元产生，CLK信号沿Trunk驱动链传输，通过各级分支Branch的缓冲器驱动到达多源驱动器MBUF，然后再由经过柔性H树传递，以便使得时钟信号均匀地到达每个寄存器。
6.根据权利要求1所述的一种实现时序快速收敛的时钟树综合方法，其特征在于，步骤3中，FCHT时钟结构是在其不同的分支点，按照寄存器的分布范围，生成所需要级数的H树，然后采用CCOPT技术进行时钟树综合，检查时序是否满足，得到时钟树的时钟偏差小于0.3ns。
7.根据权利要求1所述的一种实现时序快速收敛的时钟树综合方法，其特征在于，步骤4中，在做静态时序分析前，需要准备绕线后的网表，提取的寄生参数文件、时钟约束文件以及工作环境设定文件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211200737.9A CN115470747B (zh) | 2022-09-29 | 2022-09-29 | 一种实现时序快速收敛的时钟树综合方法 |
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| Publication Number | Publication Date |
|---|---|
| CN115470747A true CN115470747A (zh) | 2022-12-13 |
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| CN202211200737.9A Active CN115470747B (zh) | 2022-09-29 | 2022-09-29 | 一种实现时序快速收敛的时钟树综合方法 |
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|---|---|
| CN (1) | CN115470747B (zh) |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |