CN115441867A - 锁相环辅助的快速启动装置和方法 - Google Patents

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CN115441867A CN202210434271.2A CN202210434271A CN115441867A CN 115441867 A CN115441867 A CN 115441867A CN 202210434271 A CN202210434271 A CN 202210434271A CN 115441867 A CN115441867 A CN 115441867A
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索姆纳特·昆都
罗皓
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Abstract

本公开涉及锁相环辅助的快速启动装置和方法。提供了一种装置和方法，以重配置现有的低抖动锁相环(PLL)电路，以便在系统唤醒期间快速启动。在系统启动期间，PLL的反馈路径被断开，以独立控制VCO频率。这个独立控制的VCO然后将能量注入到谐振器(例如，晶体振荡器)中，以实现其快速启动。一旦检测到谐振器的谐振频率并且在谐振器中建立起振荡，就会存储VCO控制电压。然后，PLL反馈被恢复，并且存储的VCO控制电压被应用来执行锁相操作。由于PLL控制电压已经被设置到期望的操作点，所以PLL锁定时间非常短。

Description

锁相环辅助的快速启动装置和方法
技术领域
本公开涉及锁相环辅助的快速启动装置和方法。
背景技术
晶体振荡器被广泛用于几乎所有的系统中，以生成精确的时钟参考。此外，人们对寻求更多的集成替代方案很感兴趣，例如微机电系统(Micro-electromechanical system，MEMS)、薄膜体声学谐振器(film bulk acoustic resonator，FBAR)，等等。这些参考振荡器跟随低抖动锁相环(phase-locked loop，PLL)，该锁相环依据应用将频率向上转换到期望的值。基于MEMS、FBAR的集成谐振器通常要求额外的PLL来针对工艺和温度变化进行补偿。虽然晶体非常稳定，频率精度为(例如，低于±100ppm)，但MEMS或FBAR谐振器频率变化可高达5000ppm，这就要求补偿。
设计这些参考振荡器的一个主要挑战是它们的启动速度很慢，这在包括晶体的任何高质量(Q)谐振器中都是常见的。它们要求数百微秒或者甚至数毫秒的时间来建立稳定的恒定振荡。在这个振荡启动时间期间，系统性能得不到保证。所以，它要求系统在唤醒之后等待振荡器。
发明内容
根据本公开的一方面，提供了一种用于快速启动的装置，所述装置包括：谐振器；与所述谐振器相耦合的锁相环(PLL)；以及多个开关，来在配置阶段期间以开环方式操作所述PLL以确定所述PLL的目标振荡频率设置，其中所述PLL的开环耦合到所述谐振器。
根据本公开的一方面，提供了一种用于快速启动的装置，所述装置包括：锁相环(PLL)，其具有振荡器；与所述PLL相耦合的谐振器；以及电路，用来在配置阶段期间以开环方式操作所述PLL并且将能量从所述振荡器注入到所述谐振器，并且在所述谐振器的阻抗变化被检测到之后以闭环方式操作所述PLL。
根据本公开的一方面，提供了一种用于快速启动的系统，所述系统包括：存储器，来存储一个或多个指令；处理器电路，来执行所述一个或多个指令，所述处理器电路与所述存储器相耦合；无线接口，来允许所述处理器电路与另一设备通信，其中，所述处理器电路包括：与谐振器相耦合的锁相环(PLL)；以及多个开关，来在配置阶段期间以开环方式操作所述PLL以确定所述PLL的目标振荡频率设置，其中所述PLL的开环耦合到所述谐振器。
附图说明
通过以下给出的详细描述并且通过本公开的各种实施例的附图，将更充分理解本公开的实施例，然而详细描述和附图不应当被理解为将本公开限制到特定实施例，而只是用于说明和理解的。
图1根据一些实施例图示了具有重配置锁相环(PLL)的装置。
图2根据一些实施例图示了快速启动配置中的图1的装置。
图3根据一些实施例图示了频率合成配置中的图1的装置。
图4根据一些实施例图示了具有谐振检测器的图1的装置。
图5根据一些实施例图示了示出图4的装置的定时图的图线。
图6根据本公开的一些实施例图示了具有用于PLL的快速启动的装置的智能设备或者计算机系统或者SoC(片上系统)。
具体实施方式
在一些实施例中，提供了一种装置和方法，以重配置现有的低抖动锁相环(PLL)电路，以便在系统唤醒期间快速启动。在一些实施例中，PLL被用于频率合成或者用于MEMS、FBAR中的频率补偿。大多数高性能应用包括基于低噪声LC压控振荡器(voltage-controlled oscillator，VCO)的PLL，以生成低抖动时钟。一些应用也使用基于环形振荡器的VCO来减小面积，但代价是更高的功率，但这种应用通常采用频率校准或跟踪电路来实现更快的或鲁棒的相位锁定。在系统启动期间，PLL的反馈路径被断开，以独立控制VCO频率。这个独立控制的VCO然后将能量注入到谐振器(例如，晶体振荡器)中，以实现谐振器的快速启动。一旦检测到谐振器的谐振频率并且在谐振器中建立起振荡，就会存储VCO控制电压。然后，PLL反馈被恢复，并且存储的VCO控制电压被应用来执行锁相操作。由于PLL控制电压已经被设置到期望的操作点，所以PLL锁定时间非常短。
在一些实施例中，该装置包括谐振器和与谐振器耦合的锁相环(PLL)。在一些实施例中，该装置包括多个开关，以在配置阶段期间以开环方式操作PLL，以确定PLL的目标振荡频率设置，其中PLL的开环被耦合到谐振器。在一些实施例中，谐振器包括与反相器耦合的振荡器，其中振荡器的输出是参考时钟，该参考时钟经由多个开关中的第一开关被提供给PLL。在一些实施例中，谐振器的振荡器是晶体振荡器。在一些实施例中，该装置包括在配置阶段期间断开第一开关的逻辑。在一些实施例中，该装置在配置阶段期间为PLL的振荡器生成振荡频率设置，其中振荡频率设置是经由多个开关中的第二开关提供的。在一些实施例中，该装置包括第三开关，其在配置阶段期间禁用振荡器的正常控制，其中该正常控制是由PLL的闭环操作生成的，其中该第三开关属于该多个开关。在一些实施例中，多个开关使得PLL在频率合成阶段期间以闭环方式操作，其中在频率合成阶段的开始时，最近保存的振荡频率设置被提供给PLL的振荡器。在一些实施例中，PLL的振荡器是以下项之一：电压控制的振荡器，基于LC谐振回路的振荡器，或者数字控制的振荡器。在一些实施例中，该装置包括谐振检测器，以监视谐振器的输出并且检测谐振器的阻抗变化。在一些实施例中，谐振检测器在检测到谐振器的阻抗变化之后，使得多个开关以闭环方式操作PLL。在一些实施例中，PLL是模拟PLL、数字PLL、混合信号PLL或LC PLL中的一种。在一些实施例中，PLL的输出被用作另一个PLL的输入时钟。
各种实施例有许多技术效果。例如，这种可重配置的PLL或钟控结构不仅降低了硬件成本和系统启动时间，而且还大大节省了设计、验证和手动校准或测试工作。各种实施例的装置和方法使得PLL的启动速度更快、更高效，而无需校准。各种实施例在高性能PLL内部再利用低噪声VCO，因此，能够在精确的谐振频率上注入更高的能量。对于基于LC振荡器的PLL，与非基于LC振荡器的PLL相比，随着工艺、电压和温度(process,voltage,andtemperature，PVT)的频率变化要小得多(例如，小于±5％)。任何快速启动电路都可以很容易地考虑到这种小的变化。对于环形振荡器PLL而言，虽然频率可以随PVT变化例如±30％，但PLL通常采用某种校准或频率调节机制，以实现鲁棒的锁相，这也可以被再利用。
各种实施例导致更少的设计、验证和校准或测试工作。这是因为再利用PLL内部的VCO以实现PLL的快速启动，大大减少了设计和验证工作。实施例还消除了对振荡器频率校准的要求，简化了芯片测试。与用于快速PLL唤醒的其他技术(例如，比如校准或测试技术)相比，各种实施例的装置导致了整体更小的外形参数。一些实施例的装置通过将相同的硬件再利用于两个操作——频率合成和快速晶体/谐振器启动，从而减小了整体芯片面积。其他技术效果将从各种附图和实施例中清楚显现。
在接下来的描述中，论述了许多细节以提供对本公开的实施例的更透彻说明。然而，本领域技术人员将会清楚，没有这些具体细节也可以实现本公开的实施例。在其他情况下，以框图形式而不是详细示出公知的结构和设备，以避免模糊本公开的实施例。
注意，在实施例的相应附图中，用线条来表示信号。一些线条可能更粗，以指示出更多的构成信号路径，和/或在一端或多端具有箭头，以指示出主信息流方向。这种指示并不打算是限制性的。更确切地说，这些线条与一个或多个示范性实施例被联合使用来帮助更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号可实际上包括可在任一方向上行进并且可利用任何适当类型的信号方案来实现的一个或多个信号。
图1根据一些实施例图示了具有重配置锁相环(PLL)的装置100。装置100包括谐振器101、PLL 102、以及啁啾(chirp)生成器(Gen.)103、以及谐振检测器104。在一些实施例中，谐振器101包括如图所示那样耦合的振荡器101a(例如，晶体振荡器)和反相器101b。振荡器101a和反相器101b一起形成了谐振器驱动器的符号。另一个符号视图(这里未示出)是皮尔斯符号。谐振器101的输出是参考时钟(RefClk)。在一些实施例中，谐振器驱动器101是在管芯外的。在一些实施例中，谐振器驱动器101在封装上，但在管芯外。在一些实施例中，谐振器驱动器101在管芯上。在一些实施例中，PLL 102包括参考时钟缓冲器102a、相位检测器(phase detector，PD)102b、滤波器102c、振荡器102d、分频器102e、缓冲器102f、开关sw1、sw2和sw3。开关sw1由ENchirp控制。开关sw2由ENchirp控制。开关sw3由ENchirp控制。PD102b可以是相位频率检测器(phase frequency detector，PFD)，它检测与反馈时钟(FbClk)相比的RefClk的相位和频率。PD 102b或PFD的输出是上升和/或下降(Dn)信号。上升和/或下降信号被滤波器102c滤波。滤波器102c是低通滤波器，它包括电阻性器件和电容性器件。滤波器102c的输出是模拟控制电压Vctr，它控制振荡器102d的振荡频率。在各种实施例中，振荡器102d是压控振荡器(VCO)。振荡器102d的输出是VCOOut，它是被分频器102e分频的时钟。分频器102e可以是整数分频器或分数分频器，它对VCOOut的频率进行分频并且生成反馈时钟FbClk。分频器102e按分频比“N”进行分频，该分频比可以是整数或分数。如果PLL 102是频率补偿电路的一部分(例如，对于基于MEMS或FBAR的谐振器)，则温度传感器确定“N”的值。
虽然是参考模拟PLL来描述实施例的，但PLL 102a可以是任何适当的PLL，例如LC-PLL、数字PLL或者混合信号PLL。在一些实施例中，振荡器102d是LC谐振回路振荡器。在一些实施例中，振荡器102d是数字控制的振荡器。在一些实施例中，滤波器102c被替换为数字滤波器，该数字滤波器生成细和/或粗的数字代码以控制振荡器102d的振荡频率。在一些实施例中，PD 102b被替换为时间到数字转换器(time-to-digital converter，TDC)，该转换器生成代表RefClk和FbClk之间的相位差的数字流。在一些实施例中，PD 102b也可以是采样开关，该采样开关生成与输入相位差成比例的输出电压。在各种实施例中，啁啾生成器103生成Vchirp，它在PLL 102的快速启动期间被作为Vctr提供。在PLL 102的频率合成配置中，Vchirp不再被作为Vctr提供。在一些实施例中，谐振频率由谐振检测器104搜索，它检测谐振器的阻抗变化。一旦振荡器102d的分频输出与谐振器串联谐振频率相匹配，谐振器阻抗就有显著变化。
图2根据一些实施例图示了快速启动配置200中的图1的装置。在系统唤醒期间，ENchirp＝1，并且通过断开PLL反馈路径，电压啁啾(Vchirp)被施加到振荡器102d的控制电压(Vctr)。振荡器102d的输出VCOOut被分频器102e分频，并且经由缓冲器103f被施加到谐振器101，以搜索谐振频率。在一些实施例中，谐振频率由谐振检测器104搜索，它检测谐振器的阻抗变化。一旦振荡器102d的分频输出与谐振器串联谐振频率相匹配，谐振器阻抗就有显著变化。谐振检测器104使用这个信息来检测谐振频率，并且振荡器102d通过将Vchirp保持到检测值来开始在谐振频率下注入能量。
图3根据一些实施例图示了频率合成配置300中的图1的装置。一旦振荡器102d通过将Vchirp保持到检测值而开始在谐振频率下注入能量，ENchirp就会变成0，这就禁用了啁啾生成器103并且启用了PLL反馈路径。由于Vctr已经被设置到其期望值，所以PLL 102的锁定速度要快得多。根据一些实施例，PLL锁相和谐振器101的幅度和/或频率设定可以同时发生，以尽量减少整个系统的启动时间。
图4根据一些实施例图示了具有图1的装置并且具有谐振检测器的电路400。在一些实施例中，谐振检测器104包括峰值检测器104a、比较器104b、以及逻辑104c。在一些实施例中，峰值检测器104a监视来自谐振器101的RefClk的振荡器幅度，并且确定谐振器101的阻抗变化。一旦从RefClk检测到阻抗变化，峰值检测器104a就在Env中经历电压下降。Env被与参考Vref(其可由任何适当的源生成)进行比较。谐振检测器104使用这个信息来检测谐振频率，并且振荡器102d通过将Vchirp保持到检测值来开始在谐振频率下注入能量。在检测到脉冲Env后，逻辑104c改变ENchirp的极性(在一些情况下，是在经过一些等待时间之后)。一旦振荡器102d通过将Vchirp保持到检测值而开始在谐振频率下注入能量，ENchirp就会变成0，这就禁用了啁啾生成器103并且启用了PLL反馈路径。在各种实施例中，ENchirp可能不会在谐振检测之后立即改变其极性，而是可能有滤波器或等待时段，以确保ENchirp中没有毛刺。由于Vctr已经被设置到其期望值，所以PLL 102的锁定速度要快得多。在一些实施例中，当Env被断言时(例如，当检测到阻抗变化时)，逻辑104c还生成提升信号以增大缓冲器103f的驱动强度。提升信号被激活，以增大缓冲器103f的强度，用于固定持续时间的高电流注入。根据一些实施例，在提升被停用(例如，成为零)之后以及在禁用啁啾检测器(例如，ENchirp成为零)之后，PLL102操作开始。
图5根据一些实施例图示了示出图4的装置的定时图的图线500。从图线500明显可见，VCO 102d以高于期望值的频率开始，并且它被啁啾电压Vchirp逐渐降低。一旦检测到谐振，Vchirp就被保持恒定，并且驱动强度也同时被增大，以向谐振器中提供高注入能量。在一段时间之后，注入被禁用，并且PLL 102被启用。由于PLL 102以接近于期望值的预定控制电压(Vctr)开始，所以锁定时间很短。事实上，根据各种实施例，PLL102甚至可以在谐振器幅度和频率达到稳定状态之前实现锁定。
图6根据本公开的一些实施例图示了具有用于PLL的快速启动的装置的智能设备或者计算机系统或者SoC(System-on-Chip，片上系统)。要指出，图6的具有与任何其他附图中的元素相同的标号(或名称)的那些元素可按与所描述的相似的任何方式操作或工作，但不限于此。这里的任何一个块都可包括用于PLL的快速启动的装置。在一些实施例中，该装置提供一种快速启动技术，该技术重配置PLL电路，PLL电路通常存在于任何系统块中，在执行频率合成或补偿的谐振器驱动器之后。再利用PLL内部的振荡器以实现快速启动，引入了一些好处，例如通过在谐振时准确注入能量以及更快的PLL锁定来实现更快的启动，消除了设计和校准工作，以及更小的外形参数。
在一些实施例中，设备5500表示适当的计算设备，例如计算平板、移动电话或智能电话、膝上型电脑、桌面型电脑、物联网(Internet-of-Things，IOT)设备、服务器、可穿戴设备、机顶盒、具备无线能力的电子阅读器，等等。将会理解，某些组件被概括示出，并且在设备5500中没有示出这种设备的所有组件。
在一示例中，设备5500包括SoC(片上系统)5501。在图6中利用虚线来图示SoC5501的示例边界，其中一些示例组件被图示为被包括在SoC 5501内——然而，SoC 5501可包括设备5500的任何适当组件。
在一些实施例中，设备5500包括处理器5504。处理器5504可包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件、处理核心，或者其他处理实现，例如多个计算、图形、加速器、I/O和/或其他处理芯片的分解组合。处理器5504执行的处理操作包括对其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括关于与人类用户或与其他设备的I/O(输入/输出)的操作、关于功率管理的操作、关于将计算设备5500连接到另一设备的操作，等等。处理操作还可包括与音频I/O和/或显示I/O有关的操作。
在一些实施例中，处理器5504包括多个处理核心(也称为核心)5508a、5508b、5508c。虽然在图6中只图示了三个核心5508a、5508b、5508c，但处理器5504可包括任何其他适当数目的处理核心，例如数十个或者甚至数百个处理核心。处理器核心5508a、5508b、5508c可被实现在单个集成电路(IC)芯片上。此外，芯片可包括一个或多个共享的和/或私有的缓存、总线或互连、图形和/或存储器控制器，或者其他组件。
在一些实施例中，处理器5504包括缓存5506。在一示例中，缓存5506的一些部分可专用于个体核心5508(例如，缓存5506的第一部分专用于核心5508a，缓存5506的第二部分专用于核心5508b，等等依此类推)。在一示例中，缓存5506的一个或多个部分可以是在两个或更多个核心5508之间共享的。缓存5506可被分割成不同的级别，例如第1级(L1)缓存、第2级(L2)缓存、第3级(L3)缓存，等等。
在一些实施例中，处理器核心5504可包括取得单元来取得指令(包括带有条件分支的指令)来供核心5504执行。可以从诸如存储器5530之类的任何存储设备取得指令。处理器核心5504也可包括解码单元来对取得的指令解码。例如，解码单元可以将取得的指令解码成多个微操作。处理器核心5504可包括调度单元来执行与存储经解码的指令相关联的各种操作。例如，调度单元可保存来自解码单元的数据，直到指令准备好调谴为止，例如，直到解码的指令的所有源值变得可用为止。在一个实施例中，调度单元可调度和/或发出(或调谴)解码的指令到执行单元以便执行。
执行单元可在调谴的指令被解码(例如，被解码单元解码)和派谴(例如，被调度单元调谴)之后执行这些指令。在一实施例中，执行单元可包括多于一个执行单元(例如成像计算单元、图形计算单元、通用计算单元，等等)。执行单元也可以执行各种算术操作，例如加法、减法、乘法和/或除法，并且可包括一个或多个算术逻辑单元(arithmetic logicunit，ALU)。在一实施例中，协处理器(未示出)可联合执行单元来执行各种算术操作。
另外，执行单元可乱序地执行指令。因此，处理器核心5504在一个实施例中可以是乱序处理器核心。处理器核心5504也可包括引退单元。引退单元可以在执行的指令被提交之后引退这些指令。在一实施例中，执行的指令的引退可导致处理器状态被从指令的执行提交、指令所使用的物理寄存器被解除分配，等等。处理器核心5504也可包括总线单元来使能处理器核心5504的组件和其他组件之间经由一个或多个总线的通信。处理器核心5504也可包括一个或多个寄存器来存储被核心5504的各种组件访问的数据(例如与指派的app优先级和/或子系统状态(模式)关联有关的值)。
在一些实施例中，设备5500包括连通性电路5531。例如，连通性电路5531包括硬件设备(例如，无线和/或有线连接器和通信硬件)和/或软件组件(例如，驱动器、协议栈)，来例如使得设备5500能够与外部设备通信。设备5500可与诸如其他计算设备、无线接入点或基站等等之类的外部设备相分离。
在一示例中，连通性电路5531可包括多种不同类型的连通性。概括来说，连通性电路5531可包括蜂窝连通性电路、无线连通性电路，等等。连通性电路5531的蜂窝连通性电路一般指的是由无线运营商提供的蜂窝网络连通性，例如经由以下所列项来提供的：GSM(global system for mobile communications，全球移动通信系统)或者变体或衍生物，CDMA(code division multiple access，码分多址接入)或者变体或衍生物，TDM(timedivision multiplexing，时分复用)或者变体或衍生物，第3代合作伙伴计划(3rdGeneration Partnership Project，3GPP)通用移动电信系统(Universal MobileTelecommunications Systems，UMTS)系统或者变体或衍生物，3GPP长期演进(Long-TermEvolution，LTE)系统或者变体或衍生物，3GPP LTE高级版(LTE-Advanced，LTE-A)系统或者变体或衍生物，第五代(5G)无线系统或者变体或衍生物，5G移动网络系统或者变体或衍生物，5G新无线电(New Radio，NR)系统或者变体或衍生物，或者其他蜂窝服务标准。连通性电路5531的无线连通性电路(或无线接口)指的是非蜂窝的无线连通性，并且可包括个人区域网(例如蓝牙、近场，等等)、局域网(例如Wi-Fi)和/或广域网(例如WiMax)，和/或其他无线通信。在一示例中，连通性电路5531可包括网络接口，例如有线或无线接口，例如，使得系统实施例可被包含到无线设备(例如，蜂窝电话或个人数字助理)中。
在一些实施例中，设备5500包括控制中枢5532，该控制中枢表示关于与一个或多个I/O设备的交互的硬件设备和/或软件组件。例如，处理器5504可经由控制中枢5532与显示器5522、一个或多个外围设备5524、存储设备5528、一个或多个其他外部设备5529等等中的一个或多个进行通信。控制中枢5532可以是芯片组、平台控制中枢(Platform ControlHub，PCH)，等等。
例如，控制中枢5532说明了连接到设备5500的附加设备的一个或多个连接点，例如，通过这些附加设备用户可与系统交互。例如，可附接到设备5500的设备(例如，设备5529)包括麦克风设备、扬声器或立体声系统、音频设备、视频系统或其他显示设备、键盘或小键盘设备、或者用于特定应用的其他I/O设备，例如读卡器或其他设备。
如上所述，控制中枢5532可与音频设备、显示器5522等等交互。例如，通过麦克风或其他音频设备的输入可为设备5500的一个或多个应用或功能提供输入或命令。此外，取代显示输出，或者除了显示输出以外，还可提供音频输出。在另一示例中，如果显示器5522包括触摸屏，则显示器5522也充当输入设备，该输入设备可至少部分由控制中枢5532来管理。在计算设备5500上也可以有额外的按钮或开关来提供由控制中枢5532管理的I/O功能。在一个实施例中，控制中枢5532管理诸如加速度计、相机、光传感器或其他环境传感器之类的设备，或者可被包括在设备5500中的其他硬件。输入可以是直接用户交互的一部分，以及向系统提供环境输入以影响其操作(例如对噪声进行过滤，调整显示器以进行亮度检测，对相机应用闪光灯，或者其他特征)。
在一些实施例中，控制中枢5532可以利用任何适当的通信协议耦合到各种设备，例如PCIe(Peripheral Component Interconnect Express，快速外围组件互连)、USB(Universal Serial Bus，通用串行总线)、Thunderbolt、高清晰度多媒体接口(HighDefinition Multimedia Interface，HDMI)、Firewire，等等。
在一些实施例中，显示器5522表示提供视觉和/或触觉显示来供用户与设备5500交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示器5522可包括显示接口、显示屏、和/或用于向用户提供显示器的硬件设备。在一些实施例中，显示器5522包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。在一示例中，显示器5522可以直接与处理器5504进行通信。显示器5522可以是像在移动电子设备或膝上型电脑设备中那样的内部显示设备或者经由显示接口(例如，DisplayPort等等)附接的外部显示设备中的一个或多个。在一个实施例中，显示器5522可以是头戴式显示器(head mounted display，HMD)，例如立体显示设备，来用于虚拟现实(virtual reality，VR)应用或增强现实(augmentedreality，AR)应用中。
在一些实施例中，虽然在附图中没有图示，但除了处理器5504以外(或者取代处理器5504)，设备5500还可包括图形处理单元(Graphics Processing Unit，GPU)，该图形处理单元包括一个或多个图形处理核心，其可控制在显示器5522上显示内容的一个或多个方面。
控制中枢5532(或者平台控制器中枢)可包括硬件接口和连接器，以及软件组件(例如，驱动器、协议栈)，来进行例如到外围设备5524的外围连接。
将会理解，设备5500既可以是其他计算设备的外围设备，也可以有外围设备连接到它。设备5500可具有“坞接”连接器来连接到其他计算设备，以便例如管理设备5500上的内容(例如，下载和/或上传、改变、同步)。此外，坞接连接器可允许设备5500连接到某些外设，这些外设允许计算设备5500控制例如到视听或其他系统的内容输出。
除了专属坞接连接器或其他专属连接硬件以外，设备5500还可经由常见的或者基于标准的连接器来进行外围连接。常见类型可包括通用串行总线(Universal Serial Bus，USB)连接器(其可包括若干种不同硬件接口中的任何一种)、包括MiniDisplayPort(MDP)在内的DisplayPort、高清晰度多媒体接口(High Definition Multimedia Interface，HDMI)、Firewire、或者其他类型。
在一些实施例中，连通性电路5531可耦合到控制中枢5532，例如除了直接耦合到处理器5504以外或者取代直接耦合到处理器5504。在一些实施例中，显示器5522可耦合到控制中枢5532，例如除了直接耦合到处理器5504以外或者取代直接耦合到处理器5504。
在一些实施例中，设备5500包括存储器5530，其经由存储器接口5534耦合到处理器5504。存储器5530包括用于存储设备5500中的信息的存储器设备。
在一些实施例中，存储器5530包括装置来维持稳定的钟控，如参考各种实施例所描述。存储器可包括非易失性存储器设备(如果到存储器设备的电力中断，状态不会变化)和/或易失性存储器设备(如果到存储器设备的电力中断，则状态是不确定的)。存储器设备5530可以是动态随机访问存储器(dynamic random-access memory，DRAM)设备、静态随机访问存储器(static random-access memory，SRAM)设备、闪存设备、相变存储器设备、或者具有适当的性能来用作进程存储器的某种其他存储器设备。在一个实施例中，存储器5530可充当设备5500的系统存储器，以存储数据和指令来在一个或多个处理器5504执行应用或进程时使用。存储器5530可存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与设备5500的应用和功能的执行有关的系统数据(无论是长期的还是暂时的)。
各种实施例和示例的元素也可以以用于存储计算机可执行指令(例如，实现本文论述的任何其他过程的指令)的机器可读介质(例如，存储器5530)的形式来提供。机器可读介质(例如，存储器5530)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(phase change memory，PCM)、或者适合用于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)被下载，该计算机程序可经由通信链路(例如，调制解调器或网络连接)借由数据信号被从远程计算机(例如，服务器)传送到作出请求的计算机(例如，客户端)。
在一些实施例中，设备5500包括温度测量电路5540，例如用于测量设备5500的各种组件的温度。在一示例中，温度测量电路5540可以被嵌入，或者耦合或附接到其温度要被测量和监视的各种组件。例如，温度测量电路5540可测量核心5508a、5508b、5508c、电压调节器5514、存储器5530、SoC 5501的主板和/或设备5500的任何适当组件中的一个或多个的温度(或者其内的温度)。在一些实施例中，温度测量电路5540包括低功率混合反向(lowpower hybrid reverse，LPHR)带隙基准(bandgap reference，BGR)和数字温度传感器(digital temperature sensor，DTS)，它利用亚阈值金属氧化物半导体(metal oxidesemiconductor，MOS)晶体管和PNP寄生双极结晶体管(Bi-polar Junction Transistor，BJT)器件来形成作为可配置BGR或DTS操作模式的基础的反向BGR。LPHR体系结构使用低成本MOS晶体管和标准的寄生PNP器件。基于反向带隙电压，LPHR可作为可配置的BGR工作。通过比较可配置BGR与经缩放的基极-发射极电压，该电路也可作为具有线性传递函数的DTS来运转，并具有单温度修整以获得高准确性。
在一些实施例中，设备5500包括功率测量电路5542，例如用于测量设备5500的一个或多个组件消耗的功率。在一示例中，除了测量功率以外，或者取代测量功率，功率测量电路5542还可以测量电压和/或电流。在一示例中，功率测量电路5542可以被嵌入，或者耦合或附接到其功率、电压和/或电流消耗要被测量和监视的各种组件。例如，功率测量电路5542可测量由一个或多个电压调节器5514供应的功率、电流和/或电压、供应到SoC 5501的功率、供应到设备5500的功率、由设备5500的处理器5504(或任何其他组件)消耗的功率，等等。
在一些实施例中，设备5500包括一个或多个电压调节器电路，统称为电压调节器(voltage regulator，VR)5514。VR 5514按适当的电压水平生成信号，这些信号可被供应来操作设备5500的任何适当组件。仅作为示例，VR 5514被图示为向设备5500的处理器5504供应信号。在一些实施例中，VR 5514接收一个或多个电压标识(Voltage Identification，VID)信号，并且基于VID信号生成处于适当水平的电压信号。对于VR 5514可以利用各种类型的VR。例如，VR 5514可包括“降压”VR、“升压”VR、降压和升压VR的组合、低压差(lowdropout，LDO)调节器、开关DC-DC调节器、基于恒定导通时间控制器的DC-DC调节器，等等。降压VR一般被用于其中输入电压需要被以小于单位一的比率变换成输出电压的电力输送应用中。升压VR一般被用于其中输入电压需要被以大于单位一的比率变换成输出电压的电力输送应用中。在一些实施例中，每个处理器核心具有其自己的VR，该VR被PCU 5510a/b和/或PMIC 5512所控制。在一些实施例中，每个核心具有分布式LDO的网络，来提供对功率管理的高效控制。LDO可以是数字的，模拟的，或者是数字或模拟LDO的组合。在一些实施例中，VR5514包括电流跟踪装置来测量通过(一个或多个)电力供应轨的电流。
在一些实施例中，VR 5514包括数字控制方案，来管理比例-积分-微分(proportional-integral-derivative，PID)滤波器(也被称为数字III型补偿器)的状态。数字控制方案控制PID滤波器的积分器来实现饱和占空比的非线性控制，在此期间PID的比例和微分项被设置为0，而积分器及其内部状态(先前值或存储器)被设置为作为当前标称占空比加上deltaD之和的占空比。deltaD是用于从ICCmin到ICCmax调节电压调节器的最大占空比增量，并且是可以在流片后设置的配置寄存器。状态机从非线性全开状态(这使输出电压Vout回到调节窗口)转移到将输出电压维持在略高于所需参考电压Vref的开环占空比。在按所命令的占空比的这个开环状态中经过一段时间后，状态机于是斜降开环占空比值，直到输出电压接近指令的Vref为止。这样，来自VR 5514的输出供应上的输出颤动被完全消除(或基本消除)，并且只有一个单一的欠冲转变，这可导致基于比较器延迟和负载的di/dt与可用输出解耦电容的保证Vmin。
在一些实施例中，VR 5514包括单独的自启动控制器，它在没有熔丝和/或修整信息的情况下发挥作用。自启动控制器保护VR 5514免受大的浪涌电流和电压过冲的影响，同时能够遵循系统施加的可变VID(电压标识)参考斜坡。在一些实施例中，自启动控制器使用内置到控制器中的松弛振荡器来设置降压转换器的开关频率。可以利用时钟或电流参考来将该振荡器初始化到接近期望的操作频率。VR 5514的输出与振荡器弱耦合，以设置闭环操作的占空比。该控制器是自然偏置的，从而输出电压总是略高于设置点，消除了对于任何工艺、电压和/或温度(process,voltage,and/or temperature，PVT)施加的修整的需要。
在一些实施例中，设备5500包括一个或多个时钟生成器电路，统称为时钟生成器5516。时钟生成器5516可按适当的频率水平生成时钟信号，这些信号可被供应给设备5500的任何适当组件。仅作为示例，时钟生成器5516被图示为向设备5500的处理器5504供应时钟信号。在一些实施例中，时钟生成器5516接收一个或多个频率标识(FrequencyIdentification，FID)信号，并且基于FID信号按适当的频率生成时钟信号。
在一些实施例中，设备5500包括向设备5500的各种组件供应电力的电池5518。仅作为示例，电池5518被图示为在向处理器5504供应电力。虽然在附图中没有图示，但设备5500可包括充电电路，以例如基于从交流电(Alternating Current，AC)适配器接收的AC电力供应来对电池进行再充电。
在一些实施例中，电池5518周期性地检查实际电池容量或能量，并且充电到预设的电压(例如，4.1V)。电池随后决定电池容量或能量。如果容量或能量不足，那么电池中的装置或者与电池相关联的装置就会将充电电压略微增大到容量充足的点(例如，从4.1V到4.11V)。周期性检查并且略微增大充电电压的过程被执行，直到充电电压达到规格限制(例如4.2V)为止。本文描述的方案具有益处，例如可以延长电池寿命，可以降低能量储备不足的风险，可以尽可能地使用突发功率，和/或甚至可以使用更高的突发功率。
在一些实施例中，充电电路(例如，5518)包括降压-升压转换器。这个降压-升压转换器包括DrMOS或者DrGaN器件，用于替代传统的降压-升压转换器的半桥。这里的各种实施例是参考DrMOS来描述的。然而，实施例适用于DrGaN。DrMOS器件由于降低了寄生性和优化了MOSFET封装，因此允许更好的功率转换效率。由于死区时间管理是在DrMOS内部的，因此死区时间管理比传统的降压-升压转换器更准确，从而带来了更高的转换效率。更高的操作频率允许了更小的电感器尺寸，这进而又减小了包括基于DrMOS的降压-升压转换器的充电器的z高度。各种实施例的降压-升压转换器包括用于DrMOS器件的双折自举(dual-foldedbootstrap)。在一些实施例中，除了传统的自举电容器以外，还添加了折叠式自举电容器，这些折叠式自举电容器将电感器节点交叉耦合到两组DrMOS开关。
在一些实施例中，设备5500包括功率控制单元(Power Control Unit，PCU)5510(也称为功率管理单元(Power Management Unit，PMU)、功率管理控制器(PowerManagement Controller，PMC)、功率单元(p单元)，等等)。在一示例中，PCU 5510的一些部分可以由一个或多个处理核心5508实现，并且PCU 5510的这些部分被利用虚线框来象征性图示并且被标注为PCU 5510a。在一示例中，PCU 5510的一些其他部分可被实现在处理核心5508的外部，并且PCU 5510的这些部分被利用虚线框来象征性图示并且被标注为PCU5510b。PCU 5510可为设备5500实现各种功率管理操作。PCU 5510可包括硬件接口、硬件电路、连接器、寄存器等等，以及软件组件(例如，驱动器、协议栈)，来为设备5500实现各种功率管理操作。
在各种实施例中，PCU或者PMU 5510是以层次化方式组织的，形成层次化功率管理(hierarchical power management，HPM)。各种实施例的HPM构建了一种能力和基础设施，允许了对平台的封装级管理，同时仍然迎合可能存在于封装中的构成管芯之间的自治岛屿。HPM并不假定物理分区到域的预定映射。HPM域可与集成在小管芯内部的功能对齐，与小管芯边界对齐，与一个或多个小管芯对齐，与配套管芯对齐，甚至与分立的CXL器件对齐。HPM解决了同一管芯的多个实例的集成，与集成在同一管芯或者单独管芯上的专有功能或者第三方功能(甚至是经由CXL(例如，Flexbus)连接的加速器)相混合，这些加速器可能在封装内部，或者以分立的外形参数存在。
HPM使设计者能够满足可缩放性、模块化和后期绑定的目标。HPM还允许利用可能已经存在于其他管芯上的PMU功能，而不是在平坦方案中被禁用。HPM使得能够管理任何任意的功能集合，与它们的集成水平无关。各种实施例的HPM是可缩放的、模块化的，可与对称的多芯片处理器(multi-chip processor，MCP)一起工作，也可与非对称的MCP一起工作。例如，HPM不需要信号PM控制器和封装基础设施，就能增长到超出合理的缩放限制。HPM使得能够在封装中后期添加管芯，而不需要基础管芯基础设施中的改变。HPM解决了不同工艺技术节点的管芯耦合在单个封装中的分解解决方案的需求。HPM还解决了封装内和封装外的配套管芯集成解决方案的需求。
在各种实施例中，每个管芯(或者小管芯)包括功率管理单元(PMU)或者p单元。例如，处理器管芯可具有监督者p单元，被监督者p单元，或者双重角色的监督者/被监督者p单元。在一些实施例中，I/O管芯具有其自己的双重角色p单元，例如监督者和/或被监督者p单元。每个管芯中的p单元可以是通用p单元的实例。在一个这样的示例中，所有的p单元具有相同的能力和电路，但被(动态地或者静态地)配置为扮演监督者、被监督者和/或两者的角色。在一些实施例中，用于计算管芯的p单元是计算p单元的实例，而用于IO管芯的p单元是不同于计算p单元的IO p单元的实例。取决于角色，p单元获取特定的责任来管理多芯片模块和/或计算平台的功率。虽然各种p单元被描述为多芯片模块或者片上系统中的管芯，但p单元也可以是外部设备的一部分，例如I/O设备的一部分。
这里，各种p单元不一定要是相同的。HPM体系结构可以操作非常不同类型的p单元。p单元的一个共同特征是，它们被预期接收HPM消息，并且被预期能够理解这些消息。在一些实施例中，IO管芯的p单元可能与计算管芯的p单元不同。例如，IO p单元中的每一类寄存器的寄存器实例的数目与计算管芯的p单元中的不同。IO管芯有能力成为CXL连接器件的HPM监督器，但计算管芯可能不需要有这种能力。IO管芯和计算管芯也具有不同的固件流程，以及可能不同的固件镜像。这些都是实现方式可以做出的选择。HPM体系结构可选择具有一个超集固件镜像，并且选择性地执行与固件所关联的管芯类型相关的流程。或者，对于每个p单元类型，可以有一个客户固件；它可允许每个p单元类型的固件存储要求的大小更加精简。
每个管芯中的p单元可被配置为监督者p单元、被监督者p单元或者具有监督者/被监督者的双重角色。这样，p单元可以为各种域执行监督者或被监督者的角色。在各种实施例中，p单元的每个实例能够自主地管理本地专用资源，并且包含聚合数据和在实例间通信的结构，以使得被配置为共享资源监督者的实例能够进行共享资源管理。提供了一种基于消息和导线的基础设施，它可被复制并且配置来促进多个p单元之间的管理和流动。
在一些实施例中，功率和热阈值由监督者p单元传达给被监督者p单元。例如，监督者p单元了解每个管芯的工作负载(当前和未来)、每个管芯的功率测量值以及其他参数(例如，平台级功率边界)，并且为每个管芯确定新的功率限制。这些功率限制随后被监督者p单元经由一个或多个互连和架构传达给被监督者p单元。在一些实施例中，架构指的是一组架构和互连，其中包括第一架构、第二架构和快速响应互连。在一些实施例中，第一架构被用于监督者p单元和被监督者p单元之间的共同通信。这些共同通信包括基于若干个因素(例如，未来的工作负载、用户行为，等等)规划的管芯的电压、频率和/或功率状态的变化。在一些实施例中，第二架构被用于监督者p单元和被监督者p单元之间的更高优先级的通信。更高优先级的通信的示例包括由于可能的热失控条件、可靠性问题等等而要扼制的消息。在一些实施例中，快速响应互连被用于传达所有管芯的快速或者硬扼制。在此情况下，例如，监督者p单元可向所有其他p单元发送快速扼制消息。在一些实施例中，快速响应互连是传统的互连，其功能可由第二架构来执行。
各种实施例的HPM体系结构实现了对称和/或非对称管芯的可缩放性、模块化和后期绑定。这里，对称管芯是相同大小、类型和/或功能的管芯，而非对称管芯是不同大小、类型和/或功能的管芯。层次化方案还允许了利用可能已经存在于其他管芯上的PMU功能，而不是在传统的平坦功率管理方案中将其禁用。HPM并不假定物理分区到域的预定映射。HPM域可与集成在小管芯内部的功能对齐，与小管芯边界对齐，与一个或多个小管芯对齐，与配套管芯对齐，甚至与分立的CXL器件对齐。HPM使得能够管理任何任意的功能集合，与它们的集成水平无关。在一些实施例中，基于一个或多个因素宣布p单元为监督者p单元。这些因素包括存储器大小、物理约束(例如，引脚输出数目)、以及传感器的位置(例如，温度、功率消耗，等等)，以确定处理器的物理限制。
各种实施例的HPM体系结构提供了一种缩放功率管理的手段，使得单个p单元实例不需要意识到整个处理器。这使得功率管理的粒度能够更小，并且改善了响应时间和有效性。层次化结构维持了对用户的单片视图。例如，在操作系统(OS)级别，HPM体系结构给予OS单一的PMU视图，即使PMU在物理上是分布在一个或多个监督者-被监督者配置中的。
在一些实施例中，HPM体系结构是集中式的，其中一个监督者控制所有被监督者。在一些实施例中，HPM体系结构是分散的，其中各种管芯中的各种p单元通过对等通信来控制整体功率管理。在一些实施例中，HPM体系结构是分布式的，其中对于不同的域，有不同的监督者。分布式体系结构的一个示例是树状体系结构。
在一些实施例中，设备5500包括功率管理集成电路(Power ManagementIntegrated Circuit，PMIC)5512，以例如为设备5500实现各种功率管理操作。在一些实施例中，PMIC 5512是可重配置功率管理IC(Reconfigurable Power Management IC，RPMIC)和/或IMVP(
Figure BDA0003612339990000201
Mobile Voltage Positioning，
Figure BDA0003612339990000202
移动电压定位)。在一示例中，PMIC在与处理器5504分离的IC管芯内。这可为设备5500实现各种功率管理操作。PMIC 5512可包括硬件接口、硬件电路、连接器、寄存器，等等，以及软件组件(例如，驱动器、协议栈)，来为设备5500实现各种功率管理操作。
在一示例中，设备5500包括PCU 5510或PMIC 5512的一者或两者。在一示例中，PCU5510或者PMIC 5512中的任何一者在设备5500中可以不存在，因此这些组件是利用虚线来图示的。
设备5500的各种功率管理操作可以由PCU 5510、由PMIC 5512或者由PCU 5510和PMIC 5512的组合来执行。例如，PCU 5510和/或PMIC5512可以为设备5500的各种组件选择功率状态(例如，P状态)。例如，PCU 5510和/或PMIC 5512可以为设备5500的各种组件选择功率状态(例如，根据ACPI(Advanced Configuration and Power Interface，高级配置和电力接口)规范)。仅作为示例，PCU 5510和/或PMIC 5512可以使得设备5500的各种组件转变到睡眠状态、转变到活跃状态、转变到适当的C状态(例如，C0状态，或者另一适当的C状态，根据ACPI规范)，等等。在一示例中，PCU 5510和/或PMIC 5512可以控制由VR 5514输出的电压和/或由时钟生成器输出的时钟信号的频率，例如分别通过输出VID信号和/或FID信号。在一示例中，PCU 5510和/或PMIC 5512可以控制电池功率使用、电池5518的充电以及与功率节省操作有关的特征。
时钟生成器5516可包括锁相环(phase locked loop，PLL)、锁频环(frequencylocked loop，FLL)、或者任何适当的时钟源。在一些实施例中，处理器5504的每个核心具有其自己的时钟源。这样，每个核心可按独立于其他核心的操作频率的频率来进行操作。在一些实施例中，PCU5510和/或PMIC 5512执行自适应或者动态频率缩放或调整。例如，如果核心没有在以其最大功率消耗阈值或限度进行操作，则可增大该处理器核心的时钟频率。在一些实施例中，PCU 5510和/或PMIC 5512确定处理器的每个核心的操作条件，并且当PCU5510和/或PMIC 5512确定核心在以低于目标性能水平操作时，机会主义地调整该核心的频率和/或供电电压，而核心钟控源(例如，该核心的PLL)不会失去锁定。例如，如果核心在从电力供应轨汲取电流，该电流小于为该核心或处理器5504分配的总电流，则PCU 5510和/或PMIC 5512可临时增大对于该核心或处理器5504的功率汲取(例如，通过增大时钟频率和/或电力供应电压水平)，从而使得该核心或处理器5504可以按更高的性能水平来运转。这样，可以为处理器5504临时地增大电压和/或频率，而不会违反产品可靠性。
在一示例中，PCU 5510和/或PMIC 5512可例如至少部分基于从功率测量电路5542、温度测量电路5540接收测量、接收电池5518的充电水平、和/或接收可用于功率管理的任何其他适当的信息，来执行功率管理操作。为此，PMIC 5512通信地耦合到一个或多个传感器，来感测/检测对于系统/平台的功率/热行为有影响的一个或多个因素中的各种值/变化。一个或多个因素的示例包括电流、电压垂落、温度、操作频率、操作电压、功率消耗、核心间通信活动，等等。这些传感器中的一个或多个可被设在计算系统的一个或多个组件或者逻辑/IP块的物理近邻(和/或与其热接触/耦合)。此外，(一个或多个)传感器在至少一个实施例中可直接耦合到PCU5510和/或PMIC 5512，以允许PCU 5510和/或PMIC 5512至少部分基于由这些传感器中的一个或多个检测到的(一个或多个)值来管理处理器核心能量。
还图示了设备5500的示例软件栈(虽然没有图示该软件栈的所有元素)。仅作为示例，处理器5504可以执行应用程序5550、操作系统5552、一个或多个功率管理(PowerManagement，PM)特定应用程序(例如，统称为PM应用5558)，等等。PM应用5558也可以被PCU5510和/或PMIC 5512执行。OS 5552也可包括一个或多个PM应用5556a、5556b、5556c。OS5552也可包括各种驱动器5554a、5554b、5554c等等，其中一些可以专用于功率管理目的。在一些实施例中，设备5500还可包括基本输入/输出系统(Basic Input/output System，BIOS)5520。BIOS 5520可以与OS 5552通信(例如，经由一个或多个驱动器5554)，与处理器5504通信，等等。
例如，PM应用5558、5556、驱动器5554、BIOS 5520等等中的一个或多个可用于实现功率管理特定任务，例如控制设备5500的各种组件的电压和/或频率，控制设备5500的各种组件的唤醒状态、睡眠状态和/或任何其他适当的功率状态，控制电池功率使用、电池5518的充电、与功率节省操作有关的特征，等等。
在一些实施例中，电池5518是锂金属电池，具有压力室，以允许电池上的压力均匀。压力室由用于给予电池均匀压力的金属板(例如均压板)支撑。压力室可包括受压气体、弹性材料、弹簧板，等等。压力室的外皮可以自由弯曲，其边缘受到(金属)皮肤的约束，但仍在压缩电池单元的板上施加均匀的压力。压力室给电池以均匀的压力，这用于实现高能量密度的电池，例如，电池寿命增加20％。
在一些实施例中，在PCU 5510a/b上执行的pCode具有为pCode的运行时支持使能额外的计算和遥测资源的能力。这里，pCode指的是由PCU5510a/b执行以管理5501的性能的固件。例如，pCode可以为处理器设置频率和适当的电压。pCode的一部分是可经由OS 5552来访问的。在各种实施例中，提供了机制和方法，这些机制和方法基于工作负载、用户行为和/或系统条件来动态地改变能量性能偏好(Energy Performance Preference，EPP)值。在OS 5552和pCode之间可以有定义明确的接口。该接口可以允许或者促进几个参数的软件配置和/或可以向pCode提供提示。作为示例，一EPP参数可以告知pCode算法是性能还是电池寿命更为重要。
这种支持也可由OS 5552完成，其方式是将机器学习支持包括为OS5552的一部分，并且或者通过机器学习预测来调节OS提示给硬件(例如，SoC 5501的各种组件)的EPP值，或者通过以与动态调节技术(Dynamic Tuning Technology，DTT)驱动器所做的类似的方式将机器学习预测递送给pCode。在这种模型中，OS 5552可以看到与DTT可用的相同的遥测集合。作为DTT机器学习提示设置的结果，pCode可调节其内部算法，以实现激活类型的机器学习预测之后的最优功率和性能结果。作为示例，pCode可以增大对处理器利用率变化的责任，以使能对用户活动的快速响应，或者可通过减小对处理器利用率的责任或者通过调节能量节省优化以节省更多的功率和增大性能损失来增大对于能量节省的偏向。这种方案可以促进节省更多的电池寿命，以防使能的活动的类型相对于系统能够使能的失去一些性能水平。pCode可包括用于动态EPP的算法，该算法可取得两个输入，一个来自OS 5552，另一个来自软件，例如DTT，并且可以选择性地选择提供更高的性能和/或响应能力。作为此方法的一部分，pCode可在DTT中使能一个选项来对于不同类型的活动为DTT调节其反应。
在一些实施例中，pCode改善了SoC在电池模式中的性能。在一些实施例中，pCode允许了电池模式中的大幅提高的SoC峰值功率极限水平(从而允许了更高的极速模式性能)。在一些实施例中，pCode实现了功率扼制，并且是英特尔的动态调节技术(DTT)的一部分。在各种实施例中，峰值功率极限被称为PL4。然而，实施例适用于其他峰值功率极限。在一些实施例中，pCode以防止系统意外关断(或者黑屏)的方式设置Vth阈值电压(平台将对SoC进行扼制的电压水平)。在一些实施例中，pCode根据阈值电压(Vth)计算Psoc,pk SoC峰值功率极限(例如，PL4)。这是两个依从的参数，如果一个被设置，则另一个可以被计算出来。pCode被用于基于系统参数，以及操作的历史，来最优地设置一个参数(Vth)。在一些实施例中，pCode提供了一种方案来基于可用电池功率(其变化缓慢)动态地计算扼制水平(Psoc,th)并且设置SoC扼制峰值功率(Psoc,th)。在一些实施例中，pCode基于Psoc,th来决定频率和电压。在这种情况下，扼制事件对SoC性能的负面影响较小。各种实施例提供了一种允许最大性能(Pmax)框架来进行操作的方案。
在一些实施例中，VR 5514包括电流传感器，来感测和/或测量通过VR 5514的高侧开关的电流。在一些实施例中，电流传感器使用在反馈中带有电容耦合输入的放大器，来感测放大器的输入偏移，这可在测量期间来进行补偿。在一些实施例中，在反馈中带有电容耦合输入的放大器被用来在输入共模规格被放松的区域中操作放大器，从而使得反馈环增益和/或带宽更高。在一些实施例中，在反馈中带有电容耦合输入的放大器被用来从转换器输入电压操作传感器，其方式是通过采用高PSRR(电力供应抑制比)调节器来创造一个局部、干净的供应电压，对开关区域中的电力网造成更少的干扰。在一些实施例中，该设计的一个变体可被用于对输入电压和控制器供应之间的差异进行采样，并将其重创建于电源的漏极电压和复制开关之间。这允许了传感器不被暴露于电力供应电压。在一些实施例中，在反馈中带有电容耦合输入的放大器被用来补偿电流感测期间输入电压中的与电力输送网络相关(PDN相关)的变化。
一些实施例使用三个组件来基于USB TYPE-C设备5529的状态调整SoC 5501的峰值功率。这些组件包括OS峰值功率管理器(OS 5552的一部分)、USB TYPE-C连接器管理器(OS 5552的一部分)、以及USB TYPE-C协议设备驱动器(例如，驱动器5554a、5554b、5554c之一)。在一些实施例中，当USB TYPE-C电力汇宿设备附接到SoC 5501或者与SoC 5501脱离时，USB TYPE-C连接器管理器向OS峰值功率管理器发送同步请求，并且当电力汇宿转变设备状态时，USB TYPE-C协议设备驱动器向峰值功率管理器发送同步请求。在一些实施例中，当USB TYPE-C连接器附接到电力汇宿并且活跃时(例如，高功率设备状态)，峰值功率管理器从CPU取得功率预算。在一些实施例中，当USB TYPE-C连接器脱离或者附接并且电力汇宿设备空闲时(最低设备状态)，峰值功率管理器将功率预算归还给CPU以获得性能。
在一些实施例中，提供了逻辑来为BIOS加电流程和睡眠退出流程(例如，S3、S4和/或S5)动态地挑选最佳操作处理核心。对引导处理器(bootstrap processor，BSP)的选择被转移到早期加电时间，而不是在任何时间的固定硬件选择。为了获得最大的启动性能，该逻辑在早期加电时选择最快的胜任核心作为BSP。此外，为了实现最大的功率节省，该逻辑选择功率效率最高的核心作为BSP。选择BSP的处理器或切换发生在启动以及加电流程(例如，S3、S4和/或S5流程)期间。
在一些实施例中，这里的存储器是以多级别存储器体系结构来组织的，并且其性能由分散方案来支配。该分散方案包括p单元5510和存储器控制器。在一些实施例中，该方案基于应用在如何使用远离处理器核心的存储器级别，对于平台5500中逐渐远离处理器的存储器级别，动态地平衡若干个参数，例如功率、热能、成本、时延和性能。在一些示例中，对远端存储器(far memory，FM)的状态的决策作出是分散的。例如，处理器功率管理单元(p单元)、近端存储器控制器(near memory controller，NMC)和/或远端存储器主机控制器(farmemory host controller，FMHC)在其各自的级别上对FM的功率和/或性能状态作出决策。这些决策被协调起来，以便对于给定的时间，提供FM的最优功率和/或性能状态。存储器的功率和/或性能状态自适应地变化，以适应变化中的工作负载和其他参数，即使当(一个或多个)处理器处于特定功率状态中时。
说明书中提及“一实施例”、“一个实施例”、“一些实施例”或者“其他实施例”的意思是联系这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定包括在所有实施例中。“一实施例”、“一个实施例”或者“一些实施例”的各种出现不一定全都指的是相同的实施例。如果说明书陈述“可”、“可能”或者“可以”包括某一组件、特征、结构或特性，那么并不是必须要包括该特定组件、特征、结构或特性。如果说明书或权利要求提及“一”元素，那么并不意味着只有一个该元素。如果说明书或权利要求提及“一额外”元素，那么并不排除有多于一个该额外元素。
在整个说明书各处，以及在权利要求中，术语“连接”的意思是直接连接，例如连接的事物之间的电连接、机械连接或磁连接，没有任何中间设备。
术语“耦合”的意思是直接或间接连接，例如连接的事物之间的直接电连接、机械连接或磁连接，或者通过一个或多个无源或有源中间设备的间接连接。
这里的术语“邻近”一般指的是一事物的位置与另一事物挨着(例如，紧挨着或者接近并且其间有一个或多个事物)或者毗邻(例如，与其邻接)。
术语“电路”或“模块”可以指被布置为与彼此合作来提供期望的功能的一个或多个无源和/或有源组件。
术语“信号”可以指至少一个电流信号、电压信号、磁信号、或者数据/时钟信号。“一”和“该”的含义包括多数指代。“在……中”的含义包括“在……中”和“在……上”。
术语“模拟信号”是任何这样的连续信号：对于该连续信号，该信号的时变特征(变量)是某个其他时变量的表示，即，类似于另一时变信号。
术语“数字信号”是这样的物理信号：它是例如任意比特流的或者数字化的(采样并且模数转换的)模拟信号的离散值(量化离散时间信号)的序列的表示。
术语“缩放”一般是指将某个设计(图解和布局)从一个工艺技术转换到另一个工艺技术并且可随后减小布局面积。在一些情况下，缩放也指从一个工艺技术到另一个工艺技术扩大设计的规模并且可随后增大布局面积。术语“缩放”一般也指在同一技术节点内缩小或扩大布局和器件的规模。术语“缩放”还可以指相对于另一参数(例如，电力供应水平)对信号频率进行的调整(例如，减慢或加速——即分别是缩小或放大)。
术语“基本上”、“接近”、“大致”、“近似”和“大约”一般是指在目标值的+/-10％内。
除非另有指明，否则使用序数形容词“第一”、“第二”和“第三”等等来描述共同对象只是表明相似对象的不同实例被引用，而并不打算暗示这样描述的对象必须在时间上、空间上、排名上或者以任何其他方式处于给定的序列中。
对于本公开而言，短语“A和/或B”和“A或B”的意思是(A)、(B)或者(A和B)。对于本公开而言，短语“A、B和/或C”的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。
说明书中和权利要求中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等等——如果有的话——是用于描述性目的的，而并不一定用于描述永久的相对位置。
要指出，附图的具有与任何其他附图的元素相同的标号(或名称)的那些元素可以按与所描述的相似的任何方式来操作或工作，但不限于此。
对于实施例而言，这里描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(metal oxide semiconductor，MOS)晶体管或其衍生物，其中MOS晶体管包括漏极、源极、栅极和体端子。晶体管和/或MOS晶体管衍生物也包括三栅和FinFET晶体管、栅极全包围圆柱体晶体管、隧道效应FET(Tunneling FET，TFET)、方形线晶体管、或者矩形带状晶体管、铁电FET(ferroelectric FET，FeFET)、或者像碳纳米管或自旋器件之类的实现晶体管功能的其他器件。MOSFET对称源极和漏极端子是相同的端子并且在这里可被互换使用。另一方面，TFET器件具有非对称源极和漏极端子。本领域技术人员将会明白，在不脱离本公开的范围的情况下，可以使用其他晶体管，例如双极结晶体管(BJT PNP/NPN)、BiCMOS、CMOS，等等。
这里，术语“监督者”(supervisor)一般是指功率控制器或者功率管理单元(“p单元”)，其单独地或者与一个或多个其他p单元合作地，监视和管理一个或多个关联的电力域的功率和性能相关参数。功率/性能相关参数可包括但不限于域功率、平台功率、电压、电压域电流、管芯电流、负载线、温度、设备时延、利用率、时钟频率、处理效率、当前/未来工作负载信息、以及其他参数。它可以为一个或多个域确定新的功率或性能参数(限制、平均操作，等等)。这些参数随后可经由一个或多个架构和/或互连，被传达给被监督者p单元，或者直接传达给被控制或者监视的实体，例如VR或者时钟扼制控制寄存器。监督者了解一个或多个管芯的工作负载(当前和未来)、一个或多个管芯的功率测量值和其他参数(例如，平台级功率边界)，并且确定一个或多个管芯的新功率限制。这些功率限制随后由监督者p单元经由一个或多个架构和/或互连传达给被监督者p单元。在一个管芯具有一个p单元的示例中，监督者(Svor)p单元也被称为监督者管芯。
这里，术语“被监督者”(supervisee)一般是指功率控制器或者功率管理单元(“p单元”)，其单独地或者与一个或多个其他p单元合作地，监视和管理一个或多个关联的电力域的功率和性能相关参数，并且接收来自监督者的指令，以为其关联的电力域设置功率和/或性能参数(例如，供应电压、操作频率、最大电流、扼制阈值，等等)。在一个管芯具有一个p单元的示例中，被监督者(Svee)p单元也可被称为被监督者管芯。注意，p单元可作为Svor、Svee或者同时作为Svor/Svee p单元。
这里，术语“处理器核心”一般是指独立的执行单元，它可在某个时间与其他核心并行地运行一个程序线程。处理器核心可包括专用的功率控制器或者功率控制单元(p单元)，其可被动态地或者静态地配置为监督者或者被监督者。在一些示例中，这个专用p单元也被称为自主p单元。在一些示例中，所有的处理器核心都具有相同的大小和功能，即，对称的核心。然而，处理器核心也可以是不对称的。例如，一些处理器核心的大小和/或功能与其他处理器核心不同。处理器核心可以是虚拟处理器核心或者物理处理器核心。
这里，术语“管芯”(die)一般是指一块连续的半导体材料(例如硅)，其中晶体管或者构成处理器核心的其他组件可位于其中。多核心处理器可在单个管芯上具有两个或更多个处理器，但另一种情况是，可分别在两个或更多个管芯上提供两个或更多个处理器。每个管芯具有专用的功率控制器或者功率控制单元(p单元)功率控制器或者功率控制单元(p单元)，其可动态或者静态地被配置为监督者或者被监督者。在一些示例中，管芯具有相同的尺寸和功能，即，对称的核心。然而，管芯也可以是不对称的。例如，一些管芯的尺寸和/或功能与其他管芯不同。
这里，术语“互连”是指两个或更多个点或节点之间的通信链路，或者通道。它可包括一个或多个单独的传导路径，例如导线、通孔、波导、无源组件和/或有源组件。它也可包括架构。
这里，术语“接口”一般是指用于与互连进行通信的软件和/或硬件。接口可包括逻辑和I/O驱动器/接收器，以通过互连或者一条或多条导线发送和接收数据。
这里，术语“架构”(fabric)一般是指具有已知的一组源、目的地、路由规则、拓扑和其他属性的通信机制。源和目的地可以是任何类型的数据处理功能单元，例如功率管理单元。架构可以是沿着管芯的x-y平面的二维跨越和/或沿着垂直和水平放置的管芯的堆叠的x-y-z平面的三维(3D)跨越。单个架构可跨越多个管芯。架构可采取任何拓扑，例如网状拓扑、星形拓扑、菊链状拓扑。架构可以是具有多个代理的片上网络(network-on-chip，NoC)的一部分。这些代理可以是任何功能单元。
这里的术语“小管芯”(dielet)或者“小芯片”(chiplet)一般是指物理上分立的半导体管芯，通常以如下方式与相邻的管芯连接：使跨管芯边界的架构像单个架构那样运作，而不是作为两个分立的架构运作。从而，至少一些管芯可以是小管芯。每个小管芯可包括一个或多个p单元，它们可动态或静态地被配置为监督者、被监督者或者这两者。
这里，术语“域”(domain)一般是指具有类似属性(例如，供应电压、操作频率、电路或逻辑的类型、和/或工作负载类型)和/或由特定代理控制的逻辑或者物理周界。例如，域可以是由特定监督者控制的一组逻辑单元或者功能单元。域也可被称为自主周界(Autonomous Perimeter，AP)。域可以是整个片上系统(SoC)或者是片上系统的一部分，并且由P单元管理。
此外，在一个或多个实施例中可按任何适当的方式来组合特定的特征、结构、功能或特性。例如，在与两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，可将第一实施例与第二实施例相组合。
虽然已经结合其特定实施例描述了本公开，但本领域普通技术人员根据前述描述，将会清楚这种实施例的许多替换、修改和变化。本公开的实施例打算包含落在所附权利要求的宽广范围内的所有这样的替换、修改和变化。
此外，为了图示和论述的简单，并且为了不模糊本公开，在给出的附图内可能示出或者不示出到集成电路(IC)芯片和其他组件的公知电力/接地连接。另外，可能以框图形式示出布置以避免模糊本公开，并且同时也考虑到了如下事实：关于这种框图布置的实现的具体细节是高度取决于要在其内实现本公开的平台的(即，这种具体细节应当完全在本领域技术人员的视野内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，本领域技术人员应当清楚，没有这些具体细节，或者利用这些具体细节的变体，也可实现本公开。说明书从而应当被认为是说明性的，而不是限制性的。
以下示例涉及进一步的实施例。示例中的具体细节可被用在一个或多个实施例中的任何地方。也可以对于方法或过程实现本文描述的装置的所有可选特征。可以按任何组合来组合这些示例。例如，示例4可以与示例2相组合。
示例1：一种装置，包括：谐振器；与所述谐振器相耦合的锁相环(PLL)；以及多个开关，来在配置阶段期间以开环方式操作所述PLL以确定所述PLL的目标振荡频率设置，其中所述PLL的开环耦合到所述谐振器。
示例2：如示例1所述的装置，其中，所述谐振器包括与反相器相耦合的振荡器，其中，所述振荡器的输出是参考时钟，该参考时钟经由所述多个开关中的第一开关被提供给所述PLL。
示例3：如示例2所述的装置，其中，所述谐振器的振荡器是晶体振荡器。
示例4：如示例2所述的装置，包括逻辑，用来在所述配置阶段期间断开所述第一开关。
示例5：如示例1所述的装置，包括生成器，来在所述配置阶段期间为所述PLL的振荡器生成振荡频率设置，其中，所述振荡频率设置是经由所述多个开关中的第二开关提供的。
示例6：如示例5所述的装置，包括第三开关，其在所述配置阶段期间禁用所述振荡器的正常控制，其中，所述正常控制是由所述PLL的闭环操作生成的，其中，所述第三开关属于所述多个开关。
示例7：如示例6所述的装置，其中，所述多个开关在频率合成阶段期间使得所述PLL以闭环方式操作，其中，在所述频率合成阶段开始时，最近保存的振荡频率设置被提供给所述PLL的振荡器。
示例8：如示例5所述的装置，其中，所述PLL的振荡器是以下项之一：压控振荡器，基于LC谐振回路的振荡器，或者数字控制的振荡器。
示例9：如示例1所述的装置，包括谐振检测器，来监视所述谐振器的输出并且检测谐振器的阻抗变化。
示例10：如示例9所述的装置，其中，所述谐振检测器用于在检测到谐振器的阻抗变化之后，使得所述多个开关以闭环方式操作所述PLL。
示例11：如示例1所述的装置，其中，所述PLL是以下项之一：模拟PLL，数字PLL，混合信号PLL，或者LC PLL。
示例12：如示例1所述的装置，其中，所述PLL的输出被用作另一个PLL的输入时钟。
示例13：一种装置，包括：锁相环(PLL)，其具有振荡器；与所述PLL相耦合的谐振器；以及电路，用来在配置阶段期间以开环方式操作所述PLL并且将能量从所述振荡器注入到所述谐振器，并且在所述谐振器的阻抗变化被检测到之后以闭环方式操作所述PLL。
示例14：如示例13所述的装置，包括生成器，来在所述配置阶段期间为所述PLL的振荡器生成振荡频率设置，其中，所述振荡频率设置是经由多个开关中的第一开关提供的。
示例15：如示例14所述的装置，包括第二开关，其在所述配置阶段期间禁用所述振荡器的正常控制，其中，所述正常控制是由所述PLL的闭环操作生成的，其中，所述第二开关属于所述多个开关。
示例16：如示例15所述的装置，其中，所述多个开关在频率合成阶段期间使得所述PLL以闭环方式操作，其中，在所述频率合成阶段开始时，最近保存的振荡频率设置被提供给所述PLL的振荡器。
示例17：一种系统，包括：存储器，来存储一个或多个指令；处理器电路，来执行所述一个或多个指令，所述处理器电路与所述存储器相耦合；无线接口，来允许所述处理器电路与另一设备通信，其中，所述处理器电路包括：与谐振器相耦合的锁相环(PLL)；以及多个开关，来在配置阶段期间以开环方式操作所述PLL以确定所述PLL的目标振荡频率设置，其中所述PLL的开环耦合到所述谐振器。
示例18：如示例17所述的系统，其中，所述谐振器在管芯外。
示例19：如示例17所述的系统，其中所述处理器电路包括生成器，来在所述配置阶段期间为所述PLL的振荡器生成振荡频率设置，其中，所述振荡频率设置是经由所述多个开关中的第二开关提供的，其中所述多个开关包括第三开关，该第三开关在所述配置阶段期间禁用所述振荡器的正常控制，其中，所述正常控制是由所述PLL的闭环操作生成的。
示例20：如示例19所述的系统，其中，所述多个开关在频率合成阶段期间使得所述PLL以闭环方式操作，其中，在所述频率合成阶段开始时，最近保存的振荡频率设置被提供给所述PLL的振荡器。
提供了摘要，它将允许读者确定本技术公开的性质和主旨。摘要是带着如下理解提交的：它不会被用于限制权利要求的范围或含义。特此将所附权利要求纳入到详细描述中，其中每个权利要求独立作为一个单独的实施例。

Claims (20)

1.一种用于快速启动的装置，所述装置包括：
谐振器；
与所述谐振器相耦合的锁相环(PLL)；以及
多个开关，来在配置阶段期间以开环方式操作所述PLL以确定所述PLL的目标振荡频率设置，其中所述PLL的开环耦合到所述谐振器。
2.如权利要求1所述的装置，其中，所述谐振器包括与反相器相耦合的振荡器，其中，所述振荡器的输出是参考时钟，该参考时钟经由所述多个开关中的第一开关被提供给所述PLL。
3.如权利要求2所述的装置，其中，所述谐振器的振荡器是晶体振荡器。
4.如权利要求2所述的装置，还包括逻辑，用来在所述配置阶段期间断开所述第一开关。
5.如权利要求1所述的装置，还包括生成器，来在所述配置阶段期间为所述PLL的振荡器生成振荡频率设置，其中，所述振荡频率设置是经由所述多个开关中的第二开关提供的。
6.如权利要求5所述的装置，还包括第三开关，其在所述配置阶段期间禁用所述振荡器的正常控制，其中，所述正常控制是由所述PLL的闭环操作生成的，其中，所述第三开关属于所述多个开关。
7.如权利要求6所述的装置，其中，所述多个开关在频率合成阶段期间使得所述PLL以闭环方式操作，其中，在所述频率合成阶段开始时，最近保存的振荡频率设置被提供给所述PLL的振荡器。
8.如权利要求5所述的装置，其中，所述PLL的振荡器是以下项之一：压控振荡器，基于LC谐振回路的振荡器，或者数字控制的振荡器。
9.如权利要求1所述的装置，还包括谐振检测器，来监视所述谐振器的输出并且检测谐振器的阻抗变化。
10.如权利要求9所述的装置，其中，所述谐振检测器用于在检测到谐振器的阻抗变化之后，使得所述多个开关以闭环方式操作所述PLL。
11.如权利要求1所述的装置，其中，所述PLL是以下项之一：模拟PLL，数字PLL，混合信号PLL，或者LC PLL。
12.如权利要求1-11中任一项所述的装置，其中，所述PLL的输出被用作另一个PLL的输入时钟。
13.一种用于快速启动的装置，所述装置包括：
锁相环(PLL)，其具有振荡器；
与所述PLL相耦合的谐振器；以及
电路，用来在配置阶段期间以开环方式操作所述PLL并且将能量从所述振荡器注入到所述谐振器，并且在所述谐振器的阻抗变化被检测到之后以闭环方式操作所述PLL。
14.如权利要求13所述的装置，还包括生成器，来在所述配置阶段期间为所述PLL的振荡器生成振荡频率设置，其中，所述振荡频率设置是经由多个开关中的第一开关提供的。
15.如权利要求14所述的装置，还包括第二开关，其在所述配置阶段期间禁用所述振荡器的正常控制，其中，所述正常控制是由所述PLL的闭环操作生成的，其中，所述第二开关属于所述多个开关。
16.如权利要求15所述的装置，其中，所述多个开关在频率合成阶段期间使得所述PLL以闭环方式操作，其中，在所述频率合成阶段开始时，最近保存的振荡频率设置被提供给所述PLL的振荡器。
17.一种用于快速启动的系统，所述系统包括：
存储器，来存储一个或多个指令；
处理器电路，来执行所述一个或多个指令，所述处理器电路与所述存储器相耦合；
无线接口，来允许所述处理器电路与另一设备通信，其中，所述处理器电路包括：
与谐振器相耦合的锁相环(PLL)；以及
多个开关，来在配置阶段期间以开环方式操作所述PLL以确定所述PLL的目标振荡频率设置，其中所述PLL的开环耦合到所述谐振器。
18.如权利要求17所述的系统，其中，所述谐振器在管芯外。
19.如权利要求17或18所述的系统，其中所述处理器电路包括生成器，来在所述配置阶段期间为所述PLL的振荡器生成振荡频率设置，其中，所述振荡频率设置是经由所述多个开关中的第二开关提供的，其中所述多个开关包括第三开关，该第三开关在所述配置阶段期间禁用所述振荡器的正常控制，其中，所述正常控制是由所述PLL的闭环操作生成的。
20.如权利要求19所述的系统，其中，所述多个开关在频率合成阶段期间使得所述PLL以闭环方式操作，其中，在所述频率合成阶段开始时，最近保存的振荡频率设置被提供给所述PLL的振荡器。
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