CN115424642A - 一种具有二级起泵的fpga电荷泵电路 - Google Patents

一种具有二级起泵的fpga电荷泵电路 Download PDF

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Abstract

本发明公开了一种具有二级起泵的FPGA电荷泵电路，属于反熔丝FPGA电路设计技术领域，包括第一级电荷泵、第二级电荷泵、第一级振荡模块、第二级振荡模块和第一比较模块，第一级电荷泵和第二级电荷泵均为Dickson四阶电荷泵。通过两级Dickson四阶电荷泵的设计，两级Dickson四阶电荷泵分阶段工作，提升了反熔丝FPGA芯片的开启速度，降低了反熔丝FPGA芯片的整体功耗，同时减少了通过两级电荷泵所输出的泵送电压中的纹波，用于钳位电压的调压模块的设置还避免了泵送电压的最终数值超过预设值，防止了对芯片内器件的损坏，契合了反熔丝FPGA的设计需求。

Description

一种具有二级起泵的FPGA电荷泵电路
技术领域
本发明属于反熔丝FPGA电路设计技术领域，具体涉及一种具有二级起泵的FPGA电荷泵电路。
背景技术
在反熔丝型FPGA中，反熔丝阵列存在于逻辑模块（也称为：“门海阵列”）之间，逻辑模块的输入输出端口均直接与反熔丝阵列的一个极板相连，因此反熔丝型FPGA各个逻辑模块之间的连接是通过编程反熔丝阵列来实现的。反熔丝阵列的编程是物理击穿介质层的过程，需要向反熔丝阵列施加较大的编程高压VPP和电流，其中编程高压VPP的典型值为14V，编程电流典型值为10mA。
但是，反熔丝型FPGA内部的逻辑模块普遍为低压电路，工作电压典型值为5V。为了防止反熔丝编程过程中内部逻辑模块的低压结构被编程高压VPP击穿，现有设计中会在反熔丝阵列的输入电路侧和输出电路侧添加由耐压高压管构成的耐压电路结构。
图1示出了一种位于反熔丝阵列的输入电路侧的耐压电路结构的典型电路图，HVNMOS管为耐压NMOS管，可承受编程高压VPP；当反熔丝编程时，使能信号EN设置为低电平，HVNMOS管截止；当反熔丝型FPGA正常工作时，使能信号EN设置为高电平，在逻辑模块之间传递的INPUT信号可以通过HVNMOS管输入到逻辑模块。上述耐压电路结构存在HVNMOS管的阈值电压损失问题，因为反熔丝FPGA内部逻辑模块的工作电压VCC通常设置为5V，所以逻辑模块之间传递的INPUT信号的逻辑高电平电压为工作电压VCC，同时使能信号EN的逻辑高电平电压也为工作电压VCC，在这种情况下，此时如果反熔丝FPGA芯片处于正常工作状态，INPUT信号从HVNMOS管的漏极传输到其源极时，HVNMOS管将工作在饱和区，处于逻辑高电平时的INPUT信号从HVNMOS管的漏极传输到HVNMOS管的源极时，将产生大小为UTH的阈值电压损失。由于普通耐压高压管的开启电压在1V左右，意味着处于逻辑高电平时的INPUT信号输入到逻辑模块时的电压值仅为4V，此种输入波形的失真，将影响芯片的频率特性。
目前，针对上述逻辑模块侧输入波形的失真问题，可以用电荷泵将工作电压VCC起泵到10V左右，然后输入至HVNMOS管的栅极，由此给HVNMOS管的栅极提供了一个较高的使能信号EN，克服了阈值电压损失问题。常用的电荷泵结构为Dickson四阶电荷泵。图2示出了Dickson四阶电荷泵的一种典型结构原理图，包括MOS管M1、MOS管M2、MOS管M3、MOS管M4和MOS管M5、泵内电容C1、泵内电容C2、泵内电容C3、泵内电容C4以及滤波电容COUT，该电荷泵的输入端接收输入电压UIN，Dickson四阶电荷泵根据泵内电容C1至泵内电容C4两端电压降不能突变的特性，利用二极管的单向导通性使电流从低电势向高电势单向流通，实现电压提升，具体地，CLK1和CLK2分别为两路相位相反的时钟信号，所有MOS管栅源相连，等效于二极管，随着CLK1、CLK2时钟变化，MOS管M2至MOS管M5交替导通和截止，电荷实现单方向导通，理论上四级电荷泵的输出电压为
Figure 729611DEST_PATH_IMAGE001
，考虑到实际电路中开关管寄生电容CS对时钟信号电压UCLK的影响，同时负载从电路中抽取电流IOUT，实际的输出电压为：
Figure DEST_PATH_IMAGE002
，其中f为时钟信号CLK1和时钟信号CLK2的频率，C为电荷泵电容容值，CS为开关管寄生电容，N表示电荷泵级数。由此可见，当电荷泵级数固定时，电荷泵的输出电压分别与CLK1和CLK2的时钟频率和电荷泵的电容C成正比。
然而增加了电荷泵的耐压电路结构仍旧存在下述问题：（1）、电荷泵需要连接到整个反熔丝FPGA芯片的所有逻辑模块输入端，单个逻辑模块包含数十个逻辑门和多个输入端，逻辑模块的数量根据芯片的规模而定，具体为几千个甚至几十万个，那么电荷泵将连接到上万个HVNMOS管的栅极侧，这些HVNMOS管栅到地之间的等效电容非常大，若无加强型的电荷泵设计，电荷泵给这些HVNMOS管栅极侧充电，将耗费大量时间，严重影响芯片的开启速度；（2）、电荷泵将HVNMOS管的栅极侧充电到高压后，由于等效电容会缓慢漏电，此时就需要HVNMOS管栅极的高压得以维持，但是若仍旧采用将HVNMOS管打开的同等功率的电荷泵，将会使得芯片整体的功耗较大，需寻求一种针对电荷泵的改进设计，以使得在维持HVNMOS管的栅极高压时，功耗尽可能低。
综上，如何设计一种新型的用于耐压结构电路的电荷泵电路是目前研究的重点内容，使其能够兼顾芯片预设的开启速度和功耗需求。
发明内容
本发明的目的在于克服现有技术的一项或多项不足，提供一种具有二级起泵的FPGA电荷泵电路。
本发明的目的是通过以下技术方案来实现的：
一种具有二级起泵的FPGA电荷泵电路，所述电荷泵电路用于输出泵送电压至耐压MOS管的栅极，所述泵送电压的最终数值大于所述FPGA内部工作电压VCC，且与工作电压VCC之间的差值大于等于第一阈值；所述耐压MOS管用于在FPGA反熔丝编程时，断开所述FPGA的编程高压VPP与逻辑模块之间的连接，以及在FPGA正常工作时，将同该逻辑模块进行信号传输的其他逻辑模块所输出的传输信号输入该逻辑模块，各个所述传输信号的高电平值为所述工作电压VCC，所述电荷泵电路包括第一级电荷泵、第二级电荷泵、第一级振荡模块、第二级振荡模块和第一比较模块，所述第一级电荷泵和第二级电荷泵均为Dickson四阶电荷泵；
所述第一级电荷泵的输入端用于接入工作电压VCC，第一级电荷泵的时钟控制端与所述第一级振荡模块的输出端连接，第一级电荷泵的输出端分别与所述第一比较模块的输入端和耐压MOS管的栅极连接，所述第一级电荷泵的输出端用于输出所述泵送电压；
所述第一比较模块的输出端与所述第一级振荡模块的第一控制端连接，第一比较模块用于判断所述泵送电压是否大于所述工作电压VCC，且与所述工作电压VCC的差值大于等于第二阈值，若否，则输出第一控制信号至所述第一级振荡模块的第一控制端，第一级振荡模块根据第一控制信号输出第一时钟至所述第一级电荷泵的时钟控制端，若是，则输出第二控制信号至第一级振荡模块的第一控制端，第一级振荡模块根据第二控制信号停止振荡；
所述第二级电荷泵的输入端用于接入工作电压VCC，第二级电荷泵的时钟控制端与所述第二级振荡模块的输出端连接，第二级电荷泵的输出端与耐压MOS管的栅极连接，第二级电荷泵的输出端也用于输出所述泵送电压；
所述第二级振荡模块用于常输出第二时钟至所述第二级电荷泵的时钟控制端；
其中，所述第二阈值小于第一阈值；所述第一时钟频率大于所述第二时钟频率，且与第二时钟频率之间的差值大于第一预设值。
优选地，所述第一级振荡模块的第二控制端用于接入外部的使能信号；当所述使能信号为逻辑高电平时，第一级振荡模块不工作；当所述使能信号为逻辑低电平时，且第一级振荡模块的第一控制端接收到所述第一控制信号时，第一级振荡模块输出第一时钟至所述第一级电荷泵的时钟控制端；当所述使能信号为逻辑低电平，且第一级振荡模块的第一控制端接收到所述第二控制信号时，第一级振荡模块停止振荡。
优选地，所述电荷泵电路还包括复位模块和预抬升模块；
所述复位模块用于接入外部的使能信号；当所述使能信号为逻辑高电平时，所述复位模块将所述泵送电压置为逻辑低电平；当所述使能信号为逻辑低电平时，所述复位模块不工作；
所述预抬升模块包括第一NMOS管和第二比较模块；
所述第一NMOS管的漏极用于接入工作电压VCC，第一NMOS管的栅极与所述第二比较模块的输出端连接，第一NMOS管的源极与所述第一级电荷泵的输出端连接；
所述第二比较模块的第一控制端用于接入外部的使能信号，第二比较模块的第二控制端与第一NMOS管的源极连接；
所述第二比较模块用于对输入的该使能信号进行反相，然后比较经其第二控制端输入的泵送电压是否大于等于反相后的使能信号，若是，则第二比较模块的输出端输出逻辑低电平至第一NMOS管的栅极，否则第二比较模块的输出端输出逻辑高电平至第一NMOS管的栅极。
优选地，所述复位模块包括第二NMOS管和第一反相器；所述第二NMOS管的栅极用于接入外部的使能信号，第二NMOS管的栅极还与第一反相器的输入端连接，第二NMOS管的漏极与第一级电荷泵的输出端连接，第二NMOS管的源极与第一反相器的输出端连接。
优选地，所述电荷泵电路还包括调压模块；所述调压模块用于对所述泵送电压进行钳位，且钳位电压等于所述泵送电压的最终数值。
优选地，所述调压模块包括第三NMOS管、第四NMOS管、第五NMOS管和第一PMOS管；所述第三NMOS管的漏极与第一级电荷泵的输出端连接，第三NMOS管的栅极分别与第三NMOS管的漏极和第三NMOS管的源极连接，第三NMOS管的源极还与第四NMOS管的漏极连接，第四NMOS管的漏极还与第四NMOS管的栅极连接，第四NMOS管的源极分别与第五NMOS管的栅极和第五NMOS管的漏极连接，第五NMOS管的源极与第一PMOS管的源极连接，第一PMOS管的栅极用于接入工作电压VCC，第一PMOS管的漏极接地。
优选地，所述第一比较模块包括第六NMOS管、第七NMOS管、第八NMOS管、第二PMOS管、第三PMOS管和第四PMOS管；所述第六NMOS管的漏极用于接入工作电压VCC，第六NMOS管的栅极与第一级电荷泵的输出端连接，第六NMOS管的源极与第二PMOS管的源极连接，第二PMOS管的栅极接地，第二PMOS管的漏极与第七NMOS管的漏极连接，第七NMOS管的源极接地，第七NMOS管的栅极与第八NMOS管的漏极连接，第八NMOS管的源极接地，第八NMOS管的栅极分别与第八NMOS管的漏极、第三PMOS管的栅极和第四PMOS管的栅极连接，第三PMOS管的漏极与第八NMOS管的漏极连接，第三PMOS管的源极与第四PMOS管的漏极连接，第四PMOS管P1的源极用于接入工作电压VCC，第七NMOS管的漏极还与第一级振荡模块的第一控制端连接。
优选地，所述第一级振荡模块包括第二反相器、第三反相器、第四反相器、第一与非门、第二与非门和第一缓冲器；第二反相器的输入端与第一比较模块的输出端连接，第二反相器的输出端与第一与非门的第一输入端连接，第一与非门的输出端与第二与非门的第一输入端连接，第二与非门的第二输入端与第三反相器的输出端连接，第三反相器的输入端用于接入外部的使能信号，第二与非门的输出端与第四反相器的输入端连接，第四反相器的输出端分别与第一与非门的第二输入端和第一缓冲器的输入端连接，第一缓冲器的同相输出端与第一级电荷泵的第一时钟控制端连接，第一缓冲器的反相输出端与第一级电荷泵的第二时钟控制端连接；
其中第一与非门和第二与非门均为二输入与非门。
优选地，所述第二级振荡模块包括五级环形振荡器、第二缓冲器、第三缓冲器和第四缓冲器；所述五级环形振荡器的输出端与第二缓冲器的输入端连接，第二缓冲器的同相输出端与第三缓冲器的输入端连接，第二缓冲器的反相输出端与第四缓冲器的输入端连接，第三缓冲器的输出端与第二级电荷泵的第一时钟控制端连接，第四缓冲器的输出端与第二级电荷泵的第二时钟控制端连接。
优选地，所述第二比较模块包括第五PMOS管、第六PMOS管、第七PMOS管、第九NMOS管、第十NMOS管、第五反相器和第五缓冲器；所述第五反相器的输入端用于接入外部的使能信号，第五反相器的输出端与第九NMOS管的栅极连接，第九NMOS管的源极与第一NMOS管的源极连接，第九NMOS管的漏极与第五PMOS管的漏极连接，第五PMOS管的栅极接地，第五PMOS管的源极用于接入工作电压VCC，第五PMOS管的漏极还分别与第六PMOS管的栅极和第七PMOS管的栅极连接，第六PMOS管的源极用于接入工作电压VCC，第六PMOS管的漏极与第七PMOS管的栅极连接，第七PMOS管的源极用于接入工作电压VCC，第七PMOS管的漏极分别与第五缓冲器的输入端和第十NMOS管的漏极连接，第十NMOS管栅极用于接入工作电压VCC，第十NMOS管的源极接地，第五缓冲器的输出端与第一NMOS管的栅极连接；其中第十NMOS管为倒比管。
本发明的有益效果是：
（1）、通过将耐压电路结构中的Dickson四阶电荷泵扩展为两级的Dickson四阶电荷泵，两级Dickson四阶电荷泵分别为第一级电荷泵和第二级电荷泵，第一级电荷泵的起泵受使能信号控制，第二级电荷泵设置为上电即刻起泵，同时因为第一级振荡模块输出的第一时钟频率远大于第二级振荡模块输出的第二时钟频率，当第二级电荷泵刚上电时，同步地，第一级振荡模块接收到处于逻辑低电平的使能信号，第一级电荷泵快速起泵，将泵送电压快速抬升，当抬升到与工作电压VCC之前的差值大于等于第二阈值时，第一级电荷泵关闭，例如当工作电压VCC为5V时，第二阈值取值为5V，然后由第二级电荷泵将泵送电压继续抬升至泵送电压的最终数值（根据芯片的设计目标所确定），由此，本发明实施例实现的电荷泵电路实现了泵送电压的快速输出，加快了反熔丝FPGA芯片的开启速度，同时实现了泵送电压在耐压MOS管栅极侧的低功耗维持，降低了耐压电路结构因引入电荷泵而带来的功耗，实现了反熔丝FPGA芯片功耗的整体改良。
（2）、本发明实施例实现的电荷泵电路通过引入使能信号，便于反熔丝FPGA芯片调试工作的开展。
（3）、通过复位模块的设置，当给定使能信号为逻辑高电平时，将输入耐压MOS管栅极的泵送电压拉低到GND，实现复位，便于反熔丝FPGA芯片调试工作的开展。
（4）、通过预抬升模块的设置，在复位模块将泵送电压置为逻辑低电平后，当使能信号翻转为逻辑低电平时，实现预充电过程，即为：在第一级电荷泵开始起泵后，将泵送电压抬升到接近工作电压VCC，随着泵送电压的逐步升高，第一NMOS管关闭，预抬升模块停止对泵送电压的抬升，由此减少了将泵送电压抬升至最终数值的时间，同时提升了两级电荷泵产生耐压MOS管栅极侧所需泵送电压的速度，降低了两级电荷泵的整体功耗。
（5）、通过调压模块的设置，将泵送电压钳位至最终数值，以满足设计需求，防止击穿反熔丝FPGA芯片内的器件。同时第三NMOS管的短路设置，在需要调高钳位电压时，可将第三NMOS管重新改为二极管连接的方式，据此二极管的级数得以增加，钳位电压被调高，极大地方便了设计人员在反熔丝FPGA芯片调试阶段对版图的修改，提高了反熔丝FPGA芯片的开发效率。
（6）、由于两级电荷泵的输出均是由泵内电容充电实现的，在泵内电容不充电的时间段内，泵送电压会随着电荷的泄漏逐步降低，从而形成较大的纹波，调压模块在对泵送电压进行钳位的同时，可对纹波进行削峰，降低了泵送电压的纹波干扰，增强了本发明实施例实现的电荷泵电路的整体性能。
附图说明
图1为背景技术中位于反熔丝阵列的输入电路侧的耐压电路结构的一种典型电路图；
图2为背景技术中Dickson四阶电荷泵的一种典型结构原理图；
图3为实施例对应的具有二级起泵的FPGA电荷泵电路的一种组成框图；
图4为实施例对应的具有二级起泵的FPGA电荷泵电路的一种示意性原理图；
图5为第一级振荡模块的一种原理图；
图6为第一比较模块的一种原理图；
图7为第二级振荡模块的一种原理图；
图8为预抬升模块与复位模块的一种原理图；
图9为调压模块的一种原理图。
具体实施方式
下面将结合实施例，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图3-图9，本实施例提供了一种具有二级起泵的FPGA电荷泵电路，应用于反熔丝FPGA芯片。电荷泵电路用于输出泵送电压至耐压MOS管，泵送电压的最终数值大于FPGA内的工作电压VCC，且该最终数值与工作电压VCC之间的差值大于等于第一阈值；耐压MOS管为隔离反熔丝FPGA内的编程高压VPP与FPGA内逻辑模块的耐高压MOS管；具体地，当芯片处于反熔丝编程状态时，耐压MOS管将编程高压VPP与上述逻辑模块内的低压结构隔离开，当芯片处于正常工作状态时，该逻辑模块和同该逻辑模块连接的其他逻辑模块之间的传输信号可以通过耐压MOS管到达该逻辑模块，其中上述传输信号处于逻辑高电平时的电压值为工作电压VCC。本实施例中耐压MOS管采用典型的高压管HVNMOS管，工作电压VCC优选为5V，泵送电压的最终数值优选为12V，第一阈值优选为7。
如图3和图4所示，具有二级起泵的电荷泵电路包括第一级电荷泵、第二级电荷泵、第一级振荡模块、第二级振荡模块和第一比较模块，第一级电荷泵和第二级电荷泵均为Dickson四阶电荷泵。
第一级电荷泵的输入端用于接入输入电压UIN，输入电压UIN的电压值为工作电压VCC，第一级电荷泵的时钟控制端与第一级振荡模块的输出端连接，第一级电荷泵的输出端分别与第一比较模块的输入端和耐压MOS管的栅极连接，第一级电荷泵的输出端用于输出泵送电压。
第一比较模块的输出端与第一级振荡模块的第一控制端连接，第一比较模块用于判断泵送电压是否大于工作电压VCC，且与工作电压VCC的差值大于等于第二阈值，若否，则输出第一控制信号至第一级振荡模块的第一控制端，第一级振荡模块根据第一控制信号产生第一时钟，并将第一时钟通过第一级振荡模块的输出端传输至第一级电荷泵的时钟控制端，若是，则输出第二控制信号至第一级振荡模块的第一控制端，第一级振荡模块根据第二控制信号停止振荡。
第二级电荷泵的输入端也用于接入输入电压UIN，第二级电荷泵的时钟控制端与第二级振荡模块的输出端连接，第二级电荷泵的输出端与耐压MOS管的栅极连接，第二级电荷泵的输出端也用于输出泵送电压。
第二级振荡模块用于常输出第二时钟至第二级电荷泵的时钟控制端。
其中，第二阈值小于第一阈值，第二阈值优选为5；第一时钟频率大于第二时钟频率，且与第二时钟频率之间的差值大于第一预设值，第一时钟频率优选为100MHz，第二时钟频率优选为1MHz。
进一步地，第一级振荡模块还具有第二控制端，第一级振荡模块的第二控制端用于接入外部的使能信号EN，因此第一级振荡模块的第二控制端也称为第一级振荡模块的使能端。当使能信号EN为逻辑高电平时，第一级振荡模块不工作；当使能信号EN为逻辑低电平，且第一级振荡模块的第一控制端接收到第一控制信号时，第一级振荡模块输出第一时钟至第一级电荷泵的时钟控制端；当使能信号EN为逻辑低电平，且第一级振荡模块的第一控制端接收到第二控制信号时，第一级振荡模块停止振荡。
具体地，如图5所示，第一级振荡模块包括三级环形振荡器、第二反相器I3、第三反相器I1和第一缓冲器B1。其中三级环形振荡器简称三环振荡器，包括第一与非门U1、第二与非门U2和第四反相器I2。第二反相器I3的输入端与第一比较模块的输出端连接，第二反相器I3的输出端与第一与非门U1的第一输入端连接，第一与非门U1的输出端与第二与非门U2的第一输入端连接，第二与非门U2的第二输入端与第三反相器I1的输出端连接，第三反相器I1的输入端用于接入外部的使能信号EN，第二与非门U2的输出端与第四反相器I2的输入端连接，第四反相器I2的输出端分别与第一与非门U1的第二输入端和第一缓冲器B1的输入端连接，第一缓冲器B1的同相输出端与第一级电荷泵的第一时钟控制端连接，第一缓冲器B1的反相输出端与第一级电荷泵的第二时钟控制端连接；其中第一与非门U1和第二与非门U2均为二输入与非门。当使能信号EN为逻辑低电平时，使能信号EN经第三反相器I1反相为逻辑高电平，并输入第二与非门U2，此时三环振荡器是否起振，还取决于第二反相器I3的输出；当使能信号EN为逻辑高电平时，使能信号EN经第三反相器I1反相为逻辑低电平，并输入第二与非门U2，此时第四反相器I2的输出始终为低电平，因此三环振荡器不起振，第一级电荷泵不起泵。
如图6所示，第一比较模块包括第六NMOS管N3、第七NMOS管N2、第八NMOS管N1、第二PMOS管P3、第三PMOS管P2和第四PMOS管P1。第六NMOS管N3的漏极用于接入工作电压VCC，第六NMOS管N3的栅极与第一级电荷泵的输出端连接，第六NMOS管N3的源极与第二PMOS管P3的源极连接，第二PMOS管P3的栅极接地，第二PMOS管P3的漏极与第七NMOS管N2的漏极连接，第七NMOS管N2的源极接地，第七NMOS管N2的栅极与第八NMOS管N1的漏极连接，第八NMOS管N1的源极接地，第八NMOS管N1的栅极分别与第八NMOS管N1的漏极、第三PMOS管P2的栅极和第四PMOS管的栅极连接，第三PMOS管P2的漏极与第八NMOS管N1的漏极连接，第三PMOS管P2的源极与第四PMOS管P1的漏极连接，第四PMOS管P1的源极用于接入工作电压VCC，第七NMOS管N2的漏极还与第二反相器I3的输入端连接。由第一比较模块的电路构成可知，因为泵送电压UOUT的初始电压值为零值，因此输入第六NMOS管N3栅极的泵送电压UOUT初始状态为零值，由第三PMOS管P2、第四PMOS管P1和第八NMOS管N1组成的电路结构在节点B产生一个稳定的电压，并输入到第七NMOS管N2的栅极，第七NMOS管N2开启，第七NMOS管N2的漏极（节点A）的电平被拉到GND，此时输入第二反相器I3的电平为逻辑低电平，第二反相器I3的输出为逻辑高电平，第一级振荡模块被使能触发后，三环振荡器工作，产生频率为100MHz的第一时钟，第一时钟经第一缓冲器B1后输出至第一级电荷泵的时钟控制端，第一级电荷泵在接收到第一时钟后起泵，第二级电荷泵处于常起泵状态，此时第一级电荷泵和第二级电荷泵都处于起泵状态，但是因为第一级电荷泵的第一时钟频率远远大于第二级电荷泵的第二时钟频率，第二级电荷泵对整体电荷泵电路泵送电压UOUT的输出贡献较少。随着第一级电荷泵的起泵，泵送电压UOUT逐步增大，第七NMOS管N2的漏极（节点A）的电平值逐步抬升，第二反相器I3的输入从零值逐步抬升，直到第二反相器I3判定输入为逻辑高电平，第二反相器I3的输出从初始态的逻辑高电平“1”翻转为逻辑低电平“0”，三环振荡器停止振荡，相应的，第一级电荷泵停止工作。本实施例中，当泵送电压UOUT上升到10V时，第一比较模块的输出端的输出电压值发生翻转，随着三环振荡器停止工作，第一级电荷泵随之停止工作，可见第一级电荷泵受控于使能信号EN，并且第一级电荷泵的工作时间也因为第一比较模块的设置而可控。
如图7所示，第二级振荡模块包括五级环形振荡器、第二缓冲器B3、第三缓冲器B4和第四缓冲器B5；五级环形振荡器的输出端与第二缓冲器B3的输入端连接，第二缓冲器B3的同相输出端与第三缓冲器B4的输入端连接，第二缓冲器B3的反相输出端与第四缓冲器B5的输入端连接，第三缓冲器B4的输出端与第二级电荷泵的第一时钟控制端连接，第四缓冲器B5的输出端与第二级电荷泵的第二时钟控制端连接。其中，五级环形振荡器包括第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9和第十反相器I10。第六反相器I6的输出端与第七反相器I7的输入端连接，第七反相器I7的输出端与第八反相器I8的输入端连接，第八反相器I8的输出端与第九反相器I9的输入端连接，第九反相器I9的输出端与第十反相器I10的输入端连接，第十反相器I10的输出端分别与第六反相器I6的输入端和第二缓冲器B3的输入端连接。本实施例中，五级环形振荡器输出的第二时钟频率为1MHz，因为五级环形振荡器为芯片上电后常工作状态，同时1MHz的时钟频率对应的功耗也较小，满足耐压MOS管开启后泵送电压UOUT在耐压MOS管栅极的低功耗维持。
进一步地，如图8所示，电荷泵电路还包括复位模块和预抬升模块。复位模块用于接入外部的使能信号；当使能信号为逻辑高电平时，复位模块将泵送电压置为逻辑低电平；当使能信号为逻辑低电平时，复位模块不工作。预抬升模块包括第一NMOS管和第二比较模块。第一NMOS管的漏极用于接入工作电压VCC，第一NMOS管N7的栅极与第二比较模块的输出端连接，第一NMOS管N7的源极与第一级电荷泵的输出端连接。第二比较模块的第一控制端用于接入外部的使能信号EN，第二比较模块的第二控制端与第一NMOS管N7的源极连接。第二比较模块对输入的该使能信号EN进行反相，然后比较经其第二控制端输入的泵送电压是否大于等于反相后的使能信号EN，若是，则第二比较模块的输出端输出逻辑低电平至第一NMOS管N7的栅极，否则第二比较模块的输出端输出逻辑高电平至第一NMOS管N7的栅极。
该预抬升模块的工作原理如下：当第二比较模块的第一控制端接入的外部使能信号EN为逻辑高电平时，复位模块将泵送电压UOUT置为逻辑低电平，并且此时第一级电荷泵不工作，第二级电荷泵处于常起泵状态，反相后的使能信号EN为逻辑低电平，此时的泵送电压UOUT等于反相后的使能信号EN，第二比较模块的输出端输出逻辑低电平至第一NMOS管N7的栅极，第一NMOS管N7截止，因此未对泵送电压UOUT进行抬升。当第二比较模块的第一控制端接入的外部使能信号EN翻转为逻辑低电平时，第一级电荷泵开始起泵，此时反相后的使能信号EN为逻辑高电平，此时泵送电压UOUT的初始状态为逻辑低电平，所以泵送电压UOUT小于反相后的使能信号EN，第二比较模块的输出端输出逻辑高电平至第一NMOS管N7的栅极，第一NMOS管N7开启，泵送电压UOUT被抬升到VCC-Vth，其中Vth为第一NMOS管N7的阈值电压，预抬升模块实现了对泵送电压UOUT的抬升，随着泵送电压UOUT的逐步增大，泵送电压UOUT大于等于了逻辑高电平，第二比较模块的输出端转为输出逻辑低电平至第一NMOS管N7的栅极，第一NMOS管N7再次截止，预抬升过程终止。通过预抬升模块的设置，在复位模块将泵送电压UOUT复位为逻辑低电平后，当使能信号EN翻转为逻辑低电平时，减少了将泵送电压抬升至最终数值的时间，提升了两级电荷泵产生耐压MOS管栅极侧所需泵送电压的速度，降低了两级电荷泵的整体功耗。
具体地，如图8所示，第二比较模块包括第五PMOS管P4、第六PMOS管P5、第七PMOS管P6、第九NMOS管N5、第十NMOS管N6、第五反相器I4和第五缓冲器B2。第五反相器I4的输入端用于接入外部的使能信号EN，第五反相器I4的输出端与第九NMOS管N5的栅极连接，第九NMOS管N5的源极与第一NMOS管N7的源极连接，第九NMOS管N5的漏极与第五PMOS管P4的漏极连接，第五PMOS管P4的栅极接地，第五PMOS管P4的源极用于接入工作电压VCC，第五PMOS管P4的漏极(节点C)还分别与第六PMOS管P5的栅极和第七PMOS管P6的栅极连接，第六PMOS管P5的源极用于接入工作电压VCC，第六PMOS管P5的漏极与第七PMOS管P6的栅极连接，第七PMOS管P6的源极用于接入工作电压VCC，第七PMOS管P6的漏极（节点D）分别与第五缓冲器B2的输入端和第十NMOS管N6的漏极连接，第十NMOS管N6栅极用于接入工作电压VCC，第十NMOS管N6的源极接地，第五缓冲器B2的输出端与第一NMOS管N7的栅极连接；其中第十NMOS管N6为倒比管，宽长比为3u/4u，第一NMOS管N7的宽长比优选为200u/1u。
进一步地，如图8所示，复位模块包括第二NMOS管N4和第一反相器I5。第二NMOS管N4的栅极用于接入外部的使能信号EN，第二NMOS管N4的栅极还与第一反相器I5的输入端连接，第二NMOS管N4的漏极与第一级电荷泵的输出端连接，第二NMOS管N4的源极与第一反相器I5的输出端连接。当输入第二NMOS管N4栅极侧的使能信号EN为逻辑高电平时，第二NMOS管N4开启，此时泵送电压UOUT被拉低为逻辑低电平，因此处于逻辑高电平的使能信号EN结合复位模块实现了泵送电压UOUT的复位。由此可见，使能信号EN和复位模块的设置，芯片调试人员在设计调试阶段可方便地使能第一级振荡模块，进而使能第一级电荷泵，以及使能预抬升模块，还可以方便地对泵送电压UOUT进行复位操作，进而加快了反熔丝FPGA芯片的开发流程。
结合图8，复位和预抬升功能的原理说明如下：
当使能信号EN为逻辑高电平时，第一级电荷泵不工作，此时复位模块的第一反相器I5输出逻辑低电平，第二NMOS管N4开启，由于倒比管第十NMOS管N6常开，所以第一NMOS管N7关闭，泵送电压UOUT被拉低到逻辑低电平，实现复位。
当使能信号EN翻转为逻辑低电平时，第二NMOS管N4关闭，复位模块不工作，此时第一级电荷泵开始起泵，第二级电荷泵处于常起泵状态，因为泵送电压UOUT的初始状态为逻辑低电平，此时，第一反相器I5输出逻辑高电平，第九NMOS管N5开启，节点C的初始电压为逻辑低电平，第七PMOS管P6开启，节点D的电平升高，经过第五缓冲器B2后，第一NMOS管N7将逐步开启，工作电压VCC将通过大宽长比的第一NMOS管N7，直接将泵送电压UOUT的电平拉高，实现预抬升。
随着泵送电压UOUT电平的升高，第九NMOS管N5从饱和区逐步转向截止区，节点C的电平不断抬升到接近工作电压VCC，此时第六PMOS管P5和第七PMOS管P6均关断，节点D电平被倒比管第十NMOS管N6逐步拉低到GND，经过第五缓冲器B2后，第一NMOS管N7截止，预充电过程终止，实现预抬升的关断。
进一步地，如图9所示，电荷泵电路还包括调压模块，调压模块用于对泵送电压UOUT进行钳位，且钳位电压等于泵送电压的最终数值，本实施例中钳位电压为12V。
作为调压模块的一种优选实施方式，调压模块包括第三NMOS管N8、第四NMOS管N9、第五NMOS管N10和第一PMOS管P7。第三NMOS管N8的漏极与第一级电荷泵的输出端连接，第三NMOS管N8的栅极分别与第三NMOS管N8的漏极和第三NMOS管N8的源极连接，第三NMOS管N8的源极还与第四NMOS管N9的漏极连接，第四NMOS管N9的漏极还与第四NMOS管N9的栅极连接，第四NMOS管N9的源极分别与第五NMOS管N10的栅极和第五NMOS管N10的漏极连接，第五NMOS管N10的源极与第一PMOS管P7的源极连接，第一PMOS管P7的栅极用于接入工作电压VCC，第一PMOS管P7的漏极接地。本实施例中，第三NMOS管N8、第四NMOS管N9和第五NMOS管N10的宽长比相同。
调压模块对泵送电压UOUT进行钳位的原理为：本调压模块中，第三NMOS管N8做的是短路设计，第四NMOS管N9和第五NMOS管N10可分别看做一个阻值较大的电阻。在处于逻辑低电平的使能信号EN未作用至第一级振荡模块、第二比较模块和复位模块时，第一PMOS管P7处于初始关闭状态，当处于逻辑低电平的使能信号EN作用至第一级振荡模块、第二比较模块和复位模块时，第一级电荷泵开始起泵，随着第一级电荷泵的起泵，当泵送电压UOUT即节点E的电平抬升时，节点F、节点G的电平也将逐步抬升，当节点G的电平超过工作电压VCC，甚至更高时，第一PMOS管P7将逐步开启，导通电流能力增强，节点G的电平继续升高，第一PMOS管P7的电流继续增大，当第一PMOS管P7的电流增大到超过第四阈值时，此时节点E、节点F和节点G的电平均被钳位，泵送电压UOUT最终被钳位在了12V。若在芯片的设计调试阶段，由设计人员确认需要调高钳位电压，即增大泵送电压UOUT的最终数值时，设计人员可方便的通过对现有版图进行改版，将第三NMOS管N8重新以二极管连接的方式接入泵送电压UOUT与GND的通路中，增大了调压模块中二极管的连接级数，据此将钳位电压调高。调压模块除了钳位电压，还能对泵送电压UOUT中的纹波干扰进行削峰，实现了滤波功能。
本实施例的工作原理如下：
a、处于逻辑低电平的使能信号EN作用至本实施例实现的电荷泵电路，预抬升模块大宽长比MOS管第一NMOS管N7导通，工作电压VCC直接对泵送电压UOUT充电，将泵送电压UOUT的电压值迅速抬升，与此同时，第一级振荡模块被使能触发，输出100MHz的高频时钟信号（第一时钟信号），第一级电荷泵开始起泵；
b、当泵送电压UOUT的电压值提升至4V左右（VCC-Vth），预抬升模块的大宽长比MOS管第一NMOS管N7截止，预抬升模块停止工作；泵送电压UOUT的电压值由第一级电荷泵起泵到10V，因为第一级振荡模块的输出时钟为100MHz，所以第一级电荷泵的电平抬升过程较快，通常10ms以内就能完成将泵送电压UOUT从4V抬升至10V，此时第二级电荷泵和第一级电荷泵都处于起泵状态，但由于第二级振荡模块的输出时钟频率仅为1MHz，第一级电荷泵内泵内电容的充放电时间更多，在将泵送电压UOUT从4V抬升至10V的这段时间内，第二级电荷泵对泵送电压UOUT的抬升贡献较少；
c、当泵送电压UOUT的电压值提升至10V时，第一比较模块的输出电平发生翻转，使得第一级振荡模块停止工作，第一级电荷泵随之停止工作，第二级电荷泵可继续缓慢将泵送电压UOUT抬升至12V以上，此时调压模块的GND通道打开，将泵送电压UOUT钳位在12V，并且第二级电荷泵处于常工作状态，由此实现了耐压MOS管栅极侧所需的12V电压的快速泵送，并且12V的泵送电压UOUT得以低功耗的维持。
本发明具有如下显著优势：通过两级Dickson四阶电荷泵的设计，两级Dickson四阶电荷泵分阶段工作，提升了反熔丝FPGA芯片的开启速度，降低了反熔丝FPGA芯片的整体功耗，用于钳位电压的调压模块的设置还避免了泵送电压的最终数值超过预设值，防止了对芯片内器件的损坏，同时减少了输出泵送电压的纹波。
以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种具有二级起泵的FPGA电荷泵电路，所述电荷泵电路用于输出泵送电压至耐压MOS管的栅极；所述泵送电压的最终数值大于所述FPGA内部工作电压VCC，且与工作电压VCC之间的差值大于等于第一阈值；所述耐压MOS管用于在FPGA反熔丝编程时，断开所述FPGA的编程高压VPP与逻辑模块之间的连接，以及在FPGA正常工作时，将同该逻辑模块进行信号传输的其他逻辑模块所输出的传输信号输入该逻辑模块，各个所述传输信号的高电平值为所述工作电压VCC，其特征在于，所述电荷泵电路包括第一级电荷泵、第二级电荷泵、第一级振荡模块、第二级振荡模块和第一比较模块，所述第一级电荷泵和第二级电荷泵均为Dickson四阶电荷泵；
所述第一级电荷泵的输入端用于接入工作电压VCC，第一级电荷泵的时钟控制端与所述第一级振荡模块的输出端连接，第一级电荷泵的输出端分别与所述第一比较模块的输入端和耐压MOS管的栅极连接，所述第一级电荷泵的输出端用于输出所述泵送电压；
所述第一比较模块的输出端与所述第一级振荡模块的第一控制端连接，第一比较模块用于判断所述泵送电压是否大于所述工作电压VCC，且与所述工作电压VCC的差值大于等于第二阈值，若否，则输出第一控制信号至所述第一级振荡模块的第一控制端，第一级振荡模块根据第一控制信号输出第一时钟至所述第一级电荷泵的时钟控制端，若是，则输出第二控制信号至第一级振荡模块的第一控制端，第一级振荡模块根据第二控制信号停止振荡；
所述第二级电荷泵的输入端用于接入工作电压VCC，第二级电荷泵的时钟控制端与所述第二级振荡模块的输出端连接，第二级电荷泵的输出端与耐压MOS管的栅极连接，第二级电荷泵的输出端也用于输出所述泵送电压；
所述第二级振荡模块用于常输出第二时钟至所述第二级电荷泵的时钟控制端；
其中，所述第二阈值小于第一阈值；所述第一时钟频率大于所述第二时钟频率，且与第二时钟频率之间的差值大于第一预设值。
2.根据权利要求1所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述第一级振荡模块的第二控制端用于接入外部的使能信号；当所述使能信号为逻辑高电平时，第一级振荡模块不工作；当所述使能信号为逻辑低电平，且第一级振荡模块的第一控制端接收到所述第一控制信号时，第一级振荡模块输出第一时钟至所述第一级电荷泵的时钟控制端；当所述使能信号为逻辑低电平，且第一级振荡模块的第一控制端接收到所述第二控制信号时，第一级振荡模块停止振荡。
3.根据权利要求2所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述电荷泵电路还包括复位模块和预抬升模块；
所述复位模块用于接入外部的使能信号；当所述使能信号为逻辑高电平时，所述复位模块将所述泵送电压置为逻辑低电平；当所述使能信号为逻辑低电平时，所述复位模块不工作；
所述预抬升模块包括第一NMOS管和第二比较模块；
所述第一NMOS管的漏极用于接入工作电压VCC，第一NMOS管的栅极与所述第二比较模块的输出端连接，第一NMOS管的源极与所述第一级电荷泵的输出端连接；
所述第二比较模块的第一控制端用于接入外部的使能信号，第二比较模块的第二控制端与第一NMOS管的源极连接；
第二比较模块用于对输入的该使能信号进行反相，然后比较经其第二控制端输入的泵送电压是否大于等于反相后的使能信号，若是，则第二比较模块的输出端输出逻辑低电平至第一NMOS管的栅极，否则第二比较模块的输出端输出逻辑高电平至第一NMOS管的栅极。
4.根据权利要求3所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述复位模块包括第二NMOS管和第一反相器；所述第二NMOS管的栅极用于接入外部的使能信号，第二NMOS管的栅极还与第一反相器的输入端连接，第二NMOS管的漏极与第一级电荷泵的输出端连接，第二NMOS管的源极与第一反相器的输出端连接。
5.根据权利要求1所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述电荷泵电路还包括调压模块；所述调压模块用于对所述泵送电压进行钳位，且钳位电压等于所述泵送电压的最终数值。
6.根据权利要求5所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述调压模块包括第三NMOS管、第四NMOS管、第五NMOS管和第一PMOS管；所述第三NMOS管的漏极与第一级电荷泵的输出端连接，第三NMOS管的栅极分别与第三NMOS管的漏极和第三NMOS管的源极连接，第三NMOS管的源极还与第四NMOS管的漏极连接，第四NMOS管的漏极还与第四NMOS管的栅极连接，第四NMOS管的源极分别与第五NMOS管的栅极和第五NMOS管的漏极连接，第五NMOS管的源极与第一PMOS管的源极连接，第一PMOS管的栅极用于接入工作电压VCC，第一PMOS管的漏极接地。
7.根据权利要求1所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述第一比较模块包括第六NMOS管、第七NMOS管、第八NMOS管、第二PMOS管、第三PMOS管和第四PMOS管；所述第六NMOS管的漏极用于接入工作电压VCC，第六NMOS管的栅极与第一级电荷泵的输出端连接，第六NMOS管的源极与第二PMOS管的源极连接，第二PMOS管的栅极接地，第二PMOS管的漏极与第七NMOS管的漏极连接，第七NMOS管的源极接地，第七NMOS管的栅极与第八NMOS管的漏极连接，第八NMOS管的源极接地，第八NMOS管的栅极分别与第八NMOS管的漏极、第三PMOS管的栅极和第四PMOS管的栅极连接，第三PMOS管的漏极与第八NMOS管的漏极连接，第三PMOS管的源极与第四PMOS管的漏极连接，第四PMOS管的源极用于接入工作电压VCC，第七NMOS管的漏极还与第一级振荡模块的第一控制端连接。
8.根据权利要求2所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述第一级振荡模块包括第二反相器、第三反相器、第四反相器、第一与非门、第二与非门和第一缓冲器；第二反相器的输入端与第一比较模块的输出端连接，第二反相器的输出端与第一与非门的第一输入端连接，第一与非门的输出端与第二与非门的第一输入端连接，第二与非门的第二输入端与第三反相器的输出端连接，第三反相器的输入端用于接入外部的使能信号，第二与非门的输出端与第四反相器的输入端连接，第四反相器的输出端分别与第一与非门的第二输入端和第一缓冲器的输入端连接，第一缓冲器的同相输出端与第一级电荷泵的第一时钟控制端连接，第一缓冲器的反相输出端与第一级电荷泵的第二时钟控制端连接；
其中第一与非门和第二与非门均为二输入与非门。
9.根据权利要求1所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述第二级振荡模块包括五级环形振荡器、第二缓冲器、第三缓冲器和第四缓冲器；所述五级环形振荡器的输出端与第二缓冲器的输入端连接，第二缓冲器的同相输出端与第三缓冲器的输入端连接，第二缓冲器的反相输出端与第四缓冲器的输入端连接，第三缓冲器的输出端与第二级电荷泵的第一时钟控制端连接，第四缓冲器的输出端与第二级电荷泵的第二时钟控制端连接。
10.根据权利要求3所述的一种具有二级起泵的FPGA电荷泵电路，其特征在于，所述第二比较模块包括第五PMOS管、第六PMOS管、第七PMOS管、第九NMOS管、第十NMOS管、第五反相器和第五缓冲器；所述第五反相器的输入端用于接入外部的使能信号，第五反相器的输出端与第九NMOS管的栅极连接，第九NMOS管的源极与第一NMOS管的源极连接，第九NMOS管的漏极与第五PMOS管的漏极连接，第五PMOS管的栅极接地，第五PMOS管的源极用于接入工作电压VCC，第五PMOS管的漏极还分别与第六PMOS管的栅极和第七PMOS管的栅极连接，第六PMOS管的源极用于接入工作电压VCC，第六PMOS管的漏极与第七PMOS管的栅极连接，第七PMOS管的源极用于接入工作电压VCC，第七PMOS管的漏极分别与第五缓冲器的输入端和第十NMOS管的漏极连接，第十NMOS管栅极用于接入工作电压VCC，第十NMOS管的源极接地，第五缓冲器的输出端与第一NMOS管的栅极连接；其中第十NMOS管为倒比管。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828538A (en) * 1996-06-21 1998-10-27 Quicklogic Corporation Power-up circuit for field programmable gate arrays
US5841725A (en) * 1997-04-02 1998-11-24 Lg Semicon Co., Ltd. Charge pump circuit for a semiconductor memory device
WO2009061049A1 (en) * 2007-11-05 2009-05-14 Electronics And Telecommunications Research Institute High-voltage cmos charge pump
US20100166228A1 (en) * 2008-12-30 2010-07-01 Colin Findlay Steele Apparatus and method for biasing a transducer
CN104201880A (zh) * 2014-07-15 2014-12-10 浙江大学 用于锁相环低电压下抗工艺涨落的低电流失配电荷泵电路
CN108923643A (zh) * 2018-07-18 2018-11-30 合肥工业大学 一种无阈值电压损失的可重构型升压电荷泵
CN110637415A (zh) * 2017-05-31 2019-12-31 株式会社半导体能源研究所 比较电路、半导体装置、电子构件以及电子设备
CN114582408A (zh) * 2020-12-01 2022-06-03 美光科技公司 管理存储器子系统中的数字控制的电荷泵操作
CN114661531A (zh) * 2022-02-28 2022-06-24 成都市硅海武林科技有限公司 一种针对fpga的细粒度自修复电路和方法
US20220294457A1 (en) * 2021-03-12 2022-09-15 Canon Kabushiki Kaisha Pll circuit, semiconductor apparatus, equipment

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828538A (en) * 1996-06-21 1998-10-27 Quicklogic Corporation Power-up circuit for field programmable gate arrays
US5841725A (en) * 1997-04-02 1998-11-24 Lg Semicon Co., Ltd. Charge pump circuit for a semiconductor memory device
WO2009061049A1 (en) * 2007-11-05 2009-05-14 Electronics And Telecommunications Research Institute High-voltage cmos charge pump
US20100166228A1 (en) * 2008-12-30 2010-07-01 Colin Findlay Steele Apparatus and method for biasing a transducer
CN104201880A (zh) * 2014-07-15 2014-12-10 浙江大学 用于锁相环低电压下抗工艺涨落的低电流失配电荷泵电路
CN110637415A (zh) * 2017-05-31 2019-12-31 株式会社半导体能源研究所 比较电路、半导体装置、电子构件以及电子设备
CN108923643A (zh) * 2018-07-18 2018-11-30 合肥工业大学 一种无阈值电压损失的可重构型升压电荷泵
CN114582408A (zh) * 2020-12-01 2022-06-03 美光科技公司 管理存储器子系统中的数字控制的电荷泵操作
US20220294457A1 (en) * 2021-03-12 2022-09-15 Canon Kabushiki Kaisha Pll circuit, semiconductor apparatus, equipment
CN114661531A (zh) * 2022-02-28 2022-06-24 成都市硅海武林科技有限公司 一种针对fpga的细粒度自修复电路和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHENGYI SHAN .ETC: "A charge pump phase-locked loop with dual-voltage controlled VCO applied to 28nm process FPGA", 《2021 IEEE INTERNATIONAL CONFERENCE ON CONSUMER ELECTRONICS AND COMPUTER ENGINEERING (ICCECE)》 *
吴方明: "反熔丝FPGA芯片的布线资源规划与设计实现", 《中国优秀硕士学位论文全文数据库（电子期刊）》 *

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