CN115374894A - 片上器件结构及制备方法、射频芯片及电子设备 - Google Patents

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Abstract

本发明涉及微电子技术领域，公开了一种片上器件结构及制备方法、射频芯片及电子设备。片上器件结构包括电感层、屏蔽层、信号走线层及电容层，屏蔽层布设于电感层的下方，信号走线层布设于屏蔽层远离电感层的一侧，电容层布设于信号层远离屏蔽层的一侧，并与信号走线层电连接，如此，本实施例能够将电容层设置在电感层的下方，充分地利用电感层的下方空间，从而能够提高芯片空间的利用率，同时，屏蔽层能够屏蔽电感层与电容层之间的互相干扰，有利于提高片上器件结构的工作可靠性。

Description

片上器件结构及制备方法、射频芯片及电子设备
技术领域
本发明涉及微电子技术领域，具体涉及一种片上器件结构及制备方法、射频芯片及电子设备。
背景技术
片上电感在射频集成电路中是不可或缺的。在射频芯片中，片上电感往往占据较大的芯片面积，片上电感的性能优劣会在较大程度上影响到射频芯片的性能。片上电感在工作时容易产生磁场。当片上电感的两端都放置有电学器件时，磁场容易引起电学器件产生涡流，涡流又可影响片上电感的品质因数，因此，现有技术往往不会在片上电感的下方放置电学器件，会选择将电学器件放置在片上电感的两侧，如此会导致片上电感的下方空间未能够得以充分利用，从而降低芯片空间的利用率。
发明内容
本发明实施例的一个目的旨在提供一种片上器件结构及制备方法、射频芯片及电子设备，旨在改善现有芯片空间的利用率较低的问题。
在第一方面，本发明实施例提供一种片上器件结构，包括：
电感层；
屏蔽层，布设于所述电感层的下方；
信号走线层，布设于所述屏蔽层远离所述电感层的一侧；
电容层，布设于所述信号层远离所述屏蔽层的一侧，并与所述信号走线层电连接。
可选地，所述电容层包括：
衬底区，布设于所述信号走线层远离所述屏蔽层的一侧；
多个有源区，所述多个有源区间隔布设于所述衬底区上，其中，所述有源区可为源极区或漏极区，所述源极区和所述漏极区都电连接至所述信号走线层的地端；
栅极区，布设在所述源极区与所述漏极区之间，所述栅极区连接至所述信号走线层的电压端，其中，所述栅极区的表面、所述源极区的表面及所述漏极区的表面都设有电容薄膜，所述栅极区、所述源极区、所述漏极区及位于所述源极区与所述漏极区之间的沟道区可形成可变电容。
可选地，在所述信号走线层中与所述栅极区电连接的金属走线垂直于所述电感层的金属走线。
可选地，所述屏蔽层设有多个通孔，所述信号走线层中与所述源极区及所述漏极区对应的金属走线，通过所述通孔与所述屏蔽层的金属走线电连接，所述屏蔽层的金属走线接地。
可选地，所述屏蔽层的至少部分金属走线与所述电感层的金属走线垂直。
可选地，所述电感层包括：
主体线圈层，布设于所述屏蔽层远离所述信号走线层的一侧，所述主体线圈层的金属走线呈螺旋状；
跨接层，布设于所述主体线圈层远离所述屏蔽层的一侧，且所述跨接层的金属走线与所述主体线圈层的金属走线电连接以形成电感。
在第二方面，本发明实施例提供一种片上器件结构的制备方法，包括：
提供电容层；
在所述电容层上形成信号走线层；
在所述信号走线层远离所述电容层的一侧形成屏蔽层；
在所述屏蔽层远离所述信号走线层的一侧形成电感层。
可选地，所述提供电容层包括：
提供衬底区；
根据双阱CMOS制备工艺，在所述衬底区上形成栅极区及有源区，其中，所述有源区可为源极区或漏极区；
根据薄膜制备工艺，分别在所述栅极区的表面、所述源极区的表面及漏极区的表面形成电容薄膜，使得所述栅极区、所述源极区、所述漏极区及位于所述源极区与所述漏极区之间的沟道区形成可变电容。
可选地，在所述信号走线层中与所述栅极区电连接的金属走线垂直于所述电感层的金属走线。
可选地，所述在所述电容层上形成信号走线层包括：
在所述电容层上形成第一介质层；
根据接触孔工艺，在所述第一介质层上开设多个接触孔；
将所述栅极区、所述源极区及所述漏极区的金属走线通过所述接触孔延伸至所述第一介质层上；
在所述第一介质层上开设第一线槽，并在所述第一线槽上布设金属走线，得到信号走线层，其中，所述第一线槽的金属走线与每个所述接触孔的金属走线电连接。
可选地，所述在所述信号走线层远离所述电容层的一侧形成屏蔽层包括：
在所述信号走线层上形成第二介质层；
根据接触孔工艺，在所述屏蔽层上开设多个通孔；
将所述信号走线层中与所述源极区及所述漏极区对应的金属走线通过所述通孔延伸至所述第二介质层上；
在所述第二介质层上开设第二线槽，并在所述第二线槽上布设金属走线，得到屏蔽层，其中，所述第二线槽的金属走线与所述通孔的金属走线电连接。
可选地，所述屏蔽层的至少部分金属走线与所述电感层的金属走线垂直。
在第三方面，本发明实施例提供一种射频芯片，包括上述的片上器件结构。
在第四方面，本发明实施例提供一种电子设备，包括上述的射频芯片。
在本发明实施例提供的片上器件结构中，屏蔽层布设于电感层的下方，信号走线层布设于屏蔽层远离电感层的一侧，电容层布设于信号层远离屏蔽层的一侧并与信号走线层电连接，如此，本实施例能够将电容层设置在电感层的下方，充分地利用电感层的下方空间，从而能够提高芯片空间的利用率，同时，屏蔽层能够屏蔽电感层与电容层之间的互相干扰，有利于提高片上器件结构的工作可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明实施例提供的一种片上器件结构的结构示意图；
图2为本发明另一实施例提供的一种片上器件结构的结构示意图；
图3为本发明再一实施例提供的一种片上器件结构的结构示意图；
图4为图2所示的电感层的结构版图；
图5为图2所示的屏蔽层的结构版图；
图6为图2所示的金属填充层的结构版图；
图7为本发明实施例提供的信号走线层及电容层的结构示意图；
图8为本发明实施例提供的片上器件结构的结构版图；
图9为本发明实施例提供的信号走线层及电容层的结构版图；
图10为本发明实施例提供的信号走线层的结构版图；
图11为本发明实施例提供的信号走线层、电容层及屏蔽层的结构示意图；
图12为本发明实施例提供的一种片上器件结构的制备方法的流程示意图；
图13为本发明实施例提供的形成栅极区及有源区的局部示意图；
图14为本发明实施例提供的形成可变电容的局部示意图；
图15为本发明实施例提供的信号走线层、电容层、屏蔽层及金属填充层的结构示意图；
图16为本发明实施例提供的信号走线层、电容层、屏蔽层、金属填充层及电感层的结构示意图；
图17为现有技术将可变电容放置在电感层外围的结构版图；
图18为本发明实施例提供的对将可变电容放置于电感层的下方的结构，以及将可变电容放置于电感层的外围的结构进行仿真的结果示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，如果不冲突，本发明实施例中的各个特征可以相互结合，均在本发明的保护范围之内。另外，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。再者，本发明所采用的“第一”、“第二”、“第三”等字样并不对数据和执行次序进行限定，仅是对功能和作用基本相同的相同项或相似项进行区分。
本发明实施例提供一种片上器件结构。请参阅图1，片上器件结构100包括电感层200、屏蔽层300、信号走线层400及电容层500。
电感层200用于提供电感功能，其中，电感层200为片上螺旋电感。
屏蔽层300布设于电感层200的下方，用于屏蔽来自电感层200一侧的噪声或者来自电容层500一侧的噪声。
信号走线层400布设于屏蔽层300远离电感层200的一侧，用于提供线路连接功能。
电容层500布设于信号层400远离屏蔽层300的一侧，并与信号走线层400电连接，用于提供电容功能。
本实施例能够将电容层设置在电感层的下方，充分地利用电感层的下方空间，从而能够提高芯片空间的利用率，屏蔽层能够屏蔽电感层与电容层之间的互相干扰，有利于提高片上器件结构的工作可靠性。
在一些实施例中，请参阅图2，片上器件结构100还包括金属填充层600，金属填充层600布设于电感层200与屏蔽层300之间。金属填充层600能够改善片上器件结构100的金属密度，以提高片上器件结构100的平坦度。
在一些实施例中，金属填充层600包括多个金属块，多个金属块呈矩阵形式布设于电感层200与屏蔽层300之间。相对于采用较大面积的金属层作为金属填充层对的作法，本实施例通过采用小尺寸的金属块填充在电感层200与屏蔽层300之间，由于小尺寸的金属块的涡流损耗比较大面积的金属层的涡流损耗小，因此，小尺寸的金属块对电感层200的电感品质因数影响较低，有利于提高片上器件结构的工作可靠性。
在一些实施例中，请继续参阅图2，片上器件结构100还包括钝化保护层700，钝化保护层700设置于电感层200远离屏蔽层300的一侧，用于保护片上器件结构100，避免片上器件结构100被划伤，降低片上器件结构100对外界环境的敏感性。
在一些实施例中，请一并参阅图3与图4，电感层200包括主体线圈层21与跨接层22。
主体线圈层21布设于屏蔽层300远离信号走线层400的一侧，主体线圈层21的金属走线呈螺旋状。
跨接层22布设于主体线圈层21远离屏蔽层300的一侧，且跨接层22的金属走线与主体线圈层21的金属走线电连接以形成电感。
如图3与图4所示，电感层200利用标准CMOS工艺中的两层金属层来实现电感元件。主体线圈层21位于跨接层22的下方，其中，主体线圈层21作为螺旋电感的线圈主体。跨接层22通过跨接孔23与主体线圈层21，用于主体线圈层21跨接引出端口的引线，亦即：由于主体线圈层21在一个平面上，为了实现螺旋式的电感结构，需要将主体线圈层21的相应金属走线进行跳线到跨接层22上，亦即将主体线圈层21的相应金属走线与跨接层22的金属走线进行连接，后续再通过跨接孔23回到主体线圈层21所在的平面上，如此可实现螺旋式的电感结构，同时，使用螺旋式的电感结构也有利于减小导体损耗，降低对衬底区的干扰。
请结合图3与图5，屏蔽层300能够将电感和衬底有效地隔开，减小衬底损耗。屏蔽层300的金属走线301使用次底层金属，屏蔽层300的金属走线301接至地端。
在一些实施例中，屏蔽层300的至少部分金属走线与电感层200的金属走线垂直，如此可减少电感层200与屏蔽层300之间的耦合，提高屏蔽可靠性。
请结合图3与图6，金属填充层600包括多个金属块61，其中，每个金属块61设置在相应的矩形框内。每个金属块61都不连接任何电位，处于悬空状态，如前所述，小尺寸的金属块对电感层200的电感品质因数影响较低。
请参阅图7，信号走线层400靠近电容层500的一侧开设多个接触孔41，电容层500包括衬底区51、多个有源区52及栅极区53，有源区52可为源极区或漏极区。栅极区53、源极区及漏极区的金属走线通过接触孔41与信号走线层400电连接。
衬底区51布设于信号走线层400远离屏蔽层300的一侧。在一些实施例中，如图7所示，衬底区51包括衬底511、外延层512、深阱区513及浅阱区514。
衬底511可为任意类型的衬底，比如衬底511为低/高掺杂P衬底或低/高掺杂N衬底。外延层512布设于衬底511靠近电感层200的一侧，当衬底511为低/高掺杂P衬底时，外延层512也为低/高掺杂P衬底。当衬底511为低/高掺杂N衬底时，外延层512也为低/高掺杂N衬底。深阱区513布设于外延层512靠近电感层200的一侧，其中，深阱区513可为N阱。浅阱区514布设于深阱区513靠近电感层200的一侧，其中，浅阱区514可为N阱。
由于外延层512、深阱区513能够有效地隔离周边的噪声，因此，本实施例提供的片上器件结构能够可靠地工作。
多个有源区52间隔布设于衬底区51上，有源区52可为源极区或漏极区，源极区和漏极区都电连接至信号走线层400的地端。在一些实施例中，当浅阱区514为N阱时，有源区52为N沟道。
栅极区53布设在源极区与漏极区之间，栅极区53连接至信号走线层400的电压端，其中，栅极区53的表面、源极区的表面及漏极区的表面都设有电容薄膜55，栅极区53、源极区、漏极区及位于所述源极区与所述漏极区之间的沟道区形成可变电容。当栅极区53被施加电压时，栅极区53、源极区及漏极区形成的可变电容能够存储电荷。当栅极区53被施加不同电压时，可变电容的电容值也会随之变化，因此，本实施例可根据片上器件结构100的工作需求，控制栅极区53施加的电压，从而得到相应的电容值。
在一些实施例中，可变电容的沟道宽度及沟道长度都小于10um，由于可变电容的尺寸比较小，如此可避免形成较大尺寸的电容而容易受到电感层200的噪声干扰，减少损耗。
在一些实施例中，可变电容位于电感层200的金属走线的正下方。请一并参阅图8和图9，由图8与图9进行联合比对，由于电感层200的金属走线的正下方的磁场相对侧边的磁场更小，可降低电感层200产生的磁场对可变电容的影响。同时，对于电感层200与衬底区51而言，可变电容处于电感层200与衬底区51之间，可变电容还可屏蔽电感层200与衬底区51之间的互相干扰，也会减小电感层200对衬底区51的电感损耗。
在一些实施例中，信号走线层400的至少部分金属走线与电感层200的金属走线垂直。请结合图8与图10，图10示出了信号走线层400的金属走线401，结合图8进行对比可知，信号走线层400的部分金属走线与电感层200的金属走线垂直，如此可减少电感层200与信号走线层400之间的耦合，提高线路传输的可靠性。
另外，结合图5与图9可知，信号走线层400的金属走线与屏蔽层300的金属走线平行，亦即：信号走线层400的金属走线与屏蔽层300的金属走线的方向基本一致，且处于屏蔽层300的正下方，如此能够更进一步地可减少电感层200与信号走线层400之间的耦合。
可以理解的是，本实施例提供的片上器件结构在物理实现上每个可变电容的栅极区、源极区及漏极区是分离的，可变电容的栅极区、源极区及漏极区并没有连成一片，其中，栅极区接至信号走线层的电压端，源极区及漏极区接至信号走线层的地端，如此可保证每个可变电容都是小尺寸的，也不会因为栅极区与源极区或漏极区的合并而间接形成比较大尺寸的电容，避免大尺寸电容造成总损耗变大的情形出现。
在一些实施例中，请参阅图11，屏蔽层300设有多个通孔31，信号走线层400中与源极区及漏极区对应的金属走线，通过通孔31与屏蔽层300的金属走线电连接，屏蔽层300的金属走线接地，可变电容的栅极区通过信号走线层400接至电压端。由于屏蔽层的金属走线是接地(AVSS)的，相当于屏蔽层300的金属走线给可变电容的源漏区提供了接地的电位。
作为本发明实施例的另一方面，本发明实施例提供一种片上器件结构的制备方法。请参阅图12，片上器件结构的制备方法包括：
S21：提供电容层。
S22：在电容层上形成信号走线层。
S23：在信号走线层远离电容层的一侧形成屏蔽层。
S24：在屏蔽层远离信号走线层的一侧形成电感层。
本实施例能够将电容层设置在电感层的下方，充分地利用电感层的下方空间，从而能够提高芯片空间的利用率，同时，屏蔽层能够屏蔽电感层与电容层之间的互相干扰，有利于提高片上器件结构的工作可靠性。
在一些实施例中，提供电容层包括：提供衬底区，根据双阱CMOS制备工艺，在衬底区上形成栅极区及有源区，有源区可为源极区或漏极区，根据薄膜制备工艺，分别在栅极区的表面、源极区的表面及漏极区的表面形成电容薄膜，使得栅极区、源极区、漏极区及位于所述源极区与所述漏极区之间的沟道区形成可变电容。
举例而言，请结合图7，根据双阱CMOS制备工艺在衬底区上形成栅极区及有源区的过程如下：
深阱区513及浅阱区514的形成：首先，利用光刻和刻蚀工艺在P-硅的外延层形成N阱窗口，利用二氧化硅作为离子注入缓冲层，氮化硅作为离子注入掩蔽膜，采用离子注入工艺形成深阱区及浅阱区。
栅极区53的形成：利用氧化工艺制备栅极氧化层，利用薄膜制备工艺生成多晶硅薄膜，再利用光刻和刻蚀工艺形成多晶硅栅极。
源漏有源区52的形成：请参阅图13，利用光刻胶保护N阱区域，光刻和刻蚀形成源漏区窗口，离子注入形成重掺杂N+源漏有源区。请参阅图14，根据薄膜制备工艺，分别在栅极区、源极区及漏极区形成电容薄膜，使得栅极区、源极区、漏极区及位于所述源极区与所述漏极区之间的沟道区形成可变电容。
在一些实施例中，请结合图7，在电容层上形成信号走线层包括：在电容层上形成第一介质层，根据接触孔工艺，在第一介质层上开设多个接触孔，将栅极区、源极区及漏极区的金属走线通过接触孔延伸至第一介质层上，在第一介质层上开设第一线槽，并在第一线槽上布设金属走线，得到信号走线层，其中，第一线槽的金属走线与接触孔的金属走线电连接。接触孔为可变电容与信号走线层之间的连接通道，第一介质层为电性隔离材料。
信号走线层的金属走线能够将不同区域的接触孔进行连接，信号走线层采用大马士革的铜结构，在第一介质层上开设第一线槽，利用电镀在第一线槽内填充铜线，以得到信号走线层。信号走线层的金属走线能够将每个可变电容单元的栅极区、源极区及漏极区进行连接。
在一些实施例中，在信号走线层远离电容层的一侧形成屏蔽层包括：在信号走线层上形成第二介质层，根据接触孔工艺，在屏蔽层上开设多个通孔，将信号走线层中与源极区及漏极区对应的金属走线通过通孔延伸至第二介质层上，在第二介质层上开设第二线槽，并在第二线槽上布设金属走线，得到屏蔽层，其中，第二线槽的金属走线与通孔的金属走线电连接。
通孔为用于连接信号走线层的金属走线与屏蔽层的金属走线的孔。屏蔽层的金属走线能够将不同区域的通孔进行连接，每个通孔都可连接信号走线层的接触孔的金属走线。通孔和屏蔽层都采用大马士革的铜结构，请继续参阅图11，先在信号走线层400上形成第二介质层，再在第二介质层上挖出通孔，然后再在第二介质层上挖出第二线槽，最后利用电镀在通孔内及第二线槽内填充铜线，得到屏蔽层300。
在一些实施例中，片上器件结构的制备方法还包括：在电感层与屏蔽层之间形成金属填充层。
在一些实施例中，在电感层与屏蔽层之间形成金属填充层包括：在电感层与屏蔽层之间以矩阵形式布设多个金属块，得到金属填充层。
在一些实施例中，金属填充层600的层数可为多层，金属填充层之间都处于悬空状态，没有连接。请参阅图15，金属填充层601、金属填充层602及金属填充层603之间都没有连接，且每个金属填充层都包括以矩阵形式排布的多个金属块。
在一些实施例中，在屏蔽层远离信号走线层的一侧形成电感层包括：在屏蔽层远离信号走线层的一侧布设主体线圈层，其中，主体线圈层的金属走线呈螺旋状，在主体线圈层远离屏蔽层的一侧布设跨接层，其中，跨接层的金属走线与主体线圈层的金属走线电连接以形成电感。
在一些实施例中，在屏蔽层远离信号走线层的一侧布设主体线圈层包括：在金属填充层远离屏蔽层的一侧形成第三介质层，在第三介质层上开设第三线槽，并在第三线槽上布设金属走线，得到主体线圈层。
在一些实施例中，在主体线圈层远离屏蔽层的一侧布设跨接层包括：在主体线圈层上形成第四介质层，根据接触孔工艺，在第四介质层上开设多个导孔，将主体线圈层的金属走线通过导孔延伸至第四介质层上，在第四介质层上开设第四线槽，并在第四线槽上布设金属走线，得到跨接层，其中，第四线槽的金属走线与通孔的金属走线电连接。
请参阅图16，主体线圈层21的制备工艺与图11所示的屏蔽层的制备工艺相同，由于主体线圈层21在芯片中一般作为电源走线，需要连接很长的距离，因此，主体线圈层21的厚度比较厚。跨接层22采用TMV工艺，TMV工艺是指形成主体线圈层21和跨接层22的通孔的工艺。由于主体线圈层21在一个平面上，为了实现螺旋式的电感结构，需要将主体线圈层21的相应金属走线进行跳线到跨接层22上，亦即将主体线圈层21的相应金属走线与跨接层22的金属走线进行连接，后续再通过跨接孔23回到主体线圈层21所在的平面上，如此可实现螺旋式的电感结构。
在一些实施例中，片上器件结构的制备方法还包括：在电感层远离屏蔽层的一侧形成钝化保护层。请结合图3，本实施例利用薄膜制备工艺制作氮化硅Si3N4薄膜作为钝化保护层，钝化保护层可保护芯片避免划伤，降低芯片对外界环境的敏感性。
为了详细阐述本实施例提供的片上器件结构的技术效果，本实施例结合图8、图17及图18对此作出详细说明，具体如下：
请结合参阅图8，将可变电容放置于电感层的下方，片上器件结构的面积为：163.73×212.83≈34846.66um2。
请参阅图17，将可变电容放置于电感层的外围时，可变电容所占的面积为：56.49×164.625≈9299.67um2，此时片上器件结构的面积为：9299.67+34846.66≈44146um2。将可变电容放置于电感层的外围的方式相比将可变电容放置于电感层的下方的方式，其面积增大了约26.7％。
因此，通过将可变电容放置于电感层的下方可节省芯片面积，从而能够降低成本。
请参阅图18，第一仿真曲线181为将可变电容放置于电感层的外围的仿真结果，第二仿真曲线182为将可变电容放置于电感层的下方的仿真结果。第三仿真曲线183为将可变电容放置于电感层的外围的仿真结果，第四仿真曲线184为将可变电容放置于电感层的下方的仿真结果。
将第一仿真曲线181与第二仿真曲线182进行对比，将第三仿真曲线183与第四仿真曲线184进行对比，可知：第二仿真曲线182与第一仿真曲线181的变化情况一致，第四仿真曲线184与第三仿真曲线183的变化情况一致，并且，第二仿真曲线182与第一仿真曲线181的差值比较小，第四仿真曲线184与第三仿真曲线183的差值比较小，说明：将可变电容放置于电感层的下方对电感的电感值L和品质因数Q值的影响比较小，而且还能够节省芯片面积和降低成本。
作为本发明实施例的再一方面，本发明实施例提供一种射频芯片，射频芯片包括上述各个实施例所阐述的片上器件结构。
作为本发明实施例的再一方面，本发明实施例提供一种电子设备，电子设备包括上述的射频芯片。
需要说明的是，在上述各个实施方式中，上述各步骤之间并不必然存在一定的先后顺序，本领域普通技术人员，根据本发明实施方式的描述可以理解，不同实施方式中，上述各步骤可以有不同的执行顺序，亦即，可以并行执行，亦可以交换执行等等。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (14)

1.一种片上器件结构，其特征在于，包括：
电感层；
屏蔽层，布设于所述电感层的下方；
信号走线层，布设于所述屏蔽层远离所述电感层的一侧；
电容层，布设于所述信号层远离所述屏蔽层的一侧，并与所述信号走线层电连接。
2.根据权利要求1所述的结构，其特征在于，所述电容层包括：
衬底区，布设于所述信号走线层远离所述屏蔽层的一侧；
多个有源区，所述多个有源区间隔布设于所述衬底区上，其中，所述有源区可为源极区或漏极区，所述源极区和所述漏极区都电连接至所述信号走线层的地端；
栅极区，布设在所述源极区与所述漏极区之间，所述栅极区连接至所述信号走线层的电压端，其中，所述栅极区的表面、所述源极区的表面及所述漏极区的表面都设有电容薄膜，所述栅极区、所述源极区所述漏极区及位于所述源极区与所述漏极区之间的沟道区可形成可变电容。
3.根据权利要求2所述的结构，其特征在于，在所述信号走线层中与所述栅极区电连接的金属走线垂直于所述电感层的金属走线。
4.根据权利要求2所述的结构，其特征在于，所述屏蔽层设有多个通孔，所述信号走线层中与所述源极区及所述漏极区对应的金属走线，通过所述通孔与所述屏蔽层的金属走线电连接，所述屏蔽层的金属走线接地。
5.根据权利要求1所述的结构，其特征在于，所述屏蔽层的至少部分金属走线与所述电感层的金属走线垂直。
6.根据权利要求1至5任一项所述的结构，其特征在于，所述电感层包括：
主体线圈层，布设于所述屏蔽层远离所述信号走线层的一侧，所述主体线圈层的金属走线呈螺旋状；
跨接层，布设于所述主体线圈层远离所述屏蔽层的一侧，且所述跨接层的金属走线与所述主体线圈层的金属走线电连接以形成电感。
7.一种片上器件结构的制备方法，其特征在于，包括：
提供电容层；
在所述电容层上形成信号走线层；
在所述信号走线层远离所述电容层的一侧形成屏蔽层；
在所述屏蔽层远离所述信号走线层的一侧形成电感层。
8.根据权利要求7所述的制备方法，其特征在于，所述提供电容层包括：
提供衬底区；
根据双阱CMOS制备工艺，在所述衬底区上形成栅极区及有源区，其中，所述有源区可为源极区或漏极区；
根据薄膜制备工艺，分别在所述栅极区的表面、所述源极区的表面及漏极区的表面形成电容薄膜，使得所述栅极区、所述源极区、所述漏极区及位于所述源极区与所述漏极区之间的沟道区形成可变电容。
9.根据权利要求8所述的制备方法，其特征在于，在所述信号走线层中与所述栅极区电连接的金属走线垂直于所述电感层的金属走线。
10.根据权利要求8所述的制备方法，其特征在于，所述在所述电容层上形成信号走线层包括：
在所述电容层上形成第一介质层；
根据接触孔工艺，在所述第一介质层上开设多个接触孔；
将所述栅极区、所述源极区及所述漏极区的金属走线通过所述接触孔延伸至所述第一介质层上；
在所述第一介质层上开设第一线槽，并在所述第一线槽上布设金属走线，得到信号走线层，其中，所述第一线槽的金属走线与每个所述接触孔的金属走线电连接。
11.根据权利要求8所述的制备方法，其特征在于，所述在所述信号走线层远离所述电容层的一侧形成屏蔽层包括：
在所述信号走线层上形成第二介质层；
根据接触孔工艺，在所述屏蔽层上开设多个通孔；
将所述信号走线层中与所述源极区及所述漏极区对应的金属走线通过所述通孔延伸至所述第二介质层上；
在所述第二介质层上开设第二线槽，并在所述第二线槽上布设金属走线，得到屏蔽层，其中，所述第二线槽的金属走线与所述通孔的金属走线电连接。
12.根据权利要求11所述的制备方法，其特征在于，所述屏蔽层的至少部分金属走线与所述电感层的金属走线垂直。
13.一种射频芯片，其特征在，包括如权利要求1至6任一项所述的片上器件结构。
14.一种电子设备，其特征在于，包括如权利要求13所述的射频芯片。
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