CN115346983A - 半导体存储器件 - Google Patents

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semiconductor layer
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pattern
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郑在景
柳民泰
薛玹珠
柳成原
李元锡
赵珉熙
许栽硕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
Industry University Cooperation Foundation IUCF HYU
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Abstract

提供了一种半导体存储器件，包括：位线，在第一方向上延伸；沟道图案，在位线上并且包括与位线接触的第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层，其中，第一氧化物半导体层和第二氧化物半导体层中的每一个包括与位线平行的水平部分以及从水平部分竖直地突出的第一竖直部分和第二竖直部分；第一字线和第二字线，在第二氧化物半导体层的第一竖直部分与第二竖直部分之间并且在第二氧化物半导体层的水平部分上；以及栅介电图案，在沟道图案与第一字线和第二字线之间。第二氧化物半导体层的厚度大于第一氧化物半导体层的厚度。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2021年5月14日在韩国知识产权局递交的韩国专利申请No.10-2021-0062532的优先权，其公开内容通过引用全部并入本文。
技术领域
本发明构思涉及半导体存储器件，更具体地涉及包括竖直沟道晶体管的半导体存储器件和/或其制造方法。
背景技术
半导体器件设计规则的减少导致制造技术提高半导体器件的集成度、操作速度和/或产量。因此，已经提出具有竖直沟道的晶体管以提高晶体管的集成度、电阻、电流驱动能力等。
发明内容
本发明构思的一些示例实施例提供了具有改进的电性质和提高的集成度的半导体存储器件。
根据本发明构思的一些示例实施例，一种半导体存储器件可以包括：位线，在第一方向上延伸；位线上的沟道图案，所述沟道图案包括与位线接触的第一氧化物半导体层和在第一氧化物半导体层上的第二氧化物半导体层，第一氧化物半导体层和第二氧化物半导体层中的每一个包括与位线平行的水平部分以及从水平部分竖直地突出的第一竖直部分和第二竖直部分；第一字线和第二字线，所述第一字线和第二字线在第二氧化物半导体层的第一竖直部分与第二竖直部分之间并且在第二氧化物半导体层的水平部分上，第一字线和第二字线跨过位线；以及栅介电图案，在沟道图案与第一字线和第二字线之间。第二氧化物半导体层的厚度可以大于第一氧化物半导体层的厚度。
根据本发明构思的一些示例实施例，一种半导体存储器件可以包括：位线，所述位线在第一方向上延伸；位线上的沟道图案，沟道图案包括与位线平行的水平部分、以及从水平部分竖直地突出的第一竖直部分和第二竖直部分；第一字线，在沟道图案的水平部分上，第一字线跨过位线并且在第二方向上延伸；以及栅介电图案，在第一字线与沟道图案之间。沟道图案可以包括：与位线接触的第一氧化物半导体层；以及第一氧化物半导体层上的第二氧化物半导体层。第一氧化物半导体层中的镓(Ga)的浓度可以大于第二氧化物半导体层中的镓(Ga)的浓度。
根据本发明构思的一些示例实施例，一种半导体存储器件可以包括：位线，所述位线在第一方向上延伸；第一介电图案，限定沟槽，所述沟槽跨过位线并且在第二方向上延伸；沟槽中的沟道图案，沟道图案包括面向彼此的第一竖直部分和第二竖直部分、以及将第一竖直部分与第二竖直部分彼此连接的第一水平部分；第一字线和第二字线，第一字线和第二字线位于沟道图案的第一水平部分上并且在第二方向上延伸，第一字线靠近沟道图案的第一竖直部分，并且第二字线靠近沟道图案的第二竖直部分；栅介电图案，在沟道图案与第一字线和第二字线之间，栅介电图案在第二方向上延伸；沟槽中的第二介电图案，第二介电图案覆盖第一字线和第二字线；第一数据存储图案，在沟道图案的第一竖直部分上；第二数据存储图案，在沟道图案的第二竖直部分上；以及多个着接焊盘，在第一竖直部分与第一数据存储图案之间以及在第二竖直部分与第二数据存储图案之间。沟道图案可以包括：与位线接触的第一氧化物半导体层；以及第一氧化物半导体层上的第二氧化物半导体层。第一氧化物半导体层和第二氧化物半导体层中的每一个可以包括与位线平行的第二水平部分、以及从第二水平部分竖直突出的第一竖直部分和第二竖直部分。第二氧化物半导体层的厚度可以大于第一氧化物半导体层的厚度。
附图说明
图1图示了示出根据本发明构思的一些示例实施例的半导体器件的截面图。
图2图示了示出根据本发明构思的一些示例实施例的半导体器件的制造方法的截面图。
图3A图示了示出电性质对氧化物半导体层的组成比的依赖关系的曲线图。
图3B图示了示出电性质对氧化物半导体层的组成比的依赖关系的表。
图4A和图4B图示了示出带隙对氧化物半导体层的组成比的依赖关系的曲线图。
图4C图示了示出功函数对氧化物半导体层的组成比的依赖关系的曲线图。
图5图示了示出包括根据发明构思的一些示例实施例的半导体器件的半导体存储器件的框图。
图6和图7图示了示出根据本发明构思的一些示例实施例的半导体存储器件的简化透视图。
图8图示了示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。
图9A、图9B和图9C图示了示出根据本发明构思的一些示例实施例的半导体存储器件的分别沿图8的线A-A’、B-B’和C-C’截取的截面图。
图10A至图10D图示了示出图9A的部分M的放大图。
图11图示了示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。
图12A、图12B和图12C图示了示出根据本发明构思的一些示例实施例的半导体存储器件的分别沿图11的线A-A’、B-B’和C-C’截取的截面图。
图13图示了示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。
图14A、图14B和图14C图示了示出根据本发明构思的一些示例实施例的半导体存储器件的分别沿图13的线A-A’、B-B’和C-C’截取的截面图。
图15图示了示出根据本发明构思的一些示例实施例的半导体存储器件的沿图8的线A-A'截取的截面图。
图16A至图21A、图16B至图21B和图16C至图21C图示了示出根据本发明构思的一些示例实施例的制造半导体存储器件的方法的分别沿图8的线A-A’、B-B’和C-C’截取的截面图。
具体实施方式
图1图示了示出根据本发明构思的一些示例实施例的半导体器件的截面图。
参考图1，半导体器件可以包括栅电极GE。栅电极GE可以包括例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其任意组合。栅电极GE可以由以下项形成：掺杂多晶硅(例如掺杂有硼、磷或砷中的至少一种的多晶硅)、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意组合，但是本发明构思不限于此。栅电极GE可以包括单层或多层，该单层或多层包括上面讨论的材料。在一些示例实施例中，栅电极GE可以包括二维半导体材料，例如石墨烯、碳纳米管或其任意组合。
栅介电图案Gox可以设置在栅电极GE上。栅介电图案Gox可以具有均匀的厚度以覆盖/毯式覆盖栅电极GE的表面。栅介电图案Gox可以由以下项形成/包括以下项：氧化硅层、氮氧化硅层、介电常数大于氧化硅层的介电常数的高k介电层、或其任意组合。高k介电层可以由金属氧化物或金属氮氧化物形成。用作栅介电图案Gox的高k介电层可以由以下项形成/包括以下项：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其任意组合，但是本发明构思不限于此。
沟道图案CP可以设置在栅介电图案Gox上。沟道图案CP可以包括设置在栅介电图案Gox上的限制层COL和设置在限制层COL上的阻挡层(barrier layer)BAL。限制层COL和阻挡层BAL各自可以被称为氧化物半导体层。沟道图案CP可以包括氧化物半导体材料。例如，氧化物半导体材料可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其任意组合。例如，阻挡层BAL和限制层COL各自可以包括铟镓锌氧化物(IGZO)并且可以包括相同或不同的材料。沟道图案CP可以包括与栅介电图案GOx的材料相同或不同的材料。
二维电子气(2DEG)可以形成在限制层COL内。二维电子气(2DEG)可以形成在限制层COL的内部，并且可以靠近限制层COL与阻挡层BAL之间的界面。
附加地或备选地，限制层COL和阻挡层BAL可以具有均匀的厚度。第一厚度T1可以被定义为指示限制层COL的厚度。第二厚度T2可以被定义为指示阻挡层BAL的厚度。第三厚度T3可以被定义为指示沟道图案CP的厚度。第三厚度T3可以是第一厚度T1与第二厚度T2之和。第一厚度T1可以大于第二厚度T2。例如，第二厚度T2可以在约1nm至约3nm的范围内，并且第一厚度T1可以在约3nm至约7nm的范围内。第三厚度T3可以在约4nm至约10nm的范围内。
附加地或备选地，限制层COL中的镓(Ga)的浓度可以小于阻挡层BAL中的镓(Ga)的浓度。限制层COL中的铟(In)的浓度可以大于阻挡层BAL中的铟(In)的浓度。例如，限制层COL可以包括可以具有In0.61Ga0.16Zn0.23O的组成比的IGZO，并且阻挡层BAL可以包括可以具有In0.38Ga0.44Zn0.18O、In0.52Ga0.32Zn0.15O或In0.46Ga0.19Zn0.34O的组成比的IGZO。
附加地或备选地，限制层COL可以具有比阻挡层BAL的带隙小的带隙。例如，当厚度是约5nm的限制层COL具有In0.61Ga0.16Zn0.23O的组成比时，限制层COL可以具有约3.59eV的带隙，并且当厚度是约2nm的阻挡层BAL具有In0.46Ga0.19Zn0.34O的组成比时，阻挡层BAL可以具有约4.02eV的带隙。氧化物半导体层可以具有随着镓的浓度增大而增大的带隙。
附加地或备选地，限制层COL可以具有比阻挡层BAL的功函数大的功函数。例如，当厚度是约5nm的限制层COL具有In0.61Ga0.16Zn0.23O的组成比时，限制层COL可以具有约4.64eV的功函数，并且当厚度是约2nm的阻挡层BAL具有In0.46Ga0.19Zn0.34O的组成比时，阻挡层BAL可以具有约4.34eV的功函数。氧化物半导体层可以具有随着镓的浓度增大和铟的浓度减小而增大的功函数。附加地或备选地，氧化物半导体层可以具有随着其厚度增大而增大的功函数。
限制层COL和阻挡层BAL之间的功函数差异越大，沟道图案CP中/内的电子迁移率就越高。因此，为了提高半导体器件的电性质，控制限制层COL和阻挡层BAL的功函数可能很重要。可以通过控制限制层COL和阻挡层BAL中的每一个的厚度和/或限制层COL和阻挡层BAL中包括的氧化物半导体材料中的每一个的组成比来增大功函数差异。
源电极SEL和漏电极DEL可以设置在沟道图案CP上。源电极SEL和漏电极DEL可以彼此分隔开。例如，源电极SEL和漏电极DEL各自可以包括金属材料，例如铝(Al)、钨(W)和/或钼(Mo)。备选地或附加地，源电极SEL和漏电极DEL各自可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意组合，但是本发明构思不限于此。源电极SEL和漏电极DEL可以沿栅介电图案Gox的顶表面、沟道图案CP的侧壁和沟道图案CP的顶表面延伸。
图2图示了示出根据本发明构思的一些示例实施例的半导体器件的制造方法的截面图。
参考图2，栅介电图案Gox可以形成在栅电极GE上。诸如热氧化工艺和/或原位蒸汽生成(ISSG)工艺之类的氧化工艺可以用于形成栅介电图案GOx；然而，示例实施例不限于此。栅电极GE的部分可能在形成栅介电图案GOx期间被损耗；然而，示例实施例不限于此。沟道图案CP可以形成在栅介电图案Gox上。原子层沉积(ALD)工艺可以用于形成沟道图案CP。
例如，形成沟道图案CP可以包括在栅介电图案Gox上形成限制层COL、在限制层COL上形成阻挡层BAL、以及蚀刻阻挡层BAL和限制层COL。可以通过在一个工具和/或腔室内利用单个原位工艺或者利用不同的工具和/或腔室以分离的非原位工艺，使用原子层沉积工艺来形成限制层COL和阻挡层BAL中的每一个。当形成限制层COL和阻挡层BAL时，原子层沉积周期可以基于限制层COL和阻挡层BAL的厚度来调整。限制层COL和阻挡层BAL的厚度可以在沉积期间原位地确定和/或在限制层COL和阻挡层BAL的沉积之间非原位地确定，例如利用椭率测量工具；然而，示例实施例不限于此。
此外，当执行原子层沉积工艺时，铟(In)、镓(Ga)或锌(Zn)的前体的引入量可以调整，以控制限制层COL和阻挡层BAL中包括的氧化物半导体材料的组成比。
限制层COL和阻挡层BAL可以具有彼此不同的厚度。第一厚度T1可以被定义为指示限制层COL的厚度。第二厚度T2可以被定义为指示阻挡层BAL的厚度。第三厚度T3可以被定义为指示沟道图案CP的厚度。第三厚度T3可以是第一厚度T1与第二厚度T2之和。第一厚度T1可以大于第二厚度T2。例如，第二厚度T2可以在约1nm至约3nm的范围内，并且第一厚度T1可以在约3nm至约7nm的范围内。第三厚度T3可以在约4nm至约10nm的范围内。
根据本发明构思的一些示例实施例，当形成限制层COL和阻挡层BAL时，原子层沉积工艺可以用于控制沟道图案CP具有等于或小于约10nm的厚度。因此，可以提高半导体器件的集成度和/或容易地或更容易地控制限制层COL和阻挡层BAL的厚度、组成比、带隙和功函数中的任意项或所有项，和/或制造具有高迁移率的晶体管。备选地或附加地，原子层沉积工艺可以在等于或小于约500℃的相对低温度下执行，因此可以容易地控制限制层COL和阻挡层BAL的物理性质。因此，半导体器件在电性质方面可以提高。
返回参考图1，源电极SEL和漏电极DEL可以形成在沟道图案CP上。最后，可以制作包括氧化物半导体层的薄膜晶体管(TFT)。
图3A图示了示出电性质对氧化物半导体层的组成比的依赖关系的曲线图。图3B图示了示出电性质对氧化物半导体层的组成比的依赖关系的表。
参考图3A和图3B，可以确定，与仅设置具有约5nm的厚度以及In0.61Ga0.16Zn0.23O的组成比的限制层COL的情况(或单层情况)相比，在将具有约2nm的厚度以及In0.38Ga0.44Zn0.18O、In0.52Ga0.32Zn0.15O或In0.46Ga0.19Zn0.34O的组成比的阻挡层BAL设置在限制层COL上的情况(或异质(hetero)情况)下，半导体器件的电性质/性能提高更多。例如，当设置阻挡层BAL时，半导体器件可以在电子迁移率μFE、亚阈值摆幅SS和阈值电压VTH方面被优化。
图4A和图4B图示了示出带隙对氧化物半导体层的组成比的依赖关系的曲线图。图4C图示了示出功函数对氧化物半导体层的组成比的依赖关系的曲线图。在图4C中，文字“HOPG”表示“高取向热解石墨”。
参考图4A和图4B，对于具有约5nm的厚度以及In0.61Ga0.16Zn0.23O的组成比的限制层COL，可以给出约3.59eV的带隙。对于具有约2nm的厚度以及In0.46Ga0.19Zn0.34O的组成比的阻挡层BAL，可以给出约4.02eV的带隙，对于具有约2nm的厚度以及In0.52Ga0.32Zn0.15O的组成比的阻挡层BAL，可以给出约4.08eV的带隙，并且对于具有约2nm的厚度以及In0.38Ga0.44Zn0.18O的组成比的阻挡层BAL，可以给出约4.17eV的带隙。要了解的是，氧化物半导体层的带隙随着镓的浓度增大而增大。例如，包括IGZO的氧化物半导体层中含有的镓的浓度可以被调整，以控制限制层COL和阻挡层BAL之间的带隙差异。
对于具有约5nm的厚度以及In0.61Ga0.16Zn0.23O的组成比的限制层COL，可以给出约4.64eV的功函数。对于具有约2nm的厚度以及In0.46Ga0.19Zn0.34O的组成比的阻挡层BAL，可以给出约4.34eV的带隙，对于具有约2nm的厚度以及In0.52Ga0.32Zn0.15O的组成比的阻挡层BAL，可以给出约4.39eV的带隙，并且对于具有约2nm的厚度以及In0.38Ga0.44Zn0.18O的组成比的阻挡层BAL，可以给出约4.54eV的带隙。氧化物半导体层可以具有随着镓的浓度增大和铟的浓度减小而增大的功函数。备选地或附加地，氧化物半导体层可以具有随着其厚度增大而增大的功函数。
在这种意义下，调整氧化物半导体层的厚度和组成比，以控制氧化物半导体层的带隙和功函数。
图5图示了示出包括根据发明构思的一些示例实施例的半导体器件的半导体存储器件的框图/示意图。
参考图5，半导体存储器件可以包括存储单元阵列1、行解码器2、读出放大器3、列解码器4和控制逻辑部5。
存储单元阵列1可以包括二维或三维布置的多个存储单元MC。每个存储单元MC可以连接在彼此交叉的字线WL(例如行)与位线BL(例如列)之间。
每个存储单元MC可以包括选择元件TR和数据存储元件DS，其中，元件TR和DS可以彼此串联电连接。选择元件TR可以连接在数据存储元件DS与字线WL之间，并且数据存储元件DS可以通过选择元件TR连接到位线BL。选择元件TR可以是或者可以包括场效应晶体管(FET)，并且数据存储元件DS可以是有源和/或无源器件，例如电容器、磁隧道结图案或可变电阻器中的至少一种。例如，选择元件TR可以包括晶体管，该晶体管的栅电极可以连接到字线WL并且源极/漏极端子可以对应地连接到位线BL和数据存储元件DS。
行解码器2可以解码外部输入的地址，并且可以选择存储单元阵列1的字线WL之一。在行解码器2中解码的地址可以提供给行驱动器(未示出)，并且响应于控制电路的控制操作，行驱动器可以向所选择的字线WL和每个未选择的字线WL提供特定电压，例如，比选择元件TR的阈值电压大的电压。
响应于由列解码器4解码的地址，读出放大器3可以检测和放大所选择的位线BL与参考位线之间的电压差异，然后可以输出经放大的电压差异。
列解码器4可以在读出放大器3与外部设备(例如存储控制器)之间提供数据传送路径。列解码器4可以解码外部输入的地址并且可以例如基于地址来选择位线BL之一。
控制逻辑部5可以生成控制信号，所述控制信号控制用于将数据写入存储单元阵列1和/或从存储单元阵列1读取数据的操作。
图6和图7图示了示出根据本发明构思的一些示例实施例的半导体存储器件的简化透视图。
参考图6和图7，半导体存储器件可以包括外围电路结构PS和与外围电路结构PS连接的单元阵列结构CS。
外围电路结构PS可以包括在半导体衬底100上形成的核心电路和外围电路。核心电路和外围电路可以包括行解码器和列解码器(参见图5的2和4)、读出放大器(参见图5的3)和控制逻辑部(参见图5的5)。
单元阵列结构CS可以包括存储单元阵列(参见图5的1)，该存储单元阵列包括在彼此交叉的第一方向D1和第二方向D2上延伸的平面上二维和/或三维地布置的存储单元(参见图5的MC)。如上面所讨论的，每个存储单元(参见图5的MC)可以包括选择元件TR和数据存储元件DS。
根据本发明构思的一些示例实施例，竖直沟道晶体管(VCT)可以被包括作为每个存储单元(参见图5的MC)的选择晶体管TR。竖直沟道结构可以具有沟道长度在与半导体衬底100的顶表面垂直的方向(或第三方向D3)上延伸的结构。此外，电容器可以被设置为每个存储单元(参见图5的MC)的数据存储元件DS。
根据一些示例实施例，例如如图6所示，外围电路结构PS可以设置在半导体衬底100上，并且单元阵列结构CS可以设置在外围电路结构PS上。
根据一些示例实施例，例如如图7所示，外围电路结构PS可以设置在半导体衬底100(或第一半导体衬底)上，并且单元阵列结构CS可以设置在第二半导体衬底200上。
外围电路结构PS可以设置在具有下金属焊盘LMP的最上层上。下金属焊盘LMP可以电连接到核心电路和外围电路(参见图5的2、3、4和5)。
单元阵列结构CS可以设置在具有上金属焊盘UMP的最上层上。上金属焊盘UMP可以电连接到存储单元阵列(参见图5的1)。上金属焊盘UMP可以与外围电路结构PS的下金属焊盘LMP直接接触或接合到所述下金属焊盘LMP。
图8图示了示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。图9A、图9B和图9C图示了示出根据本发明构思的一些示例实施例的半导体存储器件的分别沿图8的线A-A’、B-B’和C-C’截取的截面图。图10A至图10D图示了示出图9A的部分M的放大图。
参考图8和图9A至图9C，位线BL可以在下介电层110上沿第一方向D1延伸，并且可以沿第二方向D2彼此分隔开。
位线BL可以包括例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其任意组合。位线BL可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意组合形成，但是本发明构思不限于此。位线BL可以包括单层或多层，该单层或多层包括上面讨论的材料。在一些示例实施例中，位线BL可以包括二维半导体材料，例如石墨烯、碳纳米管或其任意组合。
填充介电层111可以填充位线BL之间的空间。填充介电层111可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一种或多种。
第一介电图案115可以定位在位线BL上。第一介电图案115可以限定沟槽，该沟槽在第二方向D2上延伸以跨过位线BL并且在第一方向D1上彼此分隔开。第一介电图案115可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k介电材料层中的一种或多种。
一个或多个沟道图案CP可以定位在由第一介电图案115限定的每个沟槽中。在每个沟槽中，沟道图案CP可以在第二方向D2上彼此间隔开地定位。沟道图案CP可以在每个位线BL上沿第一方向D1交替地布置。例如，沟道图案CP可以沿彼此交叉的第一方向D1和第二方向D2二维地布置。
每个沟道图案CP可以包括与位线BL接触的阻挡层BAL和阻挡层BAL上的限制层COL。阻挡层BAL和限制层COL各自可以被称为氧化物半导体层。阻挡层BAL和限制层COL可以与参考图1至图4C讨论的阻挡层BAL和限制层COL基本相同。
二维电子气(2DEG)可以形成在限制层COL内。二维电子气(2DEG)可以形成在限制层COL的内部，并且可以靠近限制层COL与阻挡层BAL之间的界面。
沟道图案CP可以包括氧化物半导体材料。例如，氧化物半导体材料可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其任意组合。例如，阻挡层BAL和限制层COL各自可以包括铟镓锌氧化物(IGZO)。
参考图10A，以下描述将集中在沟道图案CP的详细结构上。每个沟道图案CP可以包括定位在位线BL上的水平部分HP，并且还可以包括从水平部分HP竖直地突出并且在第一方向D1上面向彼此的第一竖直部分VP1和第二竖直部分VP2。第一竖直部分VP1和第二竖直部分VP2可以具有在与位线BL的顶表面垂直的方向上的竖直长度，并且还可以具有在第一方向D1上的宽度。
沟道图案CP的水平部分HP可以与位线BL的顶表面直接接触。位线BL的顶表面上的水平部分HP可以具有厚度与第一介电图案115的侧壁上的第一竖直部分VP1和第二竖直部分VP2中的每一个的厚度基本相同的厚度。
在每个沟道图案CP上，水平部分HP可以包括公共源/漏区，第一竖直部分VP1可以包括在其顶端处的第一源/漏区，并且第二竖直部分VP2可以包括在其顶表面处的第二源/漏区。第一竖直部分VP1可以包括第一源/漏区与公共源/漏区之间的第一沟道区，并且第二竖直部分VP2可以包括第二源/漏区与公共源/漏区之间的第二沟道区。第一竖直部分VP1的第一沟道区可以由将在下面讨论的第一字线WL1控制，并且第二竖直部分VP2的第二沟道区可以由将在下面讨论的第二字线WL2控制。
阻挡层BAL可以包括水平部分HPb、第一竖直部分VP1b和第二竖直部分VP2b。与沟道图案CP类似，阻挡层BAL的水平部分HPb可以与位线BL的顶表面直接接触。阻挡层BAL的第一竖直部分VP1b和第二竖直部分VP2b可以从阻挡层BAL的水平部分HPb竖直地突出并且可以在第一方向D1上面向彼此。阻挡层BAL的第一竖直部分VP1b和第二竖直部分VP2b可以与第一介电图案115接触。
限制层COL可以包括水平部分HPc、第一竖直部分VP1c和第二竖直部分VP2c。限制层COL的水平部分HPc可以与阻挡层BAL的水平部分HPb接触。限制层COL的第一竖直部分VP1c和第二竖直部分VP2c可以从限制层COL的水平部分HPc竖直地突出并且可以在第一方向D1上面向彼此。限制层COL的第一竖直部分VP1c和第二竖直部分VP2c可以与阻挡层BAL的第一竖直部分VP1b和第二竖直部分VP2b接触。限制层COL的水平部分HPc以及第一竖直部分VP1c和第二竖直部分VP2c可以与将在下面讨论的栅介电图案Gox接触。限制层COL可以介于阻挡层BAL与将在下面讨论的栅介电图案Gox之间。
阻挡层BAL的水平部分HPb和限制层COL的水平部分HPc可以构成/对应于沟道图案CP的水平部分HP/被包括在所述水平部分HP中。阻挡层BAL的第一竖直部分VP1b和限制层COL的第一竖直部分VP1c可以构成/对应于沟道图案CP的第一竖直部分VP1/被包括在所述第一竖直部分VP1中。阻挡层BAL的第二竖直部分VP2b和限制层COL的第二竖直部分VP2c可以构成/对应于沟道图案CP的第二竖直部分VP2/被包括在所述第二竖直部分VP2中。
第一厚度T1可以被定义为指示例如在水平部分HP内的限制层COL的厚度。第二厚度T2可以被定义为指示例如在水平部分HP内的阻挡层BAL的厚度。第三厚度T3可以被定义为指示例如在水平部分HP内的沟道图案CP的厚度。第三厚度T3可以是第一厚度T1与第二厚度T2之和。第一厚度T1可以大于第二厚度T2。例如，第二厚度T2可以在约1nm至约3nm的范围内，并且第一厚度T1可以在约3nm至约7nm的范围内，并且在水平部分HP与第一竖直部分VP1和第二竖直部分VP2之间可以或可以不变化。第三厚度T3可以在约4nm至约10nm的范围内，并且在水平部分HP与第一竖直部分VP1和第二竖直部分VP2之间可以或可以不变化。
备选地或附加地，限制层COL中的镓(Ga)的浓度可以小于阻挡层BAL中的镓(Ga)的浓度。限制层COL中的铟(In)的浓度可以大于阻挡层BAL中的铟(In)的浓度。例如，限制层COL可以包括铟镓锌氧化物(IGZO)，该IGZO可以具有In0.61Ga0.16Zn0.23O的组成比，并且阻挡层BAL可以包括IGZO，该IGZO可以具有In0.38Ga0.44Zn0.18O、In0.52Ga0.32Zn0.15O或In0.46Ga0.19Zn0.34O的组成比。
备选地或附加地，限制层COL可以具有比阻挡层BAL的带隙小的带隙。例如，当厚度是约5nm的限制层COL具有In0.61Ga0.16Zn0.23O的组成比时，限制层COL可以具有约3.59eV的带隙，并且当厚度是约2nm的阻挡层BAL具有In0.46Ga0.19Zn0.34O的组成比时，阻挡层BAL可以具有约4.02eV的带隙。氧化物半导体层可以具有随着镓的浓度增大而增大的带隙。
备选地或附加地，限制层COL可以具有比阻挡层BAL的功函数大的功函数。例如，当厚度是约5nm的限制层COL具有In0.61Ga0.16Zn0.23O的组成比时，限制层COL可以具有约4.64eV的功函数，并且当厚度是约2nm的阻挡层BAL具有In0.46Ga0.19Zn0.34O的组成比时，阻挡层BAL可以具有约4.34eV的功函数。氧化物半导体层可以具有随着镓的浓度增大和铟的浓度减小而增大的功函数。此外，氧化物半导体层可以具有随着其厚度增大而增大的功函数。
限制层COL和阻挡层BAL之间的功函数差异越大，沟道图案CP中的电子迁移率就越高。因此，为了提高半导体器件的电性质，控制限制层COL和阻挡层BAL的功函数可能很重要。可以通过控制限制层COL和阻挡层BAL中的每一个的厚度以及限制层COL和阻挡层BAL中包括的氧化物半导体材料中的每一个的组成比来增大功函数差异。
第一字线WL1和第二字线WL2中的每一个可以具有内侧壁和面向内侧壁的外侧壁，并且第一字线WL1和第二字线WL2的内壁可以定位为在水平部分HP上面向彼此。第一字线WL1的外侧壁可以靠近第一竖直部分VP1的内侧壁，并且第二字线WL2的外侧壁可以靠近第二竖直部分VP2的内侧壁。第一字线WL1可以靠近第一竖直部分VP1的第一沟道区，并且第二字线WL2可以靠近第二竖直部分VP2的第二沟道区。第一字线WL1和第二字线WL2的顶表面中的一者或两者可以在比沟道图案CP中包括的第一竖直部分VP1和第二竖直部分VP2的顶表面中的一者或两者低的高度处。此外，第一字线WL1和第二字线WL2各自可以具有间隔物(spacer)形状。例如，第一字线WL1和第二字线WL2可以具有圆形(rounded)顶表面。
第一字线WL1和第二字线WL2中的一者或两者可以包括例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其任意组合。第一字线WL1和第二字线WL2中的一者或两者可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意组合形成，但是本发明构思不限于此。第一字线WL1和第二字线WL2中的一者或两者可以包括单层或多层，该单层或多层包括上面讨论的材料。在一些示例实施例中，第一字线WL1和第二字线WL2中的一者或两者可以包括二维半导体材料，例如石墨烯、碳纳米管或其任意组合。
栅介电图案Gox可以定位在第一字线WL1与沟道图案CP之间、以及第二字线WL2与沟道图案CP之间。栅介电图案Gox可以具有均匀的厚度以覆盖沟道图案CP的表面。在沟道图案CP内，栅介电图案Gox可以与下介电层110的顶表面和第一介电图案115的侧壁直接接触。
栅介电图案Gox可以介于沟道图案CP的水平部分HP与第一字线WL1和第二字线WL2的底表面之间、第一字线WL1的外侧壁与第一竖直部分VP1的内侧壁之间、以及第二字线WL2的外侧壁与第二竖直部分VP2的内侧壁之间。
栅介电图案Gox可以由以下项形成/包括以下项：氧化硅层、氮氧化硅层、介电常数大于氧化硅层的介电常数的高k介电层、或其任意组合。高k介电层可以由金属氧化物或金属氮氧化物形成。例如，可以用作栅介电图案Gox的高k介电层可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其任意组合组成，但是本发明构思不限于此。
第二介电图案141可以填充彼此相邻的第一字线WL1与第二字线WL2之间的空间。第二介电图案141可以覆盖第一字线WL1和第二字线WL2的顶表面。第二介电图案141可以具有与沟道图案CP中包括的第一竖直部分VP1和第二竖直部分VP2的顶表面基本共面的顶表面。第二介电图案141的顶表面可以与第一介电图案115的顶表面基本共面。第二介电图案141可以包括例如氧化硅层、氮化硅层、氮氧化硅层和低k介电材料层中的一种或多种。
着接焊盘LP可以对应地定位在沟道图案CP的第一竖直部分VP1和第二竖直部分VP2上。着接焊盘LP可以与第一竖直部分VP1和第二竖直部分VP2直接接触。着接焊盘LP各自可以具有圆形、椭圆形、矩形、方形、菱形、六边形或任意其他合适的形状。
着接焊盘LP可以由以下项形成/包括以下项：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任意组合，但是本发明构思不限于此。
第一介电图案115和第二介电图案141可以在其上设置有填充着接焊盘LP之间的空间的层间介电层150。
数据存储图案DSP可以定位在对应的着接焊盘LP上。数据存储图案DSP可以通过着接焊盘LP对应地电连接到沟道图案CP的第一竖直部分VP1和第二竖直部分VP2。数据存储图案DSP可以沿第一方向D1和第二方向D2以矩阵形状布置。
根据一些示例实施例，数据存储图案DSP可以是或包括电容器，每个电容器可以包括底电极、顶电极和介于底电极与顶电极之间的电容器介电层。在这种情况下，底电极可以接触着接焊盘LP，并且可以具有圆形、椭圆形、矩形、方形、菱形、六边形或任意其他合适的形状。
备选地或附加地，数据存储图案DSP可以是可变电阻图案，该可变电阻图案可以通过所施加的电脉冲从其两个电阻状态中的一个切换到另一个。例如，数据存储图案DSP可以包括相变材料，该相变材料的晶态基于电流量、钙钛矿化合物、过渡金属氧化物、磁材料、铁磁材料或反铁磁材料而改变。
参考图10B，第一栅介电图案Gox1和第二栅介电图案Gox2可以彼此分开地定位在沟道图案CP的水平部分HP上。第一栅介电图案Gox1可以介于第一字线WL1的底表面与沟道图案CP的水平部分HP之间、以及第一字线WL1的外侧壁与沟道图案CP的第一竖直部分VP1之间。第二栅介电图案Gox2可以介于第二字线WL2的底表面与沟道图案CP的水平部分HP之间、以及第二字线WL2的外侧壁与沟道图案CP的第二竖直部分VP2之间。第一栅介电图案Gox1可以与第二栅介电图案Gox2在第一方向D1上对称地定位。沟道图案CP的水平部分HP可以在第一字线WL1与第二字线WL2之间与第二介电图案141接触。第一栅介电图案Gox1和第二栅介电图案Gox2可以具有与第一字线WL1和第二字线WL2的对应的侧壁对准的下侧壁。第二介电图案141可以覆盖第一栅介电图案Gox1和第二栅介电图案Gox2的下侧壁。
参考图10C，第一栅介电图案Gox1和第二栅介电图案Gox2可以在沟道图案CP的水平部分HP上彼此分隔开。沟道图案CP的水平部分HP在第一栅介电图案Gox1与第二栅介电图案Gox2之间的厚度可以小于在第一栅介电图案Gox1和第二栅介电图案Gox2下方的厚度。
参考图10D，位线BL上可以设置有在第一方向D1上彼此间隔开并且对称的第一沟道图案CP1和第二沟道图案CP2。第一沟道图案CP1可以包括与位线BL接触的第一水平部分HP1，并且还可以包括靠近第一字线WL1的外侧壁同时从第一水平部分HP1竖直地突出的第一竖直部分VP1。第二沟道图案CP2可以包括与位线BL接触的第二水平部分HP2，并且还可以包括靠近第二字线WL2的外侧壁同时从第二水平部分HP2竖直地突出的第二竖直部分VP2。
第一沟道图案CP1可以包括第一阻挡层BAL1和第一限制层COL1。第一阻挡层BAL1可以包括与位线BL接触的水平部分HP1b和从水平部分HP1b竖直地突出的第一竖直部分VP1b。第一限制层COL1可以包括与位线BL平行的水平部分HP1c和从水平部分HP1c竖直地突出的第一竖直部分VP1c。
第二沟道图案CP2可以包括第二阻挡层BAL2和第二限制层COL2。第二阻挡层BAL2可以包括与位线BL接触的水平部分HP2b和从水平部分HP2b竖直地突出的第二竖直部分VP2b。第二限制层COL2可以包括与位线BL平行的水平部分HP2c和从水平部分HP2c竖直地突出的第二竖直部分VP2c。第一沟道图案CP1和第二沟道图案CP2可以具有与第一字线WL1和第二字线WL2的对应的侧壁对准的下侧壁，同样地，第一栅介电图案Gox1和第二栅介电图案Gox2可以具有与第一字线WL1和第二字线WL2的对应的侧壁对准的侧壁。第二介电图案141可以覆盖第一沟道图案CP1和第二沟道图案CP2的下侧壁和第一栅介电图案Gox1和第二栅介电图案Gox2的下侧壁，并且可以接触位线BL的顶表面。
图11图示了示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。图12A、图12B和图12C图示了示出根据本发明构思的一些示例实施例的半导体存储器件的分别沿图11的线A-A’、B-B’和C-C’截取的截面图。将省略上述说明，详细描述差异。在下文中，还将参考图10A至图10D详细讨论本发明构思的一些示例实施例。
参考图11以及图12A至图12C，如上面参考图10A至图10D所讨论的，沟道图案CP各自可以包括定位在位线BL上的水平部分HP，并且还可以包括从水平部分HP竖直地突出并且在第一方向D1上面向彼此的第一竖直部分VP1和第二竖直部分VP2。
第一字线WL1和第二字线WL2可以在第二方向D2上延伸以跨过位线BL并且沿第一方向D1交替地布置。每个第一字线WL1可以在围绕沿第二方向D2布置的沟道图案CP的第一竖直部分VP1的同时延伸。每个第二字线WL2可以在围绕沿第二方向D2布置的沟道图案CP的第二竖直部分VP2的同时延伸。
在一些示例实施例中，每个第一字线WL1可以包括第一内栅电极GE1a和第一外栅电极GE1b，并且每个第二字线WL2可以包括第二内栅电极GE2a和第二外栅电极GE2b。
第一内栅电极GE1a可以靠近沟道图案CP的第一竖直部分VP1的内侧壁，并且第一外栅电极GE1b可以靠近沟道图案CP的第一竖直部分VP1的外侧壁。第二内栅电极GE2a可以靠近沟道图案CP的第二竖直部分VP2的内侧壁，并且第二外栅电极GE2b可以靠近沟道图案CP的第二竖直部分VP2的外侧壁。
单个第一竖直部分VP1可以定位在第一内栅电极GE1a与第一外栅电极GE1b之间，并且单个第二竖直部分VP2可以定位在第二内栅电极GE2a与第二外栅电极GE2b之间。在这个意义下，半导体存储器件可以具有双栅极晶体管结构。
内栅介电图案Goxa可以具有均匀的厚度以覆盖沟道图案CP的内侧壁，并且外栅介电图案Goxb可以具有均匀的厚度以覆盖沟道图案CP的外侧壁。例如，内栅介电图案Goxa可以介于沟道图案CP的水平部分HP与第一内栅电极GE1a和第二内栅电极GE2a的底表面之间、第一竖直部分VP1与第一内栅电极GE1a的外侧壁之间、以及第二竖直部分VP2与第二内栅电极GE2a的外侧壁之间。外栅介电图案Goxb可以介于位线BL与彼此相邻的第一外栅电极GE1b和第二外栅电极GE2b的底表面之间、第一竖直部分VP1与第一外栅电极GE1b的一个侧壁之间、以及第二竖直部分VP2与第二外栅电极GE2b的一个侧壁之间。外栅介电图案Goxb可以在彼此相邻的第一外栅电极GE1b和第二外栅电极GE2b之间与位线BL接触。
第一内栅电极GE1a和第一外栅电极GE1b可以在沿第二方向D2布置的第一竖直部分VP1之间彼此连接。第二内栅电极GE2a和第二外栅电极GE2b可以在沿第二方向D2布置的第二竖直部分VP2之间彼此连接。
第二介电图案141可以填充第一内栅电极GE1a与第二内栅电极GE2a之间以及第一外栅电极GE1b与第二外栅电极GE2b之间的空间。第二介电图案141可以具有在与第一竖直部分VP1和第二竖直部分VP2的顶表面的高度基本相同的高度处的顶表面。
着接焊盘LP和数据存储图案DSP可以对应地定位在沟道图案CP的第一竖直部分VP1和第二竖直部分VP2上。每个数据存储图案DSP可以与第一内栅电极GE1a和第一外栅电极GE1b或第二内栅电极GE2a和第二外栅电极GE2b重叠。
着接焊盘LP和数据存储图案DSP可以对应地定位在第一竖直部分VP1和第二竖直部分VP2的中心上，并且当在平面中观察时可以以矩形形状布置。
图13图示了示出根据本发明构思的一些示例实施例的半导体存储器件的平面图。图14A、图14B和图14C图示了示出根据本发明构思的一些示例实施例的半导体存储器件的分别沿图13的线A-A’、B-B’和C-C’截取的截面图。将省略上述说明，详细描述差异。在下文中，还将参考图10A至图10D详细讨论本发明构思的一些示例实施例。
参考图13以及图14A至图14C，第一字线WL1和第二字线WL2可以在位线BL上在第二方向D2上延伸。第一字线WL1和第二字线WL2可以在第一方向D1上交替地布置。
沟道图案CP可以对应地定位在位线BL与第一字线WL1和第二字线WL2之间。沟道图案CP可以在每个位线BL上在第一方向D1上彼此间隔开设置。如上面所讨论的，每个沟道图案CP可以包括面向彼此的第一竖直部分VP1和第二竖直部分VP2、以及将第一竖直部分VP1连接到第二竖直部分VP2的水平部分HP。水平部分HP可以与位线BL的顶表面接触，并且第一竖直部分VP1和第二竖直部分VP2可以靠近第一字线WL1或第二字线WL2的相对的侧壁。第二介电图案141可以定位在第一字线WL1和第二字线WL2中的每一个的顶表面上。第一字线WL1和第二字线WL2的顶表面可以定位在比沟道图案CP中包括的第一竖直部分VP1和第二竖直部分VP2的顶表面的高度低的高度处。根据一些示例实施例，每个沟道图案CP的第一竖直部分VP1和第二竖直部分VP2可以具有由第一字线WL1或第二字线WL2共同控制的沟道区。
栅介电图案Gox可以介于沟道图案CP与第一字线WL1和第二字线WL2中的每一个的底表面之间、以及沟道图案CP与第一字线WL1和第二字线WL2中的每一个的相对的侧壁之间。栅介电图案Gox可以与第一字线WL1和第二字线WL2中的每一个的相对的侧壁和底表面直接接触。
第三介电图案116可以在第一方向D1上将沟道图案CP彼此分开，并且第四介电图案118可以在第二方向D2上将沟道图案CP彼此分开。沟道图案CP的第一竖直部分VP1和第二竖直部分VP2的顶表面的高度可以与第三介电图案116和第四介电图案118的顶表面的高度基本相同。
着接焊盘LP可以设置在对应的沟道图案CP上，并且每个着接焊盘LP可以与第一竖直部分VP1和第二竖直部分VP2共同耦接。
数据存储图案DSP可以定位在对应的着接焊盘LP上，并且每个数据存储图案DSP可以通过着接焊盘LP与对应的沟道图案CP的第一竖直部分VP1和第二竖直部分VP2共同连接。当在平面中观察时，数据存储图案DSP可以设置在第一字线WL1和第二字线WL2与位线BL交叉的位置。例如，数据存储图案DSP可以沿第一方向D1和第二方向D2以矩阵形状布置。
图15图示了示出根据本发明构思的一些示例实施例的半导体存储器件的沿图8的线A-A'截取的截面图。将省略上述说明，详细描述差异。在下文中，还将参考图10A至图10D详细讨论本发明构思的一些示例实施例。
半导体存储器件可以包括：单元阵列结构，包括在其最上层上的下金属焊盘LMP；以及外围电路结构PS，包括在其最上层上的上金属焊盘UMP。可以使用接合方法将单元阵列结构CS的下金属焊盘LMP电连接和物理连接到外围电路结构PS的上金属焊盘UMP。下金属焊盘LMP和上金属焊盘UMP可以包括金属材料，例如铜(Cu)。
例如，单元阵列结构CS可以包括：多个数据存储图案DSP；第一字线WL1和第二字线WL2，所述第一字线WL1和第二字线WL2在数据存储图案DSP上沿第二方向D2延伸并且在第一方向D1上交替地布置；位线BL，所述位线BL在第一字线WL1和第二字线WL2上沿第一方向D1延伸并且在第二方向D2上彼此分隔开；以及电连接到位线BL的下金属焊盘LMP。
例如，数据存储图案DSP可以定位在覆盖第一半导体衬底100的下介电层110上。数据存储图案DSP可以是设置在模制层ML中的电容器，每个电容器包括底电极、顶电极和底电极与顶电极之间的介电层。
着接焊盘LP可以设置在对应的数据存储图案DSP上，并且层间介电层150可以填充着接焊盘LP之间的空间。
沟道图案CP可以定位在对应的着接焊盘LP上，并且如上面所讨论的，每个沟道图案CP可以包括水平部分HP、以及从水平部分HP竖直地突出的第一竖直部分VP1和第二竖直部分VP2。沟道图案CP的水平部分HP可以与着接焊盘LP的顶表面接触。
第一字线WL1和第二字线WL2可以定位在沟道图案CP的水平部分HP上。如上所述，第一字线WL1和第二字线WL2可以在第二方向D2上延伸并且可以在第一方向D1上彼此分隔开。
每个位线BL可以与沟道图案CP中包括的沿第一方向D1布置的第一竖直部分VP1和第二竖直部分VP2的顶表面接触。位线BL可以通过单元金属结构CCL电连接到下金属焊盘LMP。下金属焊盘LMP可以定位在单元阵列结构CS的最上面的介电层170上。
外围电路结构PS可以包括：在第二半导体衬底200上集成的核心电路和外围电路SA；电连接到核心电路和外围电路SA的外围电路接触插塞和外围电路线PCL；以及电连接到外围电路线PCL的上金属焊盘UMP。上金属焊盘UMP可以定位在外围电路结构PS的最上面的介电层220上。
下金属焊盘LMP和上金属焊盘UMP可以具有基本相同的尺寸和布置。下金属焊盘LMP和上金属焊盘UMP可以包括例如铜(Cu)、铝(Al)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)、锡(Sn)或其任意合金。
根据本发明构思的一些示例实施例的半导体存储器件可以通过以下操作来制造：在第一半导体衬底100上形成包括存储单元的单元阵列结构CS；在与第一半导体衬底100不同的第二半导体衬底200上形成包括核心电路和外围电路SA的外围电路结构PS；然后使用接合方法将第一半导体衬底100连接到第二半导体衬底200。例如，可以使用接合方法将单元阵列结构CS的下金属焊盘LMP电连接和物理连接到外围电路结构PS的上金属焊盘UMP。因此，下金属焊盘LMP可以与上金属焊盘UMP直接接触。
图16A至图21A、图16B至图21B和图16C至图21C图示了示出根据本发明构思的一些示例实施例的制造半导体存储器件的方法的分别沿图8的线A-A’、B-B’和C-C’截取的截面图。
参考图16A至图16C，位线BL可以形成为在下介电层110上沿第一方向D1延伸。
下介电层110可以覆盖半导体衬底(未示出)，并且可以包括多个堆叠的介电层。例如，下介电层110可以包括氧化硅层、氮化硅层、氧氮化硅层和低k介电层中的一种或多种。
位线BL可以通过以下操作形成：在下介电层110上沉积导电层；然后图案化导电层。填充介电层111可以填充位线BL之间的空间，并且可以具有与位线BL的顶表面基本共面的顶表面。备选地，位线BL可以通过以下操作形成：在填充介电层111中形成沟槽，然后利用导电材料填充沟槽。
第一介电图案115可以形成在下介电层110上。第一介电图案115可以在第二方向D2上延伸，并且可以限定在第一方向D1上彼此分隔开的沟槽T。沟槽T可以部分地暴露位线BL。
第一介电图案115可以由相对于下介电层110具有蚀刻选择性的介电材料形成。第一介电图案115可以由例如氧化硅层、氮化硅层、氮氧化硅层和低k介电材料层中的一种或多种形成。
参考图17A至图17C，第一有源层121可以形成为保形地覆盖具有沟槽T的第一介电图案115。沟槽T中的第一有源层121可以接触位线BL，并且可以覆盖第一介电图案115的顶表面和侧壁。
原子层沉积(ALD)工艺可以用于形成第一有源层121。第一有源层121可以具有基本均匀的厚度以覆盖沟槽T的底表面和内壁。第一有源层121可以形成为具有例如约1nm至约3nm的厚度。第一有源层121可以包括氧化物半导体材料。第一有源层121可以包括例如铟镓锌氧化物(IGZO)。
第二有源层122可以在第一有源层121上保形地形成。第二有源层122可以保形地覆盖第一有源层121。原子层沉积工艺可以用于形成第二有源层122。第二有源层122可以具有均匀的/基本均匀的厚度以覆盖第一有源层121。第二有源层122可以形成为具有例如约3nm至约7nm的厚度。第二有源层122可以包括氧化物半导体材料。第二有源层122可以包括例如IGZO。
当执行原子层沉积工艺时，铟(In)、镓(Ga)或锌(Zn)中的一种或多种的前体的引入量可以被调整，以控制构成第一有源层121或第二有源层122的氧化物半导体材料的组成比。
第二有源层122中的镓(Ga)的浓度可以小于第一有源层121中的镓(Ga)的浓度。第二有源层122中的铟(In)的浓度可以大于第一有源层121中的铟(In)的浓度。例如，第二有源层122可以包括IGZO，该IGZO可以具有In0.61Ga0.16Zn0.23O的组成比，并且第一有源层121可以包括IGZO，该IGZO可以具有In0.38Ga0.44Zn0.18O，In0.52Ga0.32Zn0.15O或In0.46Ga0.19Zn0.34O的组成比。
第二有源层122可以具有比第一有源层121的带隙小的带隙。例如，当厚度是约5nm的第二有源层122具有In0.61Ga0.16Zn0.23O的组成比时，第二有源层122可以具有约3.59eV的带隙，并且当厚度是约2nm的第一有源层121具有In0.46Ga0.19Zn0.34O的组成比时，第一有源层121可以具有约4.02eV的带隙。氧化物半导体层可以具有随着镓的浓度增大而增大的带隙。
第二有源层122可以具有比第一有源层121的功函数大的功函数。例如，当厚度是约5nm的第二有源层122具有In0.61Ga0.16Zn0.23O的组成比时，第二有源层122可以具有约4.64eV的功函数，并且当厚度是约2nm的第一有源层121具有In0.46Ga0.19Zn0.34O的组成比时，第一有源层121可以具有约4.34eV的功函数。氧化物半导体层可以具有随着镓的浓度增大和铟的浓度减小而增大的功函数。此外，氧化物半导体层可以具有随着其厚度增大而增大的功函数。
牺牲层123可以形成在第二有源层122上以由此填充沟槽T的其余部分。牺牲层123可以具有基本平坦的顶表面。牺牲层123可以由相对于第一介电图案115具有蚀刻选择性的介电材料形成。例如，牺牲层123可以是通过使用旋涂玻璃(SOG)技术形成的介电材料和氧化硅中的一种。
参考图18A至图18C，牺牲层123、第二有源层122和第一有源层121可以经受平坦化工艺，以在经平坦化的牺牲层123、第二有源层122和第一有源层121上形成掩模图案MP。
掩模图案MP可以在第一介电图案115上具有长轴与第一方向D1平行的开口。掩模图案MP的开口可以在第二方向D2上彼此分隔开。当在平面中观察时，掩模图案MP的开口可以设置在位线BL之间。掩模图案MP可以部分地暴露第二有源层122的顶表面。
接着，掩模图案MP可以被用作蚀刻掩模，以顺序地蚀刻牺牲层123、第二有源层122和第一有源层121以形成开口OP，该开口OP暴露位线BL之间的填充介电层111。
第二有源层122和第一有源层121可以被蚀刻以形成沟道图案CP。经蚀刻的第一有源层121可以构成阻挡层BAL，并且经蚀刻的第二有源层122可以构成限制层COL。牺牲层123可以被蚀刻以形成牺牲图案124。
每个沟道图案CP可以包括与位线BL接触的水平部分，并且还可以包括从水平部分延伸并且接触每个沟槽T的侧壁的第一竖直部分和第二竖直部分。
在形成沟道图案CP之后，可以执行灰化工艺以去除掩模图案MP。
参考图19A至图19C，可以通过使用相对于第一介电图案115和沟道图案CP具有蚀刻选择性的蚀刻配方来去除牺牲图案124。
栅介电层131和栅导电层133可以顺序地沉积以保形地覆盖沟道图案CP。栅介电层131和栅导电层133可以通过使用从物理气相沉积(PVD)、热化学沉积工艺(热CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)和原子层沉积(ALD)中选择的至少一种来形成。
栅介电层131和栅导电层133可以具有均匀的/基本均匀的厚度，以覆盖沟道图案CP的水平部分以及第一竖直部分和第二竖直部分。
沟道图案CP之间的栅介电层131可以与填充介电层111和第一介电图案115的侧壁直接接触。
参考图20A至图20C，栅导电层133可以经受各向异性蚀刻工艺，以形成在每个沟槽T中彼此分开的一对第一字线WL1和第二字线WL2。当在栅导电层133上执行各向异性蚀刻工艺时，第一字线WL1和第二字线WL2的顶表面可以变为比沟道图案CP的顶表面低。备选地，可以附加地执行蚀刻工艺，以使第一字线WL1和第二字线WL2的顶表面凹陷。
接着，可以对暴露于第一字线WL1和第二字线WL2的栅介电层131执行诸如干蚀刻工艺之类的各向异性蚀刻工艺。因此，栅介电图案Gox可以形成。
参考图21A至图21C，第二介电图案141可以形成在第一字线WL1与第二字线WL2之间。
第二介电图案141可以通过以下操作形成：沉积介电层以完全填充形成了第一字线WL1和第二字线WL2的沟槽(参见图20A的T)；然后执行平坦化工艺，直到第一介电图案115的顶表面暴露。第二介电图案141可以由例如氧化硅层、氮化硅层、氮氧化硅层和低k介电材料层中的一种或多种形成。
返回参考图8以及图9A至图9C，层间介电层150可以形成在第一介电图案115和第二介电图案141上。在层间介电层150中，着接焊盘LP可以形成为与沟道图案CP的第一竖直部分和第二竖直部分对应地接触。着接焊盘LP可以通过以下操作形成：图案化层间介电层150以形成暴露沟道图案CP的第一竖直部分和第二竖直部分的孔；然后利用导电材料填充孔。
然后，数据存储元件DSP可以形成在对应的着接焊盘LP上。例如，当数据存储图案DSP包括电容器时，底电极、电容器介电层和顶电极可以顺序地形成。
根据发明构思，半导体存储器件的沟道图案可以包括第一氧化物半导体层和第二氧化物半导体层。原子层沉积工艺可以用于形成第一氧化物半导体层和第二氧化物半导体层。因此，第一氧化物半导体层和第二氧化物半导体层的厚度和组成比可以被调整，以容易地控制第一氧化物半导体层和第二氧化物半导体层的带隙和功函数。那么可以提供具有改进的(例如经优化的)电性质的半导体存储器件。总之，半导体存储器件在电性质方面可以提高。
上面公开的元件中的任意一些可以包括在处理电路中和/或被实现为处理电路，该处理电路例如为包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节的变化。因此，以上示例实施例应被认为是说明性的而非限制性的。此外，所述示例实施例中没有示例实施例必需彼此相互排斥。例如，一些示例实施例可以包括参考一个或多个附图描述的特征，并且还可以包括参考一个或多个其他附图描述的特征。

Claims (20)

1.一种半导体存储器件，包括：
位线，在第一方向上延伸；
所述位线上的沟道图案，所述沟道图案包括接触所述位线的第一氧化物半导体层和在所述第一氧化物半导体层上的第二氧化物半导体层，所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包括与所述位线平行的水平部分以及从所述水平部分竖直地突出的第一竖直部分和第二竖直部分；
第一字线和第二字线，所述第一字线和所述第二字线在所述第二氧化物半导体层的第一竖直部分与第二竖直部分之间并且在所述第二氧化物半导体层的水平部分上，所述第一字线和所述第二字线跨过所述位线；以及
栅介电图案，在所述沟道图案与所述第一字线和所述第二字线之间，
其中，所述第二氧化物半导体层的厚度大于所述第一氧化物半导体层的厚度。
2.根据权利要求1所述的半导体存储器件，其中，所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包括铟镓锌氧化物IGZO。
3.根据权利要求2所述的半导体存储器件，其中，所述第一氧化物半导体层中的镓的浓度大于所述第二氧化物半导体层中的镓的浓度。
4.根据权利要求1所述的半导体存储器件，其中，所述第一氧化物半导体层的带隙大于所述第二氧化物半导体层的带隙。
5.根据权利要求1所述的半导体存储器件，其中，所述第一氧化物半导体层的功函数小于所述第二氧化物半导体层的功函数。
6.根据权利要求1所述的半导体存储器件，其中，所述第一字线和所述第二字线中的任一个的顶表面在比所述第二氧化物半导体层的第一竖直部分和第二竖直部分中的任一个的顶表面的最低高度低的高度处。
7.根据权利要求1所述的半导体存储器件，其中，所述沟道图案的厚度在约4nm至约10nm的范围内。
8.根据权利要求7所述的半导体存储器件，其中，
所述第一氧化物半导体层的厚度在约1nm至约3nm的范围内，以及
所述第二氧化物半导体层的厚度在约3nm至约7nm的范围内。
9.根据权利要求1所述的半导体存储器件，其中，所述沟道图案包括：与所述位线平行的水平部分；以及从所述沟道图案的水平部分竖直地突出的第一竖直部分和第二竖直部分，
所述沟道图案的水平部分包括所述第一氧化物半导体层的水平部分和所述第二氧化物半导体层的水平部分，
所述沟道图案的第一竖直部分包括所述第一氧化物半导体层的第一竖直部分和所述第二氧化物半导体层的第一竖直部分，以及
所述沟道图案的第二竖直部分包括所述第一氧化物半导体层的第二竖直部分和所述第二氧化物半导体层的第二竖直部分。
10.根据权利要求9所述的半导体存储器件，其中，
所述沟道图案的第一竖直部分连接到第一数据存储图案，以及
所述沟道图案的第二竖直部分连接到第二数据存储图案。
11.一种半导体存储器件，包括：
位线，在第一方向上延伸；
所述位线上的沟道图案，所述沟道图案包括与所述位线平行的水平部分、以及从所述水平部分竖直地突出的第一竖直部分和第二竖直部分；
第一字线，在所述沟道图案的水平部分上，所述第一字线跨过所述位线并且在第二方向上延伸；以及
栅介电图案，在所述第一字线与所述沟道图案之间，
其中，所述沟道图案包括：
与所述位线接触的第一氧化物半导体层，以及
所述第一氧化物半导体层上的第二氧化物半导体层，
其中，所述第一氧化物半导体层中的镓的浓度大于所述第二氧化物半导体层中的镓的浓度。
12.根据权利要求11所述的半导体存储器件，其中，
所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包括铟镓锌氧化物IGZO，以及
所述第二氧化物半导体层的厚度大于所述第一氧化物半导体层的厚度。
13.根据权利要求11所述的半导体存储器件，还包括：
数据存储图案，与所述沟道图案的第一竖直部分和第二竖直部分共同连接。
14.根据权利要求13所述的半导体存储器件，还包括：
第二字线，在所述沟道图案的水平部分上并且与所述第一字线分隔开，所述第二字线在所述第二方向上延伸，
其中，所述沟道图案的第一竖直部分和第二竖直部分中的每一个具有彼此相对的内侧壁和外侧壁，所述第一竖直部分的内侧壁和所述第二竖直部分的内侧壁面向彼此，
所述第一字线包括靠近所述第一竖直部分的内侧壁的第一内栅电极并且包括靠近所述第一竖直部分的外侧壁的第一外栅电极，以及
所述第二字线包括靠近所述第二竖直部分的内侧壁的第二内栅电极并且包括靠近所述第二竖直部分的外侧壁的第二外栅电极。
15.根据权利要求11所述的半导体存储器件，还包括：
第二字线，在所述沟道图案的水平部分上并且与所述第一字线分隔开，所述第二字线在所述第二方向上延伸，
其中，所述第一字线的外侧壁靠近所述第一竖直部分，以及
所述第二字线的外侧壁靠近所述第二竖直部分。
16.一种半导体存储器件，包括：
位线，在第一方向上延伸；
第一介电图案，限定沟槽，所述沟槽跨过所述位线并且在第二方向上延伸；
所述沟槽中的沟道图案，所述沟道图案包括面向彼此的第一竖直部分和第二竖直部分、以及将所述第一竖直部分与所述第二竖直部分彼此连接的第一水平部分；
第一字线和第二字线，所述第一字线和所述第二字线位于所述沟道图案的第一水平部分上并且在所述第二方向上延伸，所述第一字线靠近所述沟道图案的第一竖直部分，并且所述第二字线靠近所述沟道图案的第二竖直部分；
栅介电图案，在所述沟道图案与所述第一字线和所述第二字线之间，所述栅介电图案在所述第二方向上延伸；
所述沟槽中的第二介电图案，所述第二介电图案覆盖所述第一字线和所述第二字线；
第一数据存储图案，在所述沟道图案的第一竖直部分上；
第二数据存储图案，在所述沟道图案的第二竖直部分上；以及
多个着接焊盘，在所述第一竖直部分与所述第一数据存储图案之间以及在所述第二竖直部分与所述第二数据存储图案之间，
其中，所述沟道图案包括：
与所述位线接触的第一氧化物半导体层，以及
所述第一氧化物半导体层上的第二氧化物半导体层，
其中，所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包括与所述位线平行的第二水平部分、以及从所述第二水平部分竖直地突出的第一竖直部分和第二竖直部分，以及
所述第二氧化物半导体层的厚度大于所述第一氧化物半导体层的厚度。
17.根据权利要求16所述的半导体存储器件，其中，
所述沟道图案的第一水平部分包括所述第一氧化物半导体层的第二水平部分和所述第二氧化物半导体层的第二水平部分，
所述沟道图案的第一竖直部分包括所述第一氧化物半导体层的第一竖直部分和所述第二氧化物半导体层的第一竖直部分，以及
所述沟道图案的第二竖直部分包括所述第一氧化物半导体层的第二竖直部分和所述第二氧化物半导体层的第二竖直部分。
18.根据权利要求16所述的半导体存储器件，其中，所述沟道图案的厚度在约4nm至约10nm的范围内。
19.根据权利要求16所述的半导体存储器件，其中，所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包括铟镓锌氧化物IGZO。
20.根据权利要求19所述的半导体存储器件，其中，所述第一氧化物半导体层中的镓的浓度大于所述第二氧化物半导体层中的镓的浓度。
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