CN115328262A - 具有工艺补偿的低压低功耗cmos基准电压源及调试方法 - Google Patents

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CN115328262A CN202211076047.7A CN202211076047A CN115328262A CN 115328262 A CN115328262 A CN 115328262A CN 202211076047 A CN202211076047 A CN 202211076047A CN 115328262 A CN115328262 A CN 115328262A
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王晶
孙璇
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    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

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Abstract

提供一种具有工艺补偿的低压低功耗CMOS基准电压源，包括等效NMOS晶体管、以及以串联形式连接的第一等效晶体管、第二等效晶体管、第三等效晶体管，其中：等效NMOS晶体管的漏极连接至电源，衬底接地；第一等效晶体管的源极连接至等效NMOS晶体管的源极；第一等效晶体管的栅极、源极相连；第二等效晶体管和第三等效晶体管的栅极分别和自身的漏极相连；第一等效晶体管和第二等效晶体管产生具有第一偏斜的第一电压；第一等效晶体管和第三等效晶体管产生具有第二偏斜的第二电压，第二偏斜与第一偏斜能够互相补偿，从而使第一电压和第二电压求和后输出对工艺、供电压以及温度变化不敏感的基准电压。同时还提供一种上述基准电压源的调试方法。

Description

具有工艺补偿的低压低功耗CMOS基准电压源及调试方法
技术领域
本公开涉及电子及电路技术领域，尤其涉及一种具有工艺补偿的低压低功耗CMOS基准电压源及调试方法。
背景技术
随着智能家居、智能交通以及植入式医疗设备等应用的广泛使用，推动了低功耗物联网(Internet of Things，IoT)技术的发展。另一方面，每年都在缩小的工艺尺寸导致电路的最小供电压也在减小。作为物联网应用中无处不在的基本模块，基准电压源为整个系统提供精确稳定的基准参考量，需要产生不受工艺、电源电压和温度(Process，voltage，and temperature，PVT)变化影响的直流电压，以确保整个系统的稳健运行。
然而，目前的适用于低功耗设计的CMOS基准电压源受工艺、电源电压和温度变化的影响较大，如何提供一种低供电压、低功耗，且几乎独立于PVT变化而稳定运行的基准电压源是一个亟待解决的技术课题。
发明内容
基于上述问题，本公开提供了一种具有工艺补偿的低压低功耗CMOS基准电压源及其调试方法，以缓解现有技术中的上述技术问题。
(一)技术方案
本公开提供一种具有工艺补偿的低压低功耗CMOS基准电压源，包括等效NMOS晶体管、以及以串联形式连接的第一等效晶体管、第二等效晶体管、第三等效晶体管，其中：所述等效NMOS晶体管的漏极连接至电源，衬底接地；所述第一等效晶体管的源极连接至所述等效NMOS晶体管的源极；所述第一等效晶体管的栅极、源极相连；所述第二等效晶体管和所述第三等效晶体管的栅极分别和自身的漏极相连；所述第一等效晶体管和所述第二等效晶体管产生具有第一偏斜的第一电压；所述第一等效晶体管和所述第三等效晶体管产生具有第二偏斜的第二电压，所述第二偏斜与所述第一偏斜能够互相补偿，从而使第一电压和第二电压求和后输出对PVT变化不敏感的基准电压。
根据本公开实施例，所述第一偏斜和所述第二偏斜分别包括工艺偏斜和温度偏斜。
根据本公开实施例，通过控制第一等效晶体管和第二等效晶体管的参数控制第一电压的工艺偏斜和温度偏斜。
根据本公开实施例，通过控制第一等效晶体管和第三等效晶体管的参数控制第二电压的工艺偏斜和温度偏斜。
根据本公开实施例，以上所述的参数包括单位沟道宽度、沟道长度、并联个数、阈值电压；工艺偏斜包括工艺偏斜量和工艺偏斜方向；温度偏斜包括温度偏斜量和温度偏斜方向。
根据本公开实施例，通过控制第一等效晶体管的单位沟道宽度和第二等效晶体管的单位沟道宽度，以控制第一电压的工艺偏斜。
根据本公开实施例，通过控制第一等效晶体管的并联个数和第二等效晶体管的并联个数，以控制第一电压的温度偏斜。
根据本公开实施例，通过控制第一等效晶体管的单位沟道宽度和第三等效晶体管的单位沟道宽度，控制第二电压的工艺偏斜，以使第二电压的工艺偏斜和第一电压的工艺偏斜具有互补性，从而消除第一电压和第二电压的工艺偏斜。
根据本公开实施例，通过控制第一等效晶体管的并联个数和第三等效晶体管的并联个数，控制第二电压的温度偏斜，以使第二电压的温度偏斜和第一电压的温度偏斜具有互补性，从而消除第一电压和第二电压的温度偏斜。
本公开的另一方面，提供一种基准电压源的调试方法，用于调试以上任一项的基准电压源，调试方法包括：操作S1：确定第一等效晶体管的参数以设定偏置电流大小；操作S2：通过调整第二等效晶体管和第三等效晶体管的单位沟道宽度来控制第一电压和第二电压的工艺偏斜，以实现工艺补偿；操作S3：通过调整第二等效晶体管和第三等效晶体管的并联个数来控制第一电压和第二电压的温度偏斜，以实现温度补偿；以及操作S4：通过调整等效NMOS晶体管的尺寸来提高基准电压源的电源抑制比和线性灵敏度。
(二)有益效果
从上述技术方案可以看出，本公开(具有工艺补偿的低压低功耗CMOS基准电压源及其调试方法)至少具有以下有益效果其中之一或其中一部分：
(1)电路所需的最小供电压大幅度降低；
(2)功耗低；
(3)显著降低电路的工艺依赖性和温度依赖性，输出稳定性提高。
附图说明
图1为现有技术中混合型(BJT+MOSFET)基准电压源结构示意图；
图2为现有技术中混合型(BJT+MOSFET)基准电压源的原理示意图；
图3为现有技术中与电源无关的电压产生电路示意图；
图4为本公开实施例的基准电压源的原理示意图；
图5为本公开实施例的基准电压源的结构示意图；
图6为本公开实施例的基准电压源的调试方法流程图；
图7为本公开实施例的基准电压源在不同工艺角下随供电压的变化示意图；
图8为传统的无工艺补偿的CMOS基准电压源示意图；
图9为本公开实施例的基准电压源在不同工艺角下有/无工艺补偿电路的温度特性对比示意图。
具体实施方式
本公开提供了一种具有工艺补偿的低压(供电压＜1V)低功耗(皮瓦级)CMOS基准电压源及其调试方法，采用尺寸诱导效应结合体偏置技术来实现工艺补偿和温度补偿。
目前应用广泛的基准电路可以根据其电路结构划分为两类：基于双极结型晶体管(Bipolar Junction Transistor，BJT)的带隙基准源以及基于金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的CMOS基准源。其中，传统的带隙或混合结构基准电压源的输出基准电压通常基于BJT的基极-发射极电压(VBE)产生，然而BJT的使用会限制基准电压源工作电压的降低(最小供电压通常大于1V)。传统的CMOS基准电压源可以通过使用工作在亚阈值区域的MOSFET实现超低功耗以及超低供电压，但由于其输出基准电压基于MOSFET的阈值电压Vth(Threshold voltage)产生，而Vth具有很高的工艺依赖性，导致传统的CMOS基准电压源对工艺变化十分敏感。因此，对具有高工艺稳定性的低压低功耗基准电压源的技术课题研究具有十分重要的意义。
因此，为解决上述技术问题，本公开提供的技术方案如下：采用尺寸诱导效应结合体偏置技术来实现工艺补偿和温度补偿，通过工艺和温度偏斜控制技术来产生两个基于阈值电压Vth的具有互补工艺和温度特性的电压，从而组合产生一个对PVT变化不敏感的基准电压。所提出的基准电压源核心电路仅由工作在亚阈值区域的MOSFET组成，不仅实现了高工艺稳定性(与带隙基准源同等水平)，因此还同时实现了超低功耗和超低供电压。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
如图1所示，现有技术提供了一种混合型(BJT+MOSFET)基准源[参考论文：Y.Ji etal.，“A 192pW Hybrid Bandgap-VthReference with Process Dependence Compensatedby a Dimension-Induced Side-Effect，”in Proc.IEEE Int.Solid-StateCircuitsConf.(ISSCC)，San Francisco，CA，USA，2019，pp.308-310.]，其输出基准电压由带隙电压(VBG)和阈值电压(Vth)组合而成。该结构分别基于BJT和MOSFET生成两个具有互补工艺偏斜的电压，并根据MOSFET尺寸变化与Vth工艺偏斜量变化之间的函数关系，通过调节MOSFET的尺寸来实现基准电压的工艺补偿。该结构输出基准电压的公式为：
Figure BDA0003827526320000041
其中，VBG为硅的带隙电压，m为亚阈值斜率因子，α为比例系数，Vth为阈值电压，W为晶体管的单位沟道宽度，N为晶体管的并联个数，VT为热电压，T为温度。
如图2所示，在该结构中，普通PMOS晶体管M1和三极管Q1组合产生一个与快速偏斜工艺成正比的电压V1，即具有PTFP偏斜特性；M1和普通PMOS晶体管M2组合产生一个与快速偏斜工艺成反比的电压V2，即具有CTFP偏斜特性。当M1和M2的沟道长度为固定值时(L1＝L2＝常数)，通过调整M1和M2的单位沟道宽度(W1和W2)，可以使得CTFP电压V2的斜率与PTFP电压V1的斜率相等，从而实现电路的工艺补偿。PTFP电压V1和CTFP电压V2相加得到的电压为一个与工艺变化无关的基准电压(VREF)。此外，M1和Q1组合产生的电压V1是一个与绝对温度成反比的电压，即具有CTAT特性；M1和M2组合产生的电压V2是一个与绝对温度成正比的电压，即具有PTAT特性。当M1和M2的单位沟道宽度为确定值时，通过调整M1和M2的并联个数(N1和N2)，可以使得PTAT电压V2的斜率与CTAT电压V1的斜率相等，从而实现电路的温度补偿。通过将PTAT电压V2和CTAT电压V1相加得到一个与温度变化无关的基准电压(VREF)。本征NMOS(NativeNMOS)晶体管MN1层叠在核心电路的最上方，用于提高基准电压源的电源抑制比和线性灵敏度(Line sensitivity，LS)。
以上涉及术语解释：
PTFP(Proportional to Faster-skewed Process，与快速偏斜工艺成正比)；
CTFP(Complementary to Faster-skewed Process，与快速偏斜工艺成反比)；
PTAT(Proportional to Absolute Temperature，与绝对温度成正比)；
CTAT(Complementary to Absolute Temperature，与绝对温度成反比)；
图1所示的混合型基准电压源通过使用BJT结合MOSFET提供两个具有互补工艺偏斜的电压，相加得到输出基准电压，并通过调节MOSFET的尺寸来补偿输出基准电压的工艺依赖性。但是，BJT的使用会限制基准电压源最小供电压的降低，难以满足低供电压系统的工作要求。
图3为传统的与电源无关的电压产生电路的结构示意图，由两个工作在亚阈值区域的PMOS晶体管串联而成，以实现超低功耗和超低供电压。电路的偏置电流由M1的零偏置漏电流提供，然后流经二极管形式连接的M2。当M1和M2的漏源电压(Vds)均高于100mV时，M1和M2的偏置电流可表示为：
Figure BDA0003827526320000051
Figure BDA0003827526320000061
其中，VT代表热电压，VT＝kT/q，k为玻尔兹曼常数(k＝1.38×10-23J/K)，q为电子的电荷量(q＝1.6×10-19C)，T是晶体管温度，m1、m2分别是晶体管M1和M2的亚阈值斜率因子，COX1和COX2分别是晶体管M1和M2的单位面积的栅氧化层电容，μ2、μ2分别代表晶体管M1和M2的载流子迁移率。W1、W2分别代表晶体管M1和M2的单位沟道宽度，N1、N2分别代表晶体管M1和M2的并联个数，L1、L2分别代表晶体管M1和M2的沟道长度，Vth1、Vth2分别代表晶体管M1和M2的阈值电压；依此类推，此结构下具有i个晶体管时，可以用Wi、Ni、Li、Vthi、mi、COX1、μi分别表示晶体管Mi的单位沟道宽度、并联个数、沟道长度、阈值电压、亚阈值斜率因子、单位面积的栅氧化层电容、载流子迁移率等参数。
联立亚阈值电流方程，可得如图3所示的电压产生电路的输出电压V0的表达式为：
Figure BDA0003827526320000062
为了确定V0的工艺特性的决定性因素，本公开采用了蒙特卡洛仿真来量化这些晶体管参数的工艺依赖程度。V0的后一项(即
Figure BDA0003827526320000063
的离散系数为σ/μ为1％，其中σ为标准差，μ为平均值，平均值为14mV。相比之下，V0的前一项(即
Figure BDA0003827526320000064
)的σ/μ为12.43％，平均值为51mV，其中Vth1的系数(即m2/m1)的μ和σ/μ分别为1和0.27％。因此，μ和m的工艺依赖对V0的总的影响几乎可以忽略不计，这意味着V0的工艺偏斜主要由M1和M2的Vth之差(即Vth2-Vth1)决定。
尺寸诱导效应指出，Vth在慢工艺角(Slow corner)和快工艺角(Fast corner)之间的差值(即Vth，SS-FF)是晶体管尺寸的一个函数。当晶体管的沟道长度为固定值时，Vth，SS-FF随着晶体管单位沟道宽度的增长而下降。此外，Vth的工艺偏斜量仅由晶体管的单位沟道宽度决定，而不受并联个数的影响。这意味着我们可以固定晶体管的沟道长度，通过调整M1和M2的单位沟道宽度(W1和W2)来控制Vth1，SS-FF及Vth2，SS-FF，从而控制Vth2，SS-FF-Vth1，SS-FF的差值，从而控制V0的工艺偏斜量。
此外，本公开通过仿真得出亚阈值斜率因子m随温度的变化约为0.01％/℃，证实了m几乎不随温度变化。因此，V0的温度特性主要取决于具有负温度系数(Temperaturecoefficient，TC)的Vth和具有正温度系数的VT。V0的温度特性可以表示为：
Figure BDA0003827526320000071
由(4)可知，我们可以在固定L1和L2以及给定W1和W2的情况下，通过调整N1和N2的比值来控制V0的温度偏斜量。
在本公开实施例中，结合图4，图5所示，提供一种具有工艺补偿的低压低功耗CMOS基准电压源，包括等效NMOS晶体管MN1、第一等效晶体管MP1、第二等效晶体管MP2、第三等效晶体管MP3，其中：
所述第一等效晶体管MP1的源极连接至所述等效NMOS晶体管的源极；
所述第一等效晶体管MP1的栅极、源极相连；所述第二等效晶体管MP2和所述第三等效晶体管MP3的栅极分别和自身的漏极相连；
所述第一等效晶体管MP1和所述第二等效晶体管MP2产生具有第一偏斜的第一电压V1；所述第一等效晶体管MP1和所述第三等效晶体管MP3产生具有第二偏斜的第二电压V2，所述第二偏斜与所述第一偏斜能够互相补偿，从而使第一电压和第二电压求和后输出对PVT变化不敏感的基准电压。
在本公开实施例中，如图4所示，上述所需的两个基于Vth的具有相反工艺和温度特性的电压可分别由两组串联的工作在亚阈值区域的PMOS晶体管产生。为了简化分析，假设MP1、MP2、MP3的沟道长度相同，即L1＝L2＝L3，两个基于Vth的电压V1和V2可以表示为：
Figure BDA0003827526320000072
Figure BDA0003827526320000081
其中，
Figure BDA0003827526320000082
和
Figure BDA0003827526320000083
是比例因子。
由以上分析可知，V1和V2的工艺偏斜分别由Vth2-Vth1和Vth3-Vth1决定。本公开提出了一种采用尺寸诱导效应结合体偏置技术来控制Vth大小及其工艺偏斜量的方法，从而设计实现两个基于Vth的相互补偿的电压。在本公开的具体实施例中，MP1和MP2被选定为具有标准阈值电压的PMOS晶体管(即Nominal PMOS)。通过选择合适的W1和W2并控制MP1的体偏压，可以实现Vth2＞Vth1和Vth2，SS-FF＜Vth1，SS-FF。由此产生的V1与快速偏斜工艺成正比(PTFP)，即V1，SS＜V1，FF。与V1的产生不同，V2的产生利用了高阈值PMOS晶体管MP3来获得与V1相反的工艺偏斜。通过控制MP3的体偏压以及调整W1和W3，可获得比MP1更高的Vth以及更大的工艺偏斜量，即Vth3＞Vth1和Vth3，SS-FF＞Vth1，SS-FF，从而得到一个与快速偏斜工艺成反比(CTFP)的V2，即V2，SS＞V2，FF。通过平衡获得的PTFP和CTFP电压，理论上可以完全消除VREF的工艺依赖性。
V1和V2的温度特性可以表示为：
Figure BDA0003827526320000084
Figure BDA0003827526320000085
其中，α、β为比例因子，通过调整N1和N2的比值，可以产生与绝对温度成反比(CTAT)的V1，即
Figure BDA0003827526320000086
同样，通过调整N1和N3的比值，可以获得与绝对温度成正比(PTAT)的V2，即
Figure BDA0003827526320000087
通过平衡CTAT和PTAT电压可以实现温度补偿。
在本公开实施例中，如图5所示，基准电压源包括等效NMOS晶体管(本征NMOS晶体管MN1)、串联形式连接的普通阈值电压PMOS晶体管MP1、普通阈值电压PMOS晶体管MP2、高阈值电压PMOS晶体管MP3(第一等效晶体管、第二等效晶体管、第三等效晶体管)；其中：
所述本征NMOS晶体管MN1的漏极连接至电源VDD，衬底接地；本征NMOS晶体管MN1的栅极与普通阈值电压PMOS晶体管MP1的漏极、衬底连接至输出节点；普通阈值电压PMOS晶体管Mp2源极和衬底电性连接并连接至输出节点，输出基准电压VREF；所述普通阈值电压PMOS晶体管MP2的栅极和漏极相连后与高阈值电压PMOS晶体管MP3的源极电性连接；所述高阈值电压PMOS晶体管MP3的栅极和漏极、衬底相连后接地。
上述技术方案提出一种采用尺寸诱导效应结合体偏置技术实现工艺补偿和温度补偿的CMOS基准电压源，并且核心电路仅由三个工作在亚阈值区域的PMOS晶体管串联而成，实现了低电压低功耗工作。输出基准电压VREF可以表示为：
Figure BDA0003827526320000091
基于以上的发明构思，通过为MP1、MP2和MP3选择合适的参数(例如包括单位沟道宽度、沟道长度、并联个数、阈值电压等)，可以同时实现VREF的工艺和温度补偿，即V1，SS-FF+V2，SS-FF≈0和
Figure BDA0003827526320000092
本公开的另一方面，还提供一种基准电压源的调试方法，用于调试以上所述的基准电压源，所述调试方法包括：
操作S1：确定第一等效晶体管的参数以设定偏置电流大小；
操作S2：通过调整第二等效晶体管和第三等效晶体管的单位沟道宽度来控制第一电压和第二电压的工艺偏斜，以实现工艺补偿；
操作S3：通过调整第二等效晶体管和第三等效晶体管的并联个数来控制第一电压和第二电压的温度偏斜，以实现温度补偿；以及
操作S4：通过调整等效NMOS晶体管的尺寸来提高基准电压源的电源抑制比和线性灵敏度。
在本公开实施例中，操作S1中，可以首先确定晶体管MP1的尺寸，即先确定W1和N1的大小，将偏置电流设定在皮安(pA)级，使得电路的功耗可降至皮瓦(pW)级。操作S2中，当W1确定后，可通过调整Mp2和MP3的单位沟道宽度(W2和W3)来控制V1和V2的工艺偏斜量以实现工艺补偿。操作S3中，可通过调整MP2和MP3的并联个数(N2和N3)来控制V1和V2的温度偏斜量以实现温度补偿。最后，操作S4中，可通过调整层叠在核心电路上方的本征NMOS晶体管MN1的尺寸(也可以包括其他参数，例如串联的NMOS晶体管数量等)来提高基准电压源的电源抑制比和线性灵敏度。
在具体实施过程中，本公开提出的具有工艺补偿的低压低功耗CMOS基准电压源常温下(25℃)的功耗为500pW，且在三个工艺角下所需的最小供电压均低至0.5V，如图7所示。相较于现有技术提供的混合型(BJT+MOSFET)基准电压源(最小供电压为1V)，电路所需的最小供电压大幅度降低。
为了验证本公开中工艺补偿的效果，将提出的具有工艺补偿的低压低功耗CMOS基准电压源与传统的无工艺补偿的CMOS基准电压源(如图8所示)进行了对比，比较结果如图9所示。图9给出了基准电压的温度特性，无补偿CMOS基准电压源在不同工艺角下的输出电压偏差很大，而具有工艺补偿CMOS基准电压源在不同工艺角下输出电压的变化很小。以常温(25℃)下的输出基准电压值为例，无工艺补偿电路在三个工艺角下的输出基准电压差值高达109.1mV，而有工艺补偿电路在三个工艺角下的输出基准电压差值仅为1.7mV，可见本公开提供的技术方案能显著降低电路的工艺依赖性。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开具有工艺补偿的低压低功耗CMOS基准电压源及其调试方法有了清楚的认识。
综上所述，本公开提供了一种具有工艺补偿的低压低功耗CMOS基准电压源及其调试方法，关键点在于：采用尺寸诱导效应结合体偏置技术产生了两个基于Vth的具有互补工艺和温度特性的电压。本公开提出的基准电压源核心电路仅由三个工作在亚阈值区域的MOSFET串联而成，不限MOSFET的类型，无需使用BJT，电路所需的最小供电压大幅度降低，能够输出一个对PVT变化不敏感的基准电压。
还需要说明的是，以上为本公开提供的不同实施例。这些实施例是用于说明本公开的技术内容，而非用于限制本公开的权利保护范围。一实施例的一特征可通过合适的修饰、置换、组合、分离以应用于其他实施例。
应注意的是，在本文中，除了特别指明的之外，具备“一”元件不限于具备单一的该元件，而可具备一或更多的该元件。
此外，在本文中，除了特别指明的之外，“第一”、“第二”等序数，只是用于区别具有相同名称的多个元件，并不表示它们之间存在位阶、层级、执行顺序、或制程顺序。一“第一”元件与一“第二”元件可能一起出现在同一构件中，或分别出现在不同构件中。序数较大的一元件的存在不必然表示序数较小的另一元件的存在。
在本文中，除了特别指明的之外，所谓的特征甲“或”(or)或“及/或”(and/or)特征乙，是指甲单独存在、乙单独存在、或甲与乙同时存在；所谓的特征甲“及”(and)或“与”(and)或“且”(and)特征乙，是指甲与乙同时存在；所谓的“包括”、“包含”、“具有”、“含有”，是指包括但不限于此。
此外，在本文中，所谓的“上”、“下”、“左”、“右”、“前”、“后”、或“之间”等用语，只是用于描述多个元件之间的相对位置，并在解释上可推广成包括平移、旋转、或镜像的情形。此外，在本文中，除了特别指明的之外，“一元件在另一元件上”或类似叙述不必然表示该元件接触该另一元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种具有工艺补偿的低压低功耗CMOS基准电压源，包括等效NMOS晶体管、以及以串联形式连接的第一等效晶体管、第二等效晶体管、第三等效晶体管，其中：
所述等效NMOS晶体管的漏极连接至电源，衬底接地；
所述第一等效晶体管的源极连接至所述等效NMOS晶体管的源极；
所述第一等效晶体管的栅极、源极相连；所述第二等效晶体管和所述第三等效晶体管的栅极分别和自身的漏极相连；
所述第一等效晶体管和所述第二等效晶体管产生具有第一偏斜的第一电压；所述第一等效晶体管和所述第三等效晶体管产生具有第二偏斜的第二电压，所述第二偏斜与所述第一偏斜能够互相补偿，从而使第一电压和第二电压求和后输出对工艺、供电压以及温度变化不敏感的基准电压。
2.根据权利要求1所述的基准电压源，其中：
所述第一偏斜和所述第二偏斜分别包括工艺偏斜和温度偏斜。
3.根据权利要求2所述的基准电压源，通过控制所述第一等效晶体管和所述第二等效晶体管的参数控制第一电压的工艺偏斜和温度偏斜。
4.根据权利要求3所述的基准电压源，通过控制所述第一等效晶体管和所述第三等效晶体管的参数控制第二电压的工艺偏斜和温度偏斜。
5.根据权利要求3或4所述的基准电压源，其中：
所述参数包括单位沟道宽度、沟道长度、并联个数、阈值电压；
所述工艺偏斜包括工艺偏斜量和工艺偏斜方向；
所述温度偏斜包括温度偏斜量和温度偏斜方向。
6.根据权利要求5所述的基准电压源，通过控制第一等效晶体管的单位沟道宽度和第二等效晶体管的单位沟道宽度，以控制第一电压的工艺偏斜。
7.根据权利要求5所述的基准电压源，通过控制第一等效晶体管的并联个数和第二等效晶体管的并联个数，以控制第一电压的温度偏斜。
8.根据权利要求5所述的基准电压源，通过控制第一等效晶体管的单位沟道宽度和第三等效晶体管的单位沟道宽度，控制第二电压的工艺偏斜，以使第二电压的工艺偏斜和第一电压的工艺偏斜具有互补性，从而消除第一电压和第二电压的工艺偏斜。
9.根据权利要求5所述的基准电压源，通过控制第一等效晶体管的并联个数和第三等效晶体管的并联个数，控制第二电压的温度偏斜，以使第二电压的温度偏斜和第一电压的温度偏斜具有互补性，从而消除第一电压和第二电压的温度偏斜。
10.一种基准电压源的调试方法，用于调试权利要求1-9任一项所述的基准电压源，所述调试方法包括：
操作S1：确定第一等效晶体管的参数以设定偏置电流大小；
操作S2：通过调整第二等效晶体管和第三等效晶体管的单位沟道宽度来分别控制第一电压和第二电压的工艺偏斜，以实现工艺补偿；
操作S3：通过调整第二等效晶体管和第三等效晶体管的并联个数来分别控制第一电压和第二电压的温度偏斜，以实现温度补偿；以及
操作S4：通过调整等效NMOS晶体管的尺寸来提高基准电压源的电源抑制比和线性灵敏度。
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CN115933795A (zh) * 2023-01-06 2023-04-07 南京邮电大学 一种应用于电源管理单元的超低功耗基准电流源电路

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