CN115295606A - 半导体器件及开关电源 - Google Patents

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Abstract

本申请公开了一种半导体器件及开关电源，半导体器件包括：第一埋层，位于衬底的第一区域中；体区、第一阱区、漂移区、以及第二阱区，位于第一埋层上，漂移区位于第一阱区与体区之间，且与体区接触，第二阱区为环形区，与第一埋层构成隔离区，将体区、第一阱区、漂移区包围；第三阱区，位于衬底的第二区域中；隔离结构，位于衬底的第二区域中，且位于第二阱区与第三阱区之间，隔离结构的部分表面暴露在衬底外部且悬空，以阻隔半导体器件中的漏电回路。本申请利用悬空的隔离结构，实现了阻隔半导体器件中漏电回路的目的，并提升了隔离效果。

Description

半导体器件及开关电源
技术领域
本发明涉及半导体集成电路技术领域，更具体地，涉及一种半导体器件及开关电源。
背景技术
开关电源因其效率高、功耗小、稳定性高、稳压范围宽、体积小等优势被广泛应用于各行各业中。其中，Buck(降压)-boost(升压)型结构，因其输出电压范围更广，常用于DC-DC(直流转直流)电源芯片中。Buck-boost型开关电源的输出电压既可以大于输入电压，也可以小于输入电压且输出电压与输入电压极性相反。
Buck-boost型开关电源在死区时间时，开关电源中参与电感放电的晶体管会出现大电流漏电的情况，这对开关电源的稳定性、可靠性不利。
发明内容
本申请提供了一种半导体器件及开关电源，解决了半导体器件大电流漏电的问题，提高了开关电源的稳定性和可靠性。
根据本申请的一方面，提供一种半导体器件，其中，包括：
衬底，包括第一区域和第二区域；
第一埋层，位于所述衬底的第一区域中；
体区、第一阱区、漂移区、以及第二阱区，位于所述衬底的第一区域中，并位于所述第一埋层上，其中，所述漂移区位于所述第一阱区与所述体区之间，且与所述体区接触，所述第二阱区为环形区，与所述第一埋层构成隔离区，将所述体区、所述第一阱区、所述漂移区包围；
第三阱区，位于所述衬底的第二区域中；以及
隔离结构，位于所述衬底的第二区域中，且位于所述第二阱区与所述第三阱区之间，
其中，所述隔离结构的部分表面暴露在所述衬底外部且悬空，以阻隔所述半导体器件中的漏电回路。
可选地，所述隔离结构为环形区。
可选地，所述隔离结构中包括：
第四阱区，位于所述第二阱区与所述第三阱区之间；以及
第五阱区，位于所述第四阱区与所述第三阱区之间，其中，所述第四阱区为第一掺杂类型，所述第五阱区为第二掺杂类型，所述第三阱区与所述第四阱区之间形成第一寄生电阻。
可选地，还包括：
第二埋层，位于所述衬底中，所述第五阱区位于所述第二埋层表面。
可选地，还包括：
第一掺杂区，位于所述第一阱区中，所述第一掺杂区的至少部分表面暴露在所述衬底外部，以接触金属层作为衬底端；
第二掺杂区，位于所述第二阱区中，所述第二掺杂区的至少部分表面暴露在所述衬底外部，所述第二掺杂区接地；
第三掺杂区，位于所述第三阱区中，所述第三掺杂区的至少部分表面暴露在所述衬底外部，所述第三掺杂区接地；
漏区，位于所述漂移区中，且所述漏区的至少部分表面暴露在所述衬底外，以接触金属层作为漏极端；
源区，位于所述体区中，且所述源区的至少部分表面暴露在所述衬底外，以接触金属层作为源极端；
栅区，位于所述衬底表面，并接触金属层作为栅极端，其中，所述衬底与所述栅区之间设有栅氧化层，且所述栅区位于所述体区和所述漂移区的表面，
其中，所述第四阱区与所述第二阱区之间形成第一寄生二极管，所述第二阱区与所述第一阱区之间形成第二寄生二极管，所述第一阱区与所述漂移区之间形成第三寄生二极管，所述第四阱区、所述第二阱区、所述第一阱区之间形成第一寄生三极管，所述第二阱区、所述第一阱区、所述漏区之间形成第二寄生三极管，所述漏区、所述体区、所述源区之间形成第三寄生三极管，
其中，所述第一阱区、所述第三阱区、所述衬底、所述体区为第一掺杂类型，所述漂移区、所述第二阱区为第二掺杂类型。
可选地，所述第一阱区的宽度大于所述第一掺杂区的宽度，所述第二阱区的宽度大于所述第二掺杂区的宽度，所述宽度的方向为朝向所述栅区的方向。
可选地，还包括：
第四掺杂区，位于所述第四阱区中，所述第四掺杂区的至少部分表面暴露在所述衬底外部；
第五掺杂区，位于所述第五阱区中，所述第五掺杂区的至少部分表面暴露在所述衬底外部，所述第五掺杂区与所述第四掺杂区通过金属层短接。
可选地，所述漏端与所述衬底端连接。
可选地，所述第三阱区为环形区。
根据本申请的另一方面，提供一种开关电源，其中，包括：
电感；
电容，连接在输出电压与接地端之间；
主开关管，导通时所述电感充电；
同步开关管，导通时所述电感放电，
其中，所述同步开关管为上述所述的半导体器件。
本申请提供的半导体器件及开关电源，利用悬空的隔离结构，实现了阻隔半导体器件中漏电回路的目的，并提升了半导体器件的隔离效果。进一步地，通过隔离结构中的第四阱区与第三阱区之间形成的寄生电阻，可以破坏半导体器件内部寄生的晶闸管电路结构，进而避免晶闸管进入闩锁状态形成漏电回路。另外，开关电源使用上述半导体器件作为同步开关管时，在死区时间内，同步开关管内部的寄生晶闸管不会进入闩锁状态，进而可以提升开关管电源的稳定性和可靠性。
应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
图1示出一种开关电源的电路示意图；
图2示出一种半导体器件的剖面示意图；
图3a示出图2中半导体器件的第一漏电回路的电路示意图；
图3b示出图2中半导体器件的第二漏电回路的电路示意图；
图4示出根据本申请实施例提供的半导体器件的剖面示意图；
图5a示出图4中半导体器件的第一漏电回路的电路示意图；
图5b示出图4中半导体器件的第二漏电回路的电路示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开的公开内容的理解更加透彻全面。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
图1示出一种开关电源的电路示意图。图2示出一种半导体器件的剖面示意图。图3a示出图2中半导体器件的第一漏电回路的电路示意图。图3b示出图2中半导体器件的第二漏电回路的电路示意图。
参见图1，开关电源100包括主开关管M1、同步开关管M2、电感 L、电容C。主开关管M1的第一端与电压源U的正端连接以接收输入电压VIN，主开关管M1的第二端与第一节点LX连接，电感L的第一端与第一节点连接，电感L的第二端与电压源U的负端和接地端连接。同步开关管M2的第二端与第一节点LX连接，同步开关管M2的第一端提供输出电压VOUT并与电容C的第一端连接，电容的第二端与接地端和电感L的第二端连接。进一步地，开关管100还包括电阻R，其中，电阻R与电容C并联连接。
主开关管M1的控制端接收第一控制信号，同步开关管M2的控制端接收第二控制信号。通过第一控制信号和第二控制信号使得主开关管 M1和同步开关管M2交替导通，以提供稳定的输出电压VOUT。其中，主开关管M1导通时形成充电路径，对电感L进行充电，电感L的电流增加。同步开关管M2导通时形成放电路径，对电感L进行放电，以得到极性相反的输出电压VOUT。
为了避免开关电源100中的主开关管M1和同步开关管M2同时导通，在提供第一控制信号和第二控制信号时，一般会引入死区时间，进而使得开关电源100的性能更稳定。死区时间指一个开关管断开之后，另一个开关管导通之前的一段时间，也即，在死区内开关管电源100中的主开关管M1和同步开关管M2均断开。
参见图2，示出了同步开关管M2的局部剖面示意图。半导体器件(同步开关管M2)200包括衬底210，位于衬底210中的埋层220，位于埋层220上表面且位于衬底210中的漂移区231、体区232、第一阱区 233、第二阱区234，位于衬底210中的第三阱区235，位于衬底210上表面且覆盖至少部分体区232的栅区246。进一步地，漂移区231与体区232接触，漂移区231、第一阱区243、第二阱区244、第三阱区245 彼此之间均设有场氧区251以隔开，场氧区251的一部分位于衬底210 中，另一部分暴露在衬底210外部。栅区246与漂移区231和体区242 之间设置有栅氧化层252。进一步地，还包括位于漂移区231中且至少部分暴露在外部的漏区241、位于体区232中且至少部分暴露在外部的源区242、位于第一阱区233中且至少部分暴露在外部的第一掺杂区243、位于第二阱区234中且至少部分暴露在外部的第二掺杂区244、位于第三阱区235中且至少部分暴露在外部的第三掺杂区245，其中源区242 与漏区241不接触。暴露在外部的栅区246与金属层接触以作为半导体器件200的栅极端G，暴露在外部的源区242与金属层接触以作为半导体器件200的源极端S，暴露在外部的漏区241与金属层接触以作为半导体器件200的栅极端G，暴露在外部的第一掺杂区243与金属层接触以作为半导体器件200的衬底端B，暴露在外部的第二掺杂区244与暴露在外部的第三掺杂区245分别接地并作为接地端。
其中，衬底210、体区232、第一阱区233、第三阱区235、第一掺杂区243、第三掺杂区245例如为第一掺杂类型，漂移区231、第二阱区 234、漏区241、第二掺杂区244例如为第二掺杂类型。源区242中例如包含了第一掺杂类型的掺杂剂和第二掺杂类型的掺杂剂，具体地，例如源区242中靠近漏区241的一侧掺杂了第一掺杂类型的掺杂剂，远离漏区241的一侧掺杂了第二掺杂类型的掺杂剂。
进一步地，第二阱区234与第三阱区235之间形成第一寄生二极管 D1，第二阱区234与第一阱区233之间形成第二寄生二极管D2，第一阱区233与漂移区231之间形成第三寄生二极管D3。第一阱区233、第二阱区234以及第三阱区235之间形成第一寄生三极管Q1，第一阱区 233、第二阱区234以及漂移区231中的漏区241之间形成第二寄生三极管Q2，漂移区231中的漏区241、体区232、源区242之间形成第三寄生三极管Q3。
结合图1，同步开关管M2的源端S与衬底端B连接。主开关管M1 导通、电感L充电时(同步开关管M2断开)以及同步开关管M2导通、电感L放电时(主开关管M1断开)，半导体器件200中的三个寄生二极管均处于反相截止状态，进而不会产生闩锁效应。在死区时间时，主开关管M1和同步开关管M2均断开，此时输出电压VOUT大于第一节点LX处电压，也即半导体器件200中的源端S(衬底端B)处的电压大于漏端D处的电压，第三寄生二极管D3正偏导通。进而第二寄生三级管Q2的发射结正偏导通，由于第一寄生三级管Q1(电流增益β1) 的集电极为第二寄生三级管Q2(电流增益β2)提供基极电流，第二寄生三级管Q2集电极为第一寄生三级管Q1提供基极电流，即第一寄生三级管Q1导通。
参见图3a，经由第一寄生三极管Q1、第二寄生三极管Q2、第二阱区234中的寄生电阻R1、第一阱区233中的寄生电阻R2、第三寄生二极管D3形成接地端GND与漏端D之间的第一漏电回路。在死区时间内，第一漏电回路导通形成正反馈，其中回路增益为β1*β2，闩锁效应(latch-up)产生。其中，第一漏电回路为类SCR(Silicon Controlled Rectifier，晶闸管)电路。参见图3b，经由第一寄生三极管Q1、第三寄生三极管Q3、第二阱区234中的寄生电阻R1、第一阱区233中的寄生电阻R2形成接地端GND与源端S之间的第二漏电回路。在死区时间内，第一漏电回路导通形成正反馈，进而使得第二漏电回路导通，以触发半导体器件200中，由有源区(源区242以及漏区241)、第一阱区243、第二阱区244、第三阱区245组成的PNPN结构的晶闸管进入闩锁状态。由于晶闸管一旦进入闩锁状态将会一直导通，这会造成半导体器件200 中接地端至漏极端D之间、接地端至源极端S之间存在安培级别的漏电流。
图4示出根据本申请实施例提供的半导体器件的剖面示意图。图5a 示出图4中半导体器件的第一漏电回路的电路示意图。图5b示出图4 中半导体器件的第二漏电回路的电路示意图。
参见图4，半导体器件200(同步开关管M2)包括衬底310，其中，衬底310包括第一区域301和第二区域302，位于衬底310第一区域301 中的第一埋层320，位于第一埋层320上表面的体区332、漂移区331、第一阱区333以及第二阱区334，位于衬底310第二区域302中的第三阱区335、以及隔离结构350。衬底310的第一区域301位于中心部分，第二区域302位于边缘部分且包围第一区域301。
进一步地，漂移区331位于第一阱区333与体区332之间，且与体区332接触。第二阱区334例如为环形区，并与第一埋层320构成隔离区，以将体区332、第一阱区333、漂移区331包围起来，起到隔离作用。即半导体器件200为完全隔离型晶体管。本实施例中，半导体器件200 以NMOS为例进行说明。
进一步地，隔离结构350位于第二阱区334与第三阱区335之间。其中，隔离结构350的部分表面暴露在衬底310外部且悬空，用以阻隔半导体器件200中的漏电回路。其中，漏电回路包括半导体器件200中漏极端D与接地端GND之间的第一漏电回路，以及半导体器件200中源极端S与接地端GND之间的第二漏电回路。
进一步地，隔离结构350为环形区。进一步地，第三阱区335为环形区。其中，环形的隔离结构350使得半导体器件300的隔离效果更好。
进一步地，隔离结构350包括第四阱区351和第五阱区352。第四阱区351位于第二阱区334与第三阱区335之间。第五阱区352位于第四阱区351与第三阱区334之间，其中，第四阱区351为第一掺杂类型，第五阱区352为第二掺杂类型，第三阱区335为第一掺杂类型，进而第三阱区335与第四阱区351之间形成第一寄生电阻R3。进一步地，隔离结构350中还包括第二埋层360，位于衬底310的第二区域302中，第五阱区352位于第二埋层360上表面。
半导体器件300中还包括漏区341、源区342、第一掺杂区343、第二掺杂区344、第三掺杂区345、栅区348、场氧区381、栅氧化层382。第一掺杂区343位于第一阱区333中，第一掺杂区343的至少部分表面暴露在衬底310外部，以接触金属层作为衬底端B。第二掺杂区344位于第二阱区334中，第二掺杂区344的至少表面暴露在衬底310外部。第三掺杂区345位于第三阱区335中，第三掺杂区345的至少表面暴露在衬底310外部，第三掺杂区310与第二掺杂区344接地并作为接地端 GND。漏区341位于漂移区331中，且漏区341的至少部分表面暴露在衬底310外，以接触金属层作为漏极端B。源区342位于体区332中，且源区342的至少部分表面暴露在衬底310外，以接触金属层作为源极端S。栅区348位于衬底310表面，并接触金属层作为栅极端G，其中，衬底310与栅区348之间设有栅氧化层382，且栅区348位于体区332和漂移区331的部分表面上。
进一步地，还包括第四掺杂区346以及第五掺杂区347。第四掺杂区346位于第四阱区351中，第四掺杂区346的至少部分表面暴露在衬底310外部。第五掺杂区347位于第五阱区352中，第五掺杂区347的至少部分表面暴露在衬底310外部，第五掺杂区347与第四掺杂区346 通过金属层(图中以金属线示意连接，一般可以通过金属层连接)短接，通过内建电势场实现阻挡注入的目的，使得半导体器件300可以达到更好的隔离效果。
进一步地，场氧区381位于第三掺杂区345与第五掺杂区347之间、第五掺杂区347与第四掺杂区346之间、第四掺杂区346与第二掺杂区 344之间、第二掺杂区344与第一掺杂区343之间、第一掺杂区343与漏区341之间、源区342与第二掺杂区344之间。
进一步地，第四阱区351与第二阱区334之间形成第一寄生二极管 D1，第二阱区334与第一阱区333之间形成第二寄生二极管D2，第一阱区333与漂移区331之间形成第三寄生二极管D3，第四阱区351、第二阱区334、第一阱区333之间形成第一寄生三极管Q1，第二阱区334、第一阱区331、漏区341之间形成第二寄生三极管Q2，漏区341、体区 332、源区342之间形成第三寄生三极管Q3。其中，第一阱区333、第三阱区335、衬底310、体区332为第一掺杂类型，漂移区331、第二阱区334为第二掺杂类型。进一步地，第一掺杂区343、第三掺杂区345、第四掺杂区346为第一掺杂类型，第二掺杂区344、漏区341、第五掺杂区347为第二掺杂类型。源区342中例如包含了第一掺杂类型的掺杂剂和第二掺杂类型的掺杂剂，具体地，例如源区342中靠近漏区341的一侧掺杂了第一掺杂类型的掺杂剂，远离漏区341的一侧掺杂了第二掺杂类型的掺杂剂。
进一步地，第一阱区333的宽度大于第一掺杂区343的宽度，第二阱区334的宽度大于第二掺杂区344的宽度，以使得第一寄生三极管Q1 和第二寄生三极管Q2中的β值减小。另外，还减小了第一阱区333中的寄生二极管R2和第二阱区334中的寄生二极管R1。其中，宽度的方向为朝向栅区348的方向。
进一步地，半半导体器件300中的衬底端B与源极端S之间连接也可以正常工作。
参见图5a，经由第一寄生电阻R3、第一寄生二极管D1、第一寄生三极管Q1、第二寄生三极管Q2、第二阱区334中的寄生电阻R1、第一阱区333中的寄生电阻R2、第三寄生二极管D3形成接地端GND与漏端D之间的第一漏电回路。在死区时间内，利用悬空的隔离结构350中的第一寄生电阻R3有效降低了第一寄生三极管Q1的发射极电流和第二寄生三极管Q2的集电极电流。另外通过加宽第一阱区333和第二阱区 334的尺寸可以有效减小第一寄生三级管Q1和第二寄生三极管Q2的β值，从而可以减小第一漏电回路中的增益，从而可以减小第二寄生三级管Q1和第二寄生三极管Q2中产生的集电极电流。即第一漏电回路的漏电流因为增加的寄生电阻R3、以及增益降低的第一寄生三极管Q1、第二寄生三极管Q2而减小。参见图5b，寄生电阻R3破坏了第二漏电回路，因此不会触发半导体器件300中，由有源区(源区342以及漏区341)、第一阱区343、第二阱区344、第三阱区345组成的PNPN结构的晶闸管进入闩锁状态。进而开关电源100在使用半导体器件300作为同步开关管M2时，在死区时间内，同步开关管M2内部的寄生晶闸管不会进入闩锁状态，进而可以提升开关管电源100的稳定性和可靠性。
需要说明，第一掺杂类型例如为P型，第二掺杂类型例如为N型。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。
还应理解，本文采用的术语和表述方式只是用于描述，本说明书的一个或多个实施例并不应局限于这些术语和表述。使用这些术语和表述并不意味着排除任何示意和描述(或其中部分)的等效特征，应认识到可能存在的各种修改也应包含在权利要求范围内。其他修改、变化和替换也可能存在。相应的，权利要求应视为覆盖所有这些等效物。

Claims (10)

1.一种半导体器件，其中，包括：
衬底，包括第一区域和第二区域；
第一埋层，位于所述衬底的第一区域中；
体区、第一阱区、漂移区、以及第二阱区，位于所述衬底的第一区域中，并位于所述第一埋层上，其中，所述漂移区位于所述第一阱区与所述体区之间，且与所述体区接触，所述第二阱区为环形区，与所述第一埋层构成隔离区，将所述体区、所述第一阱区、所述漂移区包围；
第三阱区，位于所述衬底的第二区域中；以及
隔离结构，位于所述衬底的第二区域中，且位于所述第二阱区与所述第三阱区之间，
其中，所述隔离结构的部分表面暴露在所述衬底外部且悬空，以阻隔所述半导体器件中的漏电回路。
2.根据权利要求1所述的半导体器件，其中，所述隔离结构为环形区。
3.根据权利要求1所述的半导体器件，其中，所述隔离结构中包括：
第四阱区，位于所述第二阱区与所述第三阱区之间；以及
第五阱区，位于所述第四阱区与所述第三阱区之间，其中，所述第四阱区为第一掺杂类型，所述第五阱区为第二掺杂类型，所述第三阱区与所述第四阱区之间形成第一寄生电阻。
4.根据权利要求3所述的半导体器件，其中，还包括：
第二埋层，位于所述衬底中，所述第五阱区位于所述第二埋层表面。
5.根据权利要求3所述的半导体器件，其中，还包括：
第一掺杂区，位于所述第一阱区中，所述第一掺杂区的至少部分表面暴露在所述衬底外部，以接触金属层作为衬底端；
第二掺杂区，位于所述第二阱区中，所述第二掺杂区的至少部分表面暴露在所述衬底外部，所述第二掺杂区接地；
第三掺杂区，位于所述第三阱区中，所述第三掺杂区的至少部分表面暴露在所述衬底外部，所述第三掺杂区接地；
漏区，位于所述漂移区中，且所述漏区的至少部分表面暴露在所述衬底外，以接触金属层作为漏极端；
源区，位于所述体区中，且所述源区的至少部分表面暴露在所述衬底外，以接触金属层作为源极端；
栅区，位于所述衬底表面，并接触金属层作为栅极端，其中，所述衬底与所述栅区之间设有栅氧化层，且所述栅区位于所述体区和所述漂移区的表面，
其中，所述第四阱区与所述第二阱区之间形成第一寄生二极管，所述第二阱区与所述第一阱区之间形成第二寄生二极管，所述第一阱区与所述漂移区之间形成第三寄生二极管，所述第四阱区、所述第二阱区、所述第一阱区之间形成第一寄生三极管，所述第二阱区、所述第一阱区、所述漏区之间形成第二寄生三极管，所述漏区、所述体区、所述源区之间形成第三寄生三极管，
其中，所述第一阱区、所述第三阱区、所述衬底、所述体区为第一掺杂类型，所述漂移区、所述第二阱区为第二掺杂类型。
6.根据权利要求5所述的半导体器件，其中，所述第一阱区的宽度大于所述第一掺杂区的宽度，所述第二阱区的宽度大于所述第二掺杂区的宽度，所述宽度的方向为朝向所述栅区的方向。
7.根据权利要求3所述的半导体器件，其中，还包括：
第四掺杂区，位于所述第四阱区中，所述第四掺杂区的至少部分表面暴露在所述衬底外部；
第五掺杂区，位于所述第五阱区中，所述第五掺杂区的至少部分表面暴露在所述衬底外部，所述第五掺杂区与所述第四掺杂区通过金属层短接。
8.根据权利要求5所述的半导体器件，其中，所述漏端与所述衬底端连接。
9.根据权利要求2所述的半导体器件，其中，所述第三阱区为环形区。
10.一种开关电源，其中，包括：
电感；
电容，连接在输出电压与接地端之间；
主开关管，导通时所述电感充电；
同步开关管，导通时所述电感放电，
其中，所述同步开关管为权利要求1-9任一项所述的半导体器件。
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