CN115276633A - 上电顺序控制电路及电子设备 - Google Patents

Abstract

本发明涉及电源控制技术领域，具体提供了一种上电顺序控制电路及电子设备，该上电顺序控制电路包括：斜坡电压产生电路，用于根据外部电源电压产生斜坡电压信号；比较电路，用于将斜坡电压信号分别与多个阈值电压进行比较，并根据比较结果输出对应不同延迟时间的多个控制信号；多个控制开关，分别连接于至少一个电源电压输入端与多个负载的电源线之间，用于根据多个控制信号按照预定的上电顺序分时导通，以实现对多个负载的顺序上电。本发明能够实现准确、可靠的上电顺序控制，电路结构简单，成本低，并且可以灵活设定斜坡电压的斜率和阈值电压的大小，能够方便的产生与延迟时间相关的供电使能控制信号，便于对上电顺序的调整，应用范围更广。

Description

上电顺序控制电路及电子设备

技术领域

本发明涉及电源控制技术领域，具体涉及一种上电顺序控制电路及电子设备。

背景技术

目前，在电子产品的设计中，随着大规模集成电路技术的发展，芯片设计和电路系统设计越来越复杂，多数专用集成电路芯片需要提供多个不同的电源以实现多电压供电，并且各电压之间对上电顺序有很高的要求。为了保证芯片和电路系统的稳定工作，需要控制器多个电源之间按照一定的上电的顺序上电。

例如，CMOS集成电路工艺结构本身存在一些内在的需求，例如，MOS器件的工艺结构的闩锁效应问题，通过用等效电路的形式研究闩锁效应问题发生时的电路结构以及其中的电流流动情况，可以采用合适的方案来规避闩锁效应的产生。MOS器件发生闩锁效应时，其物理结构等效为单向可控硅的结构，自锁以后的电路故障是无法消除的，往往造成芯片损坏。在集成电路的设计工作中，需要考虑内部各个模块的上电顺序，以及内部电路和输入输出电路的上电次序，以便能够安全地从掉电状态进入工作状态。此外，对于双电源或多电源供电的芯片，对电源间的上电顺序更有明确要求。能否按芯片要求设计出正确的上电顺序，也因此成为硬件系统设计成败的一个关键。

为了满足芯片和集成电路系统的上电顺序的要求，现有方案中一般采用专用的上电顺序控制芯片。然而，利用专用的上电顺序控制芯片单独实现上电顺序，设计复杂，使得控制成本显著增加。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种上电顺序控制电路及电子设备，采用斜坡电压与设定好的多个不同的阈值电压进行比较来产生多个不同延时的控制信号，通过该多个不同延时的控制信号驱动对应的供电开关以为连接在开关上的电路模块进行不同顺序的供电，能够实现准确、可靠的上电顺序控制，电路结构简单，成本低，并且可以灵活设定斜坡电压的斜率和阈值电压的大小，能够方便的产生与延迟时间相关的供电使能控制信号，便于对上电顺序的调整，应用范围更广。

根据本发明第一方面，提供了一种上电顺序控制电路，其中，包括：

斜坡电压产生电路，用于根据外部电源电压产生具有第一斜率的斜坡电压信号；

比较电路，用于将所述斜坡电压信号分别与多个阈值电压进行比较，并根据比较结果输出对应不同延迟时间的多个控制信号；

多个控制开关，分别连接于至少一个电源电压输入端与多个负载的电源线之间，所述多个控制开关用于根据所述多个控制信号按照预定的上电顺序分时导通，以实现对多个负载的顺序上电。

可选地，所述斜坡电压产生电路基于外部电源电压获得第一电流，并响应于所述第一电流对预设电容的充电过程而获得所述斜坡电压信号。

可选地，所述第一电流为外部电源电压在预设的第一电阻上产生的导通电流，或者所述第一电流为外部电源电压在预设的第一电阻上产生的导通电流的镜像电流。

可选地，所述比较电路包括：

阈值电压产生电路，用于提供所述多个阈值电压；

多个比较器，每个比较器的第一输入端均接收所述斜坡电压信号，每个比较器的第二输入端分别接收所述多个阈值电压的其中之一，每个比较器用于在对所接收的所述斜坡电压信号大于所接收的阈值电压时输出对应有效的控制信号。

可选地，所述多个阈值电压响应于第二电流在多个不同阻值的第二电阻上产生的压降而获得。

可选地，所述第二电流为外部电源电压在预设的第一电阻上产生的导通电流的镜像电流；或者

所述第二电流为外部电源电压在串联连接的多个不同阻值的第二电阻上产生的导通电流。

可选地，所述比较电路包括多个第一晶体管，每个第一晶体管的电流输入端与对应的电流源负载连接，每个第一晶体管的电流输出端与参考地连接，每个第一晶体管的控制端接收所述斜坡电压信号；

所述多个阈值电压对应为所述多个第一晶体管的导通阈值电压，且不同的第一晶体管的导通阈值电压不同，每个第一晶体管在所述斜坡电压信号达到其导通阈值电压时导通并于其电流输入端产生对应有效的控制信号。

可选地，所述上电顺序控制电路还包括：

电流镜像电路，包括一个输入支路和多个输出支路，所述输入支路包括串联连接于外部电源电压输入端与参考地之间的第二晶体管和第一电阻，每个输出支路均包括与外部电源电压输入端连接的第三晶体管，

其中，每个第三晶体管作为所述电流源负载与对应的第一晶体管的电流输入端连接。

可选地，所述上电顺序控制电路还包括：

整形电路，连接于所述比较电路和所述多个控制开关之间，用于对所述多个控制信号进行整形后输出至所述多个控制开关的控制端。

可选地，所述整形电路包括多个整形单元，所述多个整形单元的输入端分别接收所述多个控制信号，所述多个整形单元的输出端分别与所述多个控制开关的控制端连接，

其中，每个整形单元均包括串联连接的第一非门逻辑电路和第二非门逻辑电路。

可选地，所述上电顺序控制电路还包括：

第四晶体管，与所述预设电容并联，所述第四晶体管被配置为在所述上电顺序控制电路断电时导通为所述预设电容提供电荷泄放通路。

根据本发明第二方面，提供了一种电子设备，其中，包括如上所述的上电顺序控制电路。

本发明的有益效果至少包括：

本发明的技术方案为采用斜坡电压与设定好的多个不同的阈值电压进行比较来产生多个对应不同延时的控制信号，并通过该多个不同延时的控制信号驱动对应的供电开关以为连接在对应控制开关上的负载进行不同顺序的供电，能够实现准确、可靠的上电顺序控制，电路结构简单，成本低，并且可以灵活设定斜坡电压的斜率和阈值电压的大小，便于对上电顺序的调整，应用范围更广。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

图1示出现有的一种上电顺序控制电路的结构示意图；

图2示出现有的另一种上电顺序控制电路的结构示意图；

图3示出根据本发明第一实施例提供的上电顺序控制电路的结构示意图；

图4示出根据本发明第二实施例提供的上电顺序控制电路的结构示意图；

图5示出根据本发明第三实施例提供的上电顺序控制电路的结构示意图；

图6示出根据本发明实施例提供的各电源电压的时序波形示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

图1示出现有的一种上电顺序控制电路的结构示意图。如图1所示，该上电顺序控制电路包括二极管D1～D5，其中二极管D1～D3同向串联后与二极管D4和二极管D5反向并联。每个二极管都有自己的正向导通电压，当电源电压VDDH和电源电压VDDL的电压差超过一定数值时，相应支路上的二极管就会导通，从而限制电源电压的变化。但是，此电路只能对电压差进行限制，并且二极管的参数选取比较困难，导致得到的电源间的电压差与设计值有很大偏差。在二极管串联结构工作时，这种误差的产生会更加明显。

图2示出现有的另一种上电顺序控制电路的结构示意图。如图2所示，该上电顺序控制电路包括低压差串联稳压器U1，低压差串联稳压器U1的输入端VIN接收5V的供电电压，反馈端ADJ通过电容C1接地，输出端VO通过电阻R1和电阻R2分压后将反馈信号发送至反馈端ADJ，同时输出内核电压。但是，该上电顺序控制电路主要适用于对上电顺序要求不高的场合，而且不能对多个模块或负载的上电顺序进行控制，每个低压差串联稳压器U1只能输出一路电源电压对相应的模块或负载进行供电。

针对上述技术问题，本发明公开了一种新的上电顺序控制电路，主要采用斜坡电压与设定好的多个不同的阈值电压进行比较来产生多个对应不同延时的控制信号，并通过该多个不同延时的控制信号驱动对应的供电开关以为连接在对应控制开关上的负载进行不同顺序的供电，如此能够实现准确、可靠的上电顺序控制，电路结构简单，成本低，且适应范围广。

下面结合不同的实施例来对本发明的技术方案进行详细介绍。

实施例一

本实施例所公开的上电顺序控制电路的结构如图3所示。

本实施例中，该上电顺序控制电路用于对多个负载的上电顺序进行控制，其主要包括：斜坡电压产生电路10、比较电路20、整形电路30和多个控制开关(M10、M11和M12)。

其中，斜坡电压产生电路10用于根据外部电源电压VDD产生具有第一斜率的斜坡电压信号net1。比较电路20用于将斜坡电压信号net1分别与多个阈值电压进行比较，并根据比较结果输出对应不同延迟时间的多个控制信号(net2～net4)。多个控制开关M10～M12分别连接于至少一个电源电压输入端与多个负载的电源线(POW1～POW3)之间，该多个控制开关M10～M12用于根据多个控制信号net2～net4按照预定的上电顺序分时导通，以实现对多个负载的顺序上电。

多个控制开关和多个负载之间为一一对应关系。需要说明的是，本发明实施例中仅是以上电顺序控制电路中包含三个控制开关为例进行的示例性说明，但可以理解，在本发明的是其他实施例中，控制开关、负载以及对负载进行供电的供电路径的数量也可以是更少个或更多个，本发明对此不做限定。

此外，本文中所描述的负载例如可以是电路模块、芯片、单个用电器件、外接设备等。

斜坡电压产生电路10基于外部电源电压VDD获得第一电流I1，并响应于第一电流I1对预设电容C11的充电过程而获得斜坡电压信号net1。示例性地，斜坡电压产生电路10采用积分电路实现，包括电流源和电容C11。电流源用于在外部电源电压VDD供电时提供第一电流I1来对电容C11充电，从而可在电容C11两端产生具有第一斜率的斜坡电压信号net1。

本实施例中，第一电流I1为外部电源电压VDD在预设的第一电阻R11上产生的导通电流的镜像电流。

示例性地，参考图3，本实施例公开的斜坡电压产生电路10中所包含的电流源包括由晶体管M1、晶体管M3和电阻R11构成的第一电流镜像电路。晶体管M1和电阻R11串联在电源电压VDD与参考地之间，为第一电流镜像电路的输入支路，用于产生基准电流I0，也即电源电压VDD在预设的第一电阻R11上产生的导通电流。晶体管M3的栅极和晶体管M1的栅极连接，为第二电流镜像电路的输出支路，用于输出与基准电流I0成比例的第一电流I1。其中，晶体管M1和晶体管M3例如为PMOS晶体管。

可以理解，通过调整晶体管M3的宽长比和/或调整电阻R11的阻值，可以实现对第一电流I1的大小的调整。而通过调整第一电流I1的大小和/或电容C11的容值大小，能够实现不同斜率的斜坡电压信号net1的输出。

比较电路20包括晶体管M5、晶体管M7和晶体管M9。晶体管M5、晶体管M7和晶体管M9的电流输入端分别与对应的电流源负载连接，晶体管M5、晶体管M7和晶体管M9的电流输出端均与参考地连接，晶体管M5、晶体管M7和晶体管M9的控制端均接收斜坡电压信号net1。其中，晶体管M5和其对应的电流源负载构成一个单管放大电路来作为比较电路20的第一比较单元，同理，晶体管M7和其对应的电流源也负载构成一个单管放大电路来作为比较电路20的第二比较单元，晶体管M9和其对应的电流源负载亦构成一个单管放大电路来作为比较电路20的第三比较单元。

进一步地，上电顺序控制电路还包括第二电流镜像电路，包括一个输入支路和多个输出支路。其中，该第二电流镜像电路的输入支路与前述第一电流镜像电路的输入支路具有相同的结构；或者该第二电流镜像电路可以与前述第一电流镜像电路共用同一个输入支路以简化电路结构，此时该第二电流镜像电路也可理解为前述第一电流镜像电路的输出支路的扩展。该第二电流镜像电路的第一输出支路包括与外部电源电压输入端连接的晶体管M4，该第二电流镜像电路的第二输出支路包括与外部电源电压输入端连接的晶体管M6，该第二电流镜像电路的第三输出支路包括与外部电源电压输入端连接的晶体管M8。

其中，晶体管M4的电流输出端与晶体管M5的电流输入端连接，其可作为晶体管M5的电流源负载。同理，晶体管M6的电流输出端与晶体管M7的电流输入端连接，其可作为晶体管M7的电流源负载；晶体管M8的电流输出端与晶体管M9的电流输入端连接，其可作为晶体管M9的电流源负载。

示例性地，晶体管M4、晶体管M6和晶体管M8例如均为PMOS晶体管，且PMOS晶体管的源极为其电流输入端，漏极为其电流输出端，栅极为其控制端。晶体管M5、晶体管M7和晶体管M9例如均为NMOS晶体管，且NMOS晶体管的漏极为其电流输入端，源极为其电流输出端，栅极为其控制端。

晶体管M4、晶体管M6和晶体管M8的宽长比可以相同也可以不同。基于相同的宽长比，晶体管M4、晶体管M6和晶体管M8可以分别产生相同的镜像电流，基于不同的宽长比，晶体管M4、晶体管M6和晶体管M8可以分别产生不同的镜像电流。具体可根据实际情况进行合理选择。

晶体管M5、晶体管M7和晶体管M9的宽长比互不相同。基于不同的宽长比，使得晶体管M5、晶体管M7和晶体管M9能够具有不同的导通阈值电压。可以理解，晶体管M5、晶体管M7和晶体管M9的不同的导通阈值电压对应前述多个阈值电压。

晶体管M5、晶体管M7和晶体管M9分别在斜坡电压信号net1达到各自的导通阈值电压时导通并于其电流输入端产生对应有效的控制信号。由于晶体管M5、晶体管M7和晶体管M9的导通阈值电压不同，因此能够在同一斜坡电压信号net1的控制下分时的导通，以产生对应不同延迟时间(相对于电源电压VDD的上电时刻而言)的多个控制信号net2～net4。

本实施例中，晶体管M5的导通阈值电压小于晶体管M7的导通阈值电压，而晶体管M7的导通阈值电压小于晶体管M9的导通阈值电压。因此，在同一斜坡电压信号net1的控制下，晶体管M5最先导通，且在晶体管M5导通后控制信号net2变为低电平的有效状态；晶体管M7在晶体管M5导通的一段时间后接着导通，且在晶体管M7导通后控制信号net3变为低电平的有效状态；晶体管M9在晶体管M7导通的一段时间后最后导通，且在晶体管M9导通后控制信号net4变为低电平的有效状态。也即是说，控制信号net2对应的延迟时间小于控制信号net3对应的延迟时间，而控制信号net3对应的延迟时间小于控制信号net4对应的延迟时间。

可以理解，本实施例中，通过调整晶体管M5、晶体管M7和晶体管M9的宽长比(或导通阈值电压)和/或调整斜坡电压信号net1的斜率，可以调整多个控制信号net2～net4变为有效状态的时间间隔或顺序，从而能够改变对应多个负载的上电时间间隔或上电顺序，有利于扩大该上电顺序控制电路的应用范围。同时，基于本发明实施例公开的技术方案，其对多个负载的上电时间间隔或上电顺序的调整的准确度和可靠性更高，对延迟时间的调整精度更高，同时电路结构却更加简单。

本实施例中，整形电路30连接于比较电路20和多个控制开关M10～M12的控制端之间，用于将多个控制信号net2～net4进行整形后输出至多个控制开关M10～M12的控制端。示例性地，整形电路30包括多个整形单元(31、32和33)。其中，整形单元31的输入端接收控制信号net2，输出端与控制开关M10的控制端连接，整形单元31包括串联连接的非门逻辑电路INV1和非门逻辑电路INV2。整形单元32的输入端接收控制信号net3，输出端与控制开关M11的控制端连接，整形单元32包括串联连接的非门逻辑电路INV3和非门逻辑电路INV4。整形单元33的输入端接收控制信号net4，输出端与控制开关M12的控制端连接，整形单元33包括串联连接的非门逻辑电路INV5和非门逻辑电路INV6。

本实施例中，整形电路30主要用于提高多个控制信号net2～net4对多个控制开关M10～M12的驱动能力。同时可以理解的是，在本发明的其他一些实施例中，若多个控制信号net2～net4自身的驱动能力足够，也可在上电顺序控制电路中不设置形电路30。

控制开关M10的电流输入端与电源电压输入端VDD1连接，控制开关M10的电流输出端与第一电源线POW1连接；控制开关M11的电流输入端与电源电压输入端VDD2连接，控制开关M11的电流输出端与第二电源线POW2连接；控制开关M12的电流输入端与电源电压输入端VDD3连接，控制开关M12的电流输出端与第三电源线POW3连接。示例性地，控制开关M10～M12例如均为PMOS晶体管。

基于前述描述并参考图6，可知，在多个控制信号net2～net4或整形后的多个控制信号net2～net4的控制下，控制开关M10会先于控制开关M11导通，从而使得第一电源线POW1上的电位在电源电压VDD上电的第一延迟时间后第一个被相应的电源电压VDD1拉高，从而为连接在该第一电源线POW1上的至少一个负载供电。控制开关M11也会先于控制开关M12导通，从而使得第二电源线POW2上的电位在电源电压VDD上电的第二延迟时间(第二延迟时间大于第一延迟时间)后第二个被相应的电源电压VDD2拉高，从而为连接在该第二电源线POW2上的至少一个负载供电。控制开关M12最后导通，从而使得第三电源线POW3上的电位在电源电压VDD上电的第三延迟时间(第三延迟时间大于第二延迟时间)后第三个被相应的电源电压VDD3拉高，从而为连接在该第三电源线POW3上的至少一个负载供电。从而实现了对多个负载的上电顺序的准确且可靠的控制。

可选地，电源电压VDD、电源电压VDD1、电源电压VDD2和电源电压VDD3可以为同一电源电源，也可以为不同的电源电压，本发明对此不作限定。

进一步地，本实施例所公开的上电顺序控制电路还包括晶体管M2。该晶体管M2与电容C11并联，且控制端与外部电源电压输入端连接，被配置为在上电顺序控制电路断电(即电源电压VDD断电)时导通以为电容C11提供电荷泄放通路，从而确保所生成的斜坡电压信号net1的准确性。示例性地，晶体管M2例如为PMOS晶体管。

本实施例解决了传统上电顺序控制电路的时间精度不高，电路复杂的缺点，并且可以根据实际设计指标要求，改变积分电路的时间常数，达到调整顺序上电的时间延迟的目的，能够对多个负载进行顺序上电的控制。

实施例二

本实施例所公开的上电顺序控制电路的电路结构如图4所示。

具体地，本实施所提供的上电顺序控制电路基本采用与上述实施例一相同的结构，因此不再赘述。

区别之处在于：本实施例中，第一电流I1为外部电源电压VDD在预设的第一电阻R11上产生的导通电流。

也即是说，本实施例中的斜坡电压产生电路10中所包含的电流源包括串联在电源电压VDD与参考地之间的晶体管M1和电阻R11。换言之，本实施例中的第一电流I1可直接由前述实施例一种的第二电流镜像电路的输入支路产生的基准电流也即电源电压VDD在预设的第一电阻R11上产生的导通电流充当。如此，可以节省电路中的晶体管数量，进一步降低成本。其中，晶体管M1例如为PMOS晶体管。

可以理解，本实施例中，通过调整电阻R11的阻值，可以实现对第一电流I1的大小的调整。而通过调整第一电流I1的大小和/或电容C11的容值，能够实现不同斜率的斜坡电压信号net1的输出。

实施例三

本实施例所公开的上电顺序控制电路的电路结构如图5所示。

具体地，本实施所提供的上电顺序控制电路基本采用与上述实施例一或实施例二相同的结构，因此不再赘述。

区别之处在于：本实施例中，比较电路20包括：阈值电压产生电路21和多个比较器(21、22和23)。阈值电压产生电路21用于提供多个阈值电压(V1、V2和V3)。比较器21的负相输入端接收斜坡电压信号net1，比较器21的正相输入端接收阈值电压V1，比较器21用于在斜坡电压信号net1大于阈值电压V1时输出对应有效的控制信号net2。比较器22的负相输入端接收斜坡电压信号net1，比较器22的正相输入端接收阈值电压V2，比较器22用于在斜坡电压信号net1大于阈值电压V2时输出对应有效的控制信号net3。比较器23的负相输入端接收斜坡电压信号net1，比较器23的正相输入端接收阈值电压V3，比较器23用于在斜坡电压信号net1大于阈值电压V3时输出对应有效的控制信号net4。

需说明的是，在本发明的其他实施例中，也可设置每个比较器的正相输入端接收斜坡电压信号net1，而负相输入端接收对应的阈值电压。同时在整形电路30中的每个整形单元中仅设置一个非门逻辑电路，如此，也可实现与前述相同的效果。

本实施例中，多个阈值电压V1～V3可响应于第二电流在多个不同阻值的第二电阻上产生的压降而获得。示例性地，第二电流可为外部电源电压VDD在预设的第一电阻上产生的导通电流的镜像电流。此时，阈值电压产生电路21包括至少一个第二电流源及分别与该至少一个第二电流源串联的多个第二电阻(未示出)。或者，第二电流也可为外部电源电压VDD在串联连接的多个不同阻值的第二电阻上产生的导通电流。此时，阈值电压产生电路21包括串联连接在外部电源电压输入端与参考地之间的多个不同阻值的第二电阻(未示出)。

本实施例中对多个阈值电压的调整方法简单，能够增加对多个负载的上电延迟时间进行调整的调整手段。

综上，本发明通过采用斜坡电压信号与设定好的多个阈值电压进行比较，可以产生对应不同延时的多个控制信号，再通过延时的控制信号驱动控制开关，为连接在控制开关上的负载进行供电，有利于在实际应用系统中，根据不同的负载顺序上电的时间要求，且能够灵活设定斜坡电压信号的斜率和多个阈值电压的大小，能够很方便地产生与延迟时间相关的控制信号，可以减少电路的复杂程度和成本，形成可靠的上电顺序。

进一步地，本发明还提供了一种电子设备，该电子设备中包括有前述各实施例中所描述的上电顺序控制电路。该上下电顺序控制电路的详细结构可参照上述各实施例，此处不再赘述。可以理解的是，由于在本发明电子设备中使用了上述上下电顺序控制电路，因此，本发明电子设备的实施例包括上述上下电顺序控制电路全部实施例的全部技术方案，且所达到的技术效果也完全相同，在此不再赘述。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (12)

1.一种上电顺序控制电路，其中，包括：

斜坡电压产生电路，用于根据外部电源电压产生具有第一斜率的斜坡电压信号；

比较电路，用于将所述斜坡电压信号分别与多个阈值电压进行比较，并根据比较结果输出对应不同延迟时间的多个控制信号；

多个控制开关，分别连接于至少一个电源电压输入端与多个负载的电源线之间，所述多个控制开关用于根据所述多个控制信号按照预定的上电顺序分时导通，以实现对多个负载的顺序上电。

2.根据权利要求1所述的上电顺序控制电路，其中，所述斜坡电压产生电路基于外部电源电压获得第一电流，并响应于所述第一电流对预设电容的充电过程而获得所述斜坡电压信号。

3.根据权利要求2所述的上电顺序控制电路，其中，所述第一电流为外部电源电压在预设的第一电阻上产生的导通电流，或者所述第一电流为外部电源电压在预设的第一电阻上产生的导通电流的镜像电流。

4.根据权利要求1所述的上电顺序控制电路，其中，所述比较电路包括：

阈值电压产生电路，用于提供所述多个阈值电压；

多个比较器，每个比较器的第一输入端均接收所述斜坡电压信号，每个比较器的第二输入端分别接收所述多个阈值电压的其中之一，每个比较器用于在对所接收的所述斜坡电压信号大于所接收的阈值电压时输出对应有效的控制信号。

5.根据权利要求4所述的上电顺序控制电路，其中，所述多个阈值电压响应于第二电流在多个不同阻值的第二电阻上产生的压降而获得。

6.根据权利要求5所述的上电顺序控制电路，其中，所述第二电流为外部电源电压在预设的第一电阻上产生的导通电流的镜像电流；或者

所述第二电流为外部电源电压在串联连接的多个不同阻值的第二电阻上产生的导通电流。

7.根据权利要求1所述的上电顺序控制电路，其中，所述比较电路包括多个第一晶体管，每个第一晶体管的电流输入端与对应的电流源负载连接，每个第一晶体管的电流输出端与参考地连接，每个第一晶体管的控制端接收所述斜坡电压信号；

所述多个阈值电压对应为所述多个第一晶体管的导通阈值电压，且不同的第一晶体管的导通阈值电压不同，每个第一晶体管在所述斜坡电压信号达到其导通阈值电压时导通并于其电流输入端产生对应有效的控制信号。

8.根据权利要求7所述的上电顺序控制电路，其中，所述上电顺序控制电路还包括：

电流镜像电路，包括一个输入支路和多个输出支路，所述输入支路包括串联连接于外部电源电压输入端与参考地之间的第二晶体管和第一电阻，每个输出支路均包括与外部电源电压输入端连接的第三晶体管，

其中，每个第三晶体管作为所述电流源负载与对应的第一晶体管的电流输入端连接。

9.根据权利要求1所述的上电顺序控制电路，其中，所述上电顺序控制电路还包括：

整形电路，连接于所述比较电路和所述多个控制开关之间，用于对所述多个控制信号进行整形后输出至所述多个控制开关的控制端。

10.根据权利要求9所述的上电顺序控制电路，其中，所述整形电路包括多个整形单元，所述多个整形单元的输入端分别接收所述多个控制信号，所述多个整形单元的输出端分别与所述多个控制开关的控制端连接，

其中，每个整形单元均包括串联连接的第一非门逻辑电路和第二非门逻辑电路。

11.根据权利要求2所述的上电顺序控制电路，其中，所述上电顺序控制电路还包括：

第四晶体管，与所述预设电容并联，所述第四晶体管被配置为在所述上电顺序控制电路断电时导通为所述预设电容提供电荷泄放通路。

12.一种电子设备，其中，包括如权利要求1-11中任一项所述的上电顺序控制电路。

Images