CN115262071B - 一种高速磁悬浮织针阵列控制系统及其控制方法 - Google Patents
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Abstract
一种高速磁悬浮织针阵列控制系统及其控制方法，控制系统包括控制模块、电路驱动模块、电流采样模块和磁悬浮织针阵列模块，控制模块包括ARM处理器和FPGA，FPGA包括数据缓存模块，电路驱动模块包括驱动模块和全桥驱动电路，电流采样模块包括A/D转换模块；ARM处理器将花型数据编译成驱动数据以及对针阵列进行电流补偿；数据缓存模块缓存驱动数据以及电流采样模块采集的电流数据；FPGA将驱动数据转换成PWM驱动信号；驱动模块将PWM驱动信号转换成PWM波信号；全桥驱动电路产生电流模拟信号；磁悬浮织针阵列模块通过电流模拟信号产生的驱动力驱动织针阵列依次动作。本发明不仅数据传输速度高，而且控制精确度高。
Description
技术领域
本发明涉及磁悬浮驱动织针技术领域，尤其涉及一种高速磁悬浮织针阵列控制系统及其控制方法，主要适用于提高数据传输速度与控制精确度。
背景技术
电脑横机是针织机械产品中应用比较广泛的机电一体化设备，其中织针驱动机构作为横机的重要组成部分，其性能极大地影响横机的编织效率及织物的好坏。磁悬浮驱动织针作为新型织针驱动方式，解决了传统凸轮式驱动带来的摩擦、发热和噪声等问题，从而极大地提高了编制效率。由于磁悬浮织针的控制具有复杂性、精确性、实时性等特点，在实际编织过程中，大量的编织数据、庞大的实时运算量和复杂的编织算法都对处理、传输速度提出了更高的要求，高速、稳定、实时、高效的数据传输方案体现着整个横机系统的性能，也是亟待解决的技术难点。
传统横机织针控制系统大多需要复杂的底层硬件且需要复杂的连接接口，其数据传输速度缓慢；而针对新型磁悬浮织针阵列的控制尚未有具体的控制系统，新型磁悬浮织针具有高速、无接触、精确控制、并行性的特点，这就要求控制系统能够拥有高速数据传输、高速缓存、并行性、低功耗、低延时等特点。
发明内容
本发明的目的是克服现有技术中存在的数据传输速度低、控制精确度低的缺陷与问题，提供一种数据传输速度高、控制精确度高的高速磁悬浮织针阵列控制系统及其控制方法。
为实现以上目的，本发明的技术解决方案是：一种高速磁悬浮织针阵列控制系统，所述控制系统包括控制模块、电路驱动模块、电流采样模块和磁悬浮织针阵列模块，所述控制模块包括ARM处理器和FPGA，所述ARM处理器与DDR3存储器连接，ARM处理器通过AXI总线与FPGA连接，FPGA包括数据缓存模块，所述电路驱动模块包括多个驱动模块和多个全桥驱动电路，驱动模块与FPGA连接，驱动模块通过全桥驱动电路与磁悬浮织针阵列模块连接，所述电流采样模块包括A/D转换模块，A/D转换模块分别与全桥驱动电路、FPGA连接；
所述ARM处理器，用于将花型数据编译成驱动数据以及对磁悬浮织针阵列模块进行电流补偿；
所述数据缓存模块，用于缓存ARM处理器发送的驱动数据以及电流采样模块采集的电流数据；
所述FPGA，用于对驱动数据进行校验以及将驱动数据转换成PWM驱动信号；
所述驱动模块，用于将PWM驱动信号转换成PWM波信号；
所述全桥驱动电路，用于根据PWM波信号产生电流模拟信号；
所述磁悬浮织针阵列模块，用于通过电流模拟信号产生的驱动力驱动织针阵列依次动作；
所述电流采样模块，用于通过A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据。
所述数据缓存模块采用FIFO循环队列进行数据的环形缓存。
所述全桥驱动电路包括驱动电路和功率放大电路。
所述A/D转换模块由电容式A/D模数转换芯片和接口电路组成。
一种高速磁悬浮织针阵列控制系统的控制方法，所述控制方法包括以下步骤：
S1、ARM处理器将花型数据编译成驱动数据，并将驱动数据存入DDR3存储器中，存储完成后向FPGA发送存储完成的信号；
S2、FPGA提取DDR3存储器中的驱动数据存入数据缓存模块中，并对提取的驱动数据进行校验；
若校验正确，则将校验正确的驱动数据从数据缓存模块中取出放入指定寄存器中，并向ARM处理器发送提取成功的指令；
若校验错误，则向ARM处理器发送重新编译的指令；
S3、FPGA将指定寄存器中的驱动数据依次转换成PWM驱动信号并输送至驱动模块；
S4、驱动模块将PWM驱动信号转换成PWM波信号，并将PWM波信号输送至全桥驱动电路，全桥驱动电路根据PWM波信号产生电流模拟信号；
S5、磁悬浮织针阵列模块通过电流模拟信号产生的驱动力驱动织针阵列动作，磁悬浮织针阵列接收到全桥驱动电路产生的电流模拟信号后，各个电磁线圈导通得电工作，产生相应的驱动力驱动织针阵列依次动作完成编织动作；
S6、A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据，并将电流数据存入数据缓存模块中；ARM处理器将电流数据与参考值进行比较，若电流数据与参考值存在误差，则ARM处理器根据参考值对磁悬浮织针阵列模块进行电流补偿；若电流数据与参考值相同，则保持电流不变。
步骤S1中，所述驱动数据包括帧头、动作标识符、织针状态、电磁铁状态、编织动作、CRC校验和帧尾；
所述帧头占1个字节，用于判断是否进行数据接收；
所述动作标识符占2个字节，用于表示织针驱动数据与电机运动数据；
所述织针状态占2N个字节，用于表示N根织针的位置信息、针号信息、动作信息；
所述电磁铁状态占N个字节，用于表示机头上N个电磁铁通入电流的大小和方向；
所述编织动作占2个字节，用于表示第N号织针进行浮线动作或者集圈动作或者成圈动作；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成。
所述编织动作中，采用OxN01表示第N号织针进行浮线动作，OxN02表示第N号织针进行集圈动作，OxN03表示第N号织针进行成圈动作。
步骤S2具体包括以下步骤：
S21、FPGA通过串口接收数据帧的第一个字节数据，并将第一个字节数据与设定的驱动数据帧头进行比较；
若第一个字节数据为驱动数据帧头，则继续接收剩下的数据到数据缓存模块，待接收到驱动数据帧尾，则表示一次数据帧传输结束；
若第一个字节数据不为驱动数据帧头，则不进行数据的接收；
S22、FPGA对接收到的数据值进行解析，通过CRC校验判断数据发送帧的完整性和正确性；
若校验正确，则将数据从数据缓存模块取出放入指定寄存器中，并向ARM处理器发送响应数据帧；
若校验不正确，则向ARM处理器发送响应数据帧，并清空数据缓存模块中的数据；
S23、ARM处理器接收FPGA发送的响应数据帧；若响应标识符为正确，则进行新数据帧的传输；若响应标识符为错误，则重新发送上一次传输的数据帧。
步骤S22中，所述响应数据帧由帧头、响应标识符、CRC校验和帧尾组成；
所述帧头占1个字节，用于判断是否进行数据接收；
所述响应标识符占1个字节，用于表示数据接收状态；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成。
所述响应标识符中，采用0x00表示数据接收失败，0x01表示数据接收成功。
与现有技术相比，本发明的有益效果为：
1、本发明一种高速磁悬浮织针阵列控制系统及其控制方法中，ARM处理器与FPGA紧密结合，降低了硬件的开发难度，通过缩短通信距离，实现了ARM处理器与FPGA高带宽、低延迟的片内总线通信，达到高速数据传输的要求；同时，利用FPGA能实现真正的并行控制；另外，通过电流采样模块和ARM处理器来稳定电磁线圈的磁场强度，以保证织针阵列平稳运动。因此，本发明数据传输速度高、控制精确度高。
2、本发明一种高速磁悬浮织针阵列控制系统及其控制方法中，采用FPGA与ARM处理器串口通讯，利用FPGA的高并行性，提高传输速度；同时，针对磁悬浮织针独有的结构定义驱动数据，驱动数据具有高灵活性、高适应性，针对FPGA常用的状态控制机，设置不同的数据内容，便于FPGA状态机的跳转，整体提升系统性能；采用串口通信可以实现远距离通信，降低了通信成本；通过设置帧头数据判断是否为传输数据，减少系统对干扰和不稳定情况的处理，保证FPGA内部资源的合理使用，以及数据缓存模块不被误差、干扰数据占用，确保及时接收正确的传输数据；为提高FPGA接受数据的正确率，在驱动数据中加入CRC校验，CRC校验可以高比例的纠正信息传输过程中的错误，可以在极短的时间内完成数据校验的计算，并迅速完成纠错过程，通过数据包自动重发的方式使计算机的通信速度大幅提高，对通信效率和安全提供了保障。因此，本发明通信成本低、通信效率高、通信可靠性高。
3、本发明一种高速磁悬浮织针阵列控制系统及其控制方法中，驱动数据中，根据织针和电磁铁的数据，可以灵活改变驱动数据内容；驱动数据中加入编织动作部分，可以增加FPGA整体运行速度，配合状态的跳转，节省数据解析过程，可直接提取对应数据，减少整体系统计算过程。因此，本发明适用范围广、运行效率高、计算量小。
4、本发明一种高速磁悬浮织针阵列控制系统及其控制方法中，数据缓存模块采用FIFO循环队列进行数据的环形缓存，实现磁悬浮织针阵列驱动数据的高速稳定传输。因此，本发明提高了数据传输的速率和稳定性。
附图说明
图1是本发明一种高速磁悬浮织针阵列控制系统的结构示意图。
图2是本发明一种高速磁悬浮织针阵列控制系统的控制方法的流程图。
图3是本发明中ARM处理器与FPGA之间数据传输的流程图。
具体实施方式
以下结合附图说明和具体实施方式对本发明作进一步详细的说明。
参见图1至图3，一种高速磁悬浮织针阵列控制系统，所述控制系统包括控制模块、电路驱动模块、电流采样模块和磁悬浮织针阵列模块，所述控制模块包括ARM处理器和FPGA，所述ARM处理器与DDR3存储器连接，ARM处理器通过AXI总线与FPGA连接，FPGA包括数据缓存模块，所述电路驱动模块包括多个驱动模块和多个全桥驱动电路，驱动模块与FPGA连接，驱动模块通过全桥驱动电路与磁悬浮织针阵列模块连接，所述电流采样模块包括A/D转换模块，A/D转换模块分别与全桥驱动电路、FPGA连接；
所述ARM处理器，用于将花型数据编译成驱动数据以及对磁悬浮织针阵列模块进行电流补偿；
所述数据缓存模块，用于缓存ARM处理器发送的驱动数据以及电流采样模块采集的电流数据；
所述FPGA，用于对驱动数据进行校验以及将驱动数据转换成PWM驱动信号；
所述驱动模块，用于将PWM驱动信号转换成PWM波信号；
所述全桥驱动电路，用于根据PWM波信号产生电流模拟信号；
所述磁悬浮织针阵列模块，用于通过电流模拟信号产生的驱动力驱动织针阵列依次动作；
所述电流采样模块，用于通过A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据。
所述数据缓存模块采用FIFO循环队列进行数据的环形缓存。
所述全桥驱动电路包括驱动电路和功率放大电路。
所述A/D转换模块由电容式A/D模数转换芯片和接口电路组成。
一种高速磁悬浮织针阵列控制系统的控制方法，所述控制方法包括以下步骤：
S1、ARM处理器将花型数据编译成驱动数据，并将驱动数据存入DDR3存储器中，存储完成后向FPGA发送存储完成的信号；
S2、FPGA提取DDR3存储器中的驱动数据存入数据缓存模块中，并对提取的驱动数据进行校验；
若校验正确，则将校验正确的驱动数据从数据缓存模块中取出放入指定寄存器中，并向ARM处理器发送提取成功的指令；
若校验错误，则向ARM处理器发送重新编译的指令；
S3、FPGA将指定寄存器中的驱动数据依次转换成PWM驱动信号并输送至驱动模块；
S4、驱动模块将PWM驱动信号转换成PWM波信号，并将PWM波信号输送至全桥驱动电路，全桥驱动电路根据PWM波信号产生电流模拟信号；
S5、磁悬浮织针阵列模块通过电流模拟信号产生的驱动力驱动织针阵列动作，磁悬浮织针阵列接收到全桥驱动电路产生的电流模拟信号后，各个电磁线圈导通得电工作，产生相应的驱动力驱动织针阵列依次动作完成编织动作；
S6、A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据，并将电流数据存入数据缓存模块中；ARM处理器将电流数据与参考值进行比较，若电流数据与参考值存在误差，则ARM处理器根据参考值对磁悬浮织针阵列模块进行电流补偿；若电流数据与参考值相同，则保持电流不变。
步骤S1中，所述驱动数据包括帧头、动作标识符、织针状态、电磁铁状态、编织动作、CRC校验和帧尾；
所述帧头占1个字节，用于判断是否进行数据接收；
所述动作标识符占2个字节，用于表示织针驱动数据与电机运动数据；
所述织针状态占2N个字节，用于表示N根织针的位置信息、针号信息、动作信息；
所述电磁铁状态占N个字节，用于表示机头上N个电磁铁通入电流的大小和方向；
所述编织动作占2个字节，用于表示第N号织针进行浮线动作或者集圈动作或者成圈动作；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成。
所述编织动作中，采用OxN01表示第N号织针进行浮线动作，OxN02表示第N号织针进行集圈动作，OxN03表示第N号织针进行成圈动作。
步骤S2具体包括以下步骤：
S21、FPGA通过串口接收数据帧的第一个字节数据，并将第一个字节数据与设定的驱动数据帧头进行比较；
若第一个字节数据为驱动数据帧头，则继续接收剩下的数据到数据缓存模块，待接收到驱动数据帧尾，则表示一次数据帧传输结束；
若第一个字节数据不为驱动数据帧头，则不进行数据的接收；
S22、FPGA对接收到的数据值进行解析，通过CRC校验判断数据发送帧的完整性和正确性；
若校验正确，则将数据从数据缓存模块取出放入指定寄存器中，并向ARM处理器发送响应数据帧；
若校验不正确，则向ARM处理器发送响应数据帧，并清空数据缓存模块中的数据；
S23、ARM处理器接收FPGA发送的响应数据帧；若响应标识符为正确，则进行新数据帧的传输；若响应标识符为错误，则重新发送上一次传输的数据帧。
步骤S22中，所述响应数据帧由帧头、响应标识符、CRC校验和帧尾组成；
所述帧头占1个字节，用于判断是否进行数据接收；
所述响应标识符占1个字节，用于表示数据接收状态；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成。
所述响应标识符中，采用0x00表示数据接收失败，0x01表示数据接收成功。
本发明的原理说明如下：
FPGA属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA的基本结构包括可编程输入输出单元、可配置逻辑块、数字时钟管理模块、嵌入式块RAM、布线资源、内嵌专用硬核、底层内嵌功能单元。利用FPGA和ARM处理器在同一芯片内紧密结合的方式降低整个系统的功耗，实现低功耗的要求，并利用FPGA其丰富的IO口与上位机和外部电路构成完整的硬件结构。
控制系统中状态机作为主要控制来进行各个模块的状态转换，当设计中加入更多的状态时，特定状态的转移数量会影响状态机的速度，故使用只需对寄存器中的一位数进行译码的独热码，可以一定程度上简化译码逻辑系统从而增加运行速度，同时三段式状态机通过在组合逻辑后再增加一级寄存器来实现时序逻辑输出，这样做可以有效地滤去组合逻辑输出的毛刺，同时有效地进行时序计算与约束，故采用三段式状态机和独热码的编码方式进行设计。系统状态机跳转主要分为空闲、数据传输、数据传输完成、数据缓存、数据转换、PWM驱动信号发送、电路驱动、电流采样八个主要状态过程，八个主要状态过程对应控制方法各步骤过程。
FIFO循环队列结构由写指针(Wr_pointer)、读指针(Rd_pointer)、数据区(Data)、数据空白区(Empty)几个主要部分组成，通过比较写指针与读指针的地址来判断数据区与空白区的位置。写指针(Wr_pointer)：该指针指向第一个存储空间，由于数据是直接送到输出端口，所以写指针从0开始计数，每收到写入数据时更新写指针，写指针进行加1，直到写指针到达缓冲区末端，若数据区数据已被全部读出，就会自动返回到缓冲区头部进行下一次循环，反复进行。读指针(Rd_pointer)：该指针进行数据的读出，当读端口使能时，按照顺序依次从0开始读出数据，与写指针一样，每次读出数据时更新其指针地址，待所有数据读出后回到缓冲区头部准备下一次读操作。数据区(Data)：写指针与读指针之间已填充数据的区域，存放刚进入队列的缓存数据。数据空白区(Empty)：此区域中的数据已经被读指针提出，而写指针还未写入数据的空白区，数据空白区和数据区在数据传输过程中依次交替出现，进行数据的读写。在处理器内部，并是在真正意义环形内存结构，循环队列实际上是采用数组的线性空间来实现的。当数据到达数组尾部后，像环形一样回环到0位置再进行数据的传输，进而实现循环队列。循环队列FIFO可以划分成四种模块：存储模块、指针产生模块、指针比较模块和标志位产生模块；双端口RAM作为FIFO的基础，通过使用两个完全独立的读、写端口来实现收发，整个FIFO通过读、写指针模块来分别产生各自的地址指针，分别进入比较模块来进行空满状态的判断，最后由标志位产生模块给出FIFO当前内部存储状态，FIFO根据其状态实现数据接收的循环。
磁悬浮织针阵列模块由上下分离两部分构成，上部分为针板，由永磁织针(永磁体与织针为一体式结构)、导向片、隔板、硅钢片等构成；下部分为机头，包括线圈、铝骨架、铁芯等。根据编制需求向线圈阵列通入方向、大小不同的电流，从而使线圈产生方向、大小不同的空间磁场，织针依靠线圈产生的空间磁场，与自身连接的永磁体相互作用，进行轴向高速往复运动，通过不同运动状态完成相应编制动作。根据PWM驱动信号的不同，控制全桥电路中电流的大小以及电流方向，进而控制织针电磁线圈磁极方向和磁场强度，电磁线圈磁极的方向决定磁悬浮织针的上升和下降，磁场强度决定织针运动的高度。
实施例：
参见图1，一种高速磁悬浮织针阵列控制系统，所述控制系统包括控制模块、电路驱动模块、电流采样模块和磁悬浮织针阵列模块，所述控制模块包括ARM处理器和FPGA，所述ARM处理器与DDR3存储器连接，ARM处理器通过AXI总线与FPGA连接，FPGA包括数据缓存模块，所述电路驱动模块包括多个驱动模块和多个全桥驱动电路，驱动模块与FPGA连接，驱动模块通过全桥驱动电路与磁悬浮织针阵列模块连接，所述电流采样模块包括A/D转换模块，A/D转换模块分别与全桥驱动电路、FPGA连接；所述ARM处理器用于将花型数据编译成驱动数据以及对磁悬浮织针阵列模块进行电流补偿；所述数据缓存模块用于缓存ARM处理器发送的驱动数据以及电流采样模块采集的电流数据；所述FPGA用于对驱动数据进行校验以及将驱动数据转换成PWM驱动信号；所述驱动模块用于将PWM驱动信号转换成PWM波信号；所述全桥驱动电路用于根据PWM波信号产生电流模拟信号；所述磁悬浮织针阵列模块用于通过电流模拟信号产生的驱动力驱动织针阵列依次动作；所述电流采样模块用于通过A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据；所述数据缓存模块采用FIFO循环队列进行数据的环形缓存；所述全桥驱动电路包括驱动电路和功率放大电路；所述A/D转换模块由电容式A/D模数转换芯片和接口电路组成。
参见图2、图3，按上述方案，一种高速磁悬浮织针阵列控制系统的控制方法，所述控制方法包括以下步骤：
S1、ARM处理器将花型数据编译成驱动数据，并将驱动数据存入DDR3存储器中，存储完成后向FPGA发送存储完成的信号；
表1驱动数据
| 内容 | 占用字节数 | 说明 |
| 帧头 | 1 | 0x3F |
| 动作标识符 | 2 | 0x5100 |
| 织针状态 | 16 | 0000H～FFFFH |
| 电磁铁状态 | 8 | 0000H～FFFFH |
| 编织动作 | 2 | 00H～FFH |
| CRC校验 | 4 | 0000H～FFFFH |
| 帧尾 | 1 | 0x3E |
所述驱动数据包括帧头、动作标识符、织针状态、电磁铁状态、编织动作、CRC校验和帧尾；
所述帧头占1个字节，用于判断是否进行数据接收；若为0x3F，则符合驱动数据帧头，FPGA进行接收数据，反之不进行接收；
所述动作标识符占2个字节，用于表示织针驱动数据与电机运动数据；0x5100表示织针驱动数据，0x4A01表示电机运动数据；
所述织针状态占16个字节，用于表示8根织针的位置信息、针号信息、动作信息；一次记录8根织针的信息，1根织针信息占用2个字节，如0x011F表示前针板第31号织针动作，0x102F表示后针板第47号织针不动作；
所述电磁铁状态占8个字节，用于表示机头上8个电磁铁通入电流的大小和方向；每个电磁铁占1个字节，如0xD2表示第5个电磁铁通入2A正向电流，0x52表示第5个电磁铁通入2A反向电流；
所述编织动作占2个字节，用于表示第N号织针进行浮线动作或者集圈动作或者成圈动作；如0x0F01表示第16号织针进行浮线动作；
表2编织动作示意图
所述编织动作中，采用OxN01表示第N号织针进行浮线动作，OxN02表示第N号织针进行集圈动作，OxN03表示第N号织针进行成圈动作；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成；
S2、FPGA提取DDR3存储器中的驱动数据存入数据缓存模块中，并对提取的驱动数据进行校验；
若校验正确，则将校验正确的驱动数据从数据缓存模块中取出放入指定寄存器中，并向ARM处理器发送提取成功的指令；
若校验错误，则向ARM处理器发送重新编译的指令；
该步骤具体包括以下步骤：
S21、FPGA通过串口接收数据帧的第一个字节数据，并将第一个字节数据与设定的驱动数据帧头0x3F进行比较；
若第一个字节数据为驱动数据帧头，则继续接收剩下的数据到数据缓存模块，待接收到驱动数据帧尾0x3E，则表示一次数据帧传输结束；
若第一个字节数据不为驱动数据帧头，则不进行数据的接收；
S22、FPGA对接收到的数据值进行解析，通过CRC校验判断数据发送帧的完整性和正确性；
若校验正确，则将数据从数据缓存模块取出放入指定寄存器中，并向ARM处理器发送响应数据帧；
若校验不正确，则向ARM处理器发送响应数据帧，并清空数据缓存模块中的数据；所述响应数据帧由帧头、响应标识符、CRC校验和帧尾组成；
表3响应数据帧
| 内容 | 占用字节数 | 说明 |
| 帧头 | 1 | 0x3E |
| 响应标识符 | 1 | 0x00～0x01 |
| CRC校验 | 4 | 0000H～FFFFH |
| 帧尾 | 1 | 0x3F |
所述帧头占1个字节，用于判断是否进行数据接收；
所述响应标识符占1个字节，用于表示数据接收状态；
所述响应标识符中，采用0x00表示数据接收失败，0x01表示数据接收成功；
表4响应标识符示意图
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成；
S23、ARM处理器接收FPGA发送的响应数据帧；若响应标识符为正确，则进行新数据帧的传输；若响应标识符为错误，则重新发送上一次传输的数据帧；
S3、FPGA将指定寄存器中的驱动数据依次转换成PWM驱动信号并输送至驱动模块；
S4、驱动模块将PWM驱动信号转换成PWM波信号，并将PWM波信号输送至全桥驱动电路，全桥驱动电路根据PWM波信号产生电流模拟信号；
S5、磁悬浮织针阵列模块通过电流模拟信号产生的驱动力驱动织针阵列动作，磁悬浮织针阵列接收到全桥驱动电路产生的电流模拟信号后，各个电磁线圈导通得电工作，产生相应的驱动力驱动织针阵列依次动作完成编织动作；
S6、A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据，并将电流数据存入数据缓存模块中；ARM处理器将电流数据与参考值进行比较，若电流数据与参考值存在误差，则ARM处理器根据参考值对磁悬浮织针阵列模块进行电流补偿；若电流数据与参考值相同，则保持电流不变。
Claims (10)
1.一种高速磁悬浮织针阵列控制系统，其特征在于：
所述控制系统包括控制模块、电路驱动模块、电流采样模块和磁悬浮织针阵列模块，所述控制模块包括ARM处理器和FPGA，所述ARM处理器与DDR3存储器连接，ARM处理器通过AXI总线与FPGA连接，FPGA包括数据缓存模块，所述电路驱动模块包括多个驱动模块和多个全桥驱动电路，驱动模块与FPGA连接，驱动模块通过全桥驱动电路与磁悬浮织针阵列模块连接，所述电流采样模块包括A/D转换模块，A/D转换模块分别与全桥驱动电路、FPGA连接；
所述ARM处理器，用于将花型数据编译成驱动数据以及对磁悬浮织针阵列模块进行电流补偿；
所述数据缓存模块，用于缓存ARM处理器发送的驱动数据以及电流采样模块采集的电流数据；
所述FPGA，用于对驱动数据进行校验以及将驱动数据转换成PWM驱动信号；
所述驱动模块，用于将PWM驱动信号转换成PWM波信号；
所述全桥驱动电路，用于根据PWM波信号产生电流模拟信号；
所述磁悬浮织针阵列模块，用于通过电流模拟信号产生的驱动力驱动织针阵列依次动作；
所述电流采样模块，用于通过A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据。
2.根据权利要求1所述的一种高速磁悬浮织针阵列控制系统，其特征在于：所述数据缓存模块采用FIFO循环队列进行数据的环形缓存。
3.根据权利要求1所述的一种高速磁悬浮织针阵列控制系统，其特征在于：所述全桥驱动电路包括驱动电路和功率放大电路。
4.根据权利要求1所述的一种高速磁悬浮织针阵列控制系统，其特征在于：所述A/D转换模块由电容式A/D模数转换芯片和接口电路组成。
5.一种权利要求1所述的高速磁悬浮织针阵列控制系统的控制方法，其特征在于：所述控制方法包括以下步骤：
S1、ARM处理器将花型数据编译成驱动数据，并将驱动数据存入DDR3存储器中，存储完成后向FPGA发送存储完成的信号；
S2、FPGA提取DDR3存储器中的驱动数据存入数据缓存模块中，并对提取的驱动数据进行校验；
若校验正确，则将校验正确的驱动数据从数据缓存模块中取出放入指定寄存器中，并向ARM处理器发送提取成功的指令；
若校验错误，则向ARM处理器发送重新编译的指令；
S3、FPGA将指定寄存器中的驱动数据依次转换成PWM驱动信号并输送至驱动模块；
S4、驱动模块将PWM驱动信号转换成PWM波信号，并将PWM波信号输送至全桥驱动电路，全桥驱动电路根据PWM波信号产生电流模拟信号；
S5、磁悬浮织针阵列模块通过电流模拟信号产生的驱动力驱动织针阵列动作，磁悬浮织针阵列接收到全桥驱动电路产生的电流模拟信号后，各个电磁线圈导通得电工作，产生相应的驱动力驱动织针阵列依次动作完成编织动作；
S6、A/D转换模块将全桥驱动电路产生的电流模拟信号转换成电流数据，并将电流数据存入数据缓存模块中；ARM处理器将电流数据与参考值进行比较，若电流数据与参考值存在误差，则ARM处理器根据参考值对磁悬浮织针阵列模块进行电流补偿；若电流数据与参考值相同，则保持电流不变。
6.根据权利要求5所述的一种高速磁悬浮织针阵列控制系统的控制方法，其特征在于：
步骤S1中，所述驱动数据包括帧头、动作标识符、织针状态、电磁铁状态、编织动作、CRC校验和帧尾；
所述帧头占1个字节，用于判断是否进行数据接收；
所述动作标识符占2个字节，用于表示织针驱动数据与电机运动数据；
所述织针状态占2N个字节，用于表示N根织针的位置信息、针号信息、动作信息；
所述电磁铁状态占N个字节，用于表示机头上N个电磁铁通入电流的大小和方向；
所述编织动作占2个字节，用于表示第N号织针进行浮线动作或者集圈动作或者成圈动作；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成。
7.根据权利要求6所述的一种高速磁悬浮织针阵列控制系统的控制方法，其特征在于：所述编织动作中，采用OxN01表示第N号织针进行浮线动作，OxN02表示第N号织针进行集圈动作，OxN03表示第N号织针进行成圈动作。
8.根据权利要求5所述的一种高速磁悬浮织针阵列控制系统的控制方法，其特征在于：步骤S2具体包括以下步骤：
S21、FPGA通过串口接收数据帧的第一个字节数据，并将第一个字节数据与设定的驱动数据帧头进行比较；
若第一个字节数据为驱动数据帧头，则继续接收剩下的数据到数据缓存模块，待接收到驱动数据帧尾，则表示一次数据帧传输结束；
若第一个字节数据不为驱动数据帧头，则不进行数据的接收；
S22、FPGA对接收到的数据值进行解析，通过CRC校验判断数据发送帧的完整性和正确性；
若校验正确，则将数据从数据缓存模块取出放入指定寄存器中，并向ARM处理器发送响应数据帧；
若校验不正确，则向ARM处理器发送响应数据帧，并清空数据缓存模块中的数据；
S23、ARM处理器接收FPGA发送的响应数据帧；若响应标识符为正确，则进行新数据帧的传输；若响应标识符为错误，则重新发送上一次传输的数据帧。
9.根据权利要求8所述的一种高速磁悬浮织针阵列控制系统的控制方法，其特征在于：
步骤S22中，所述响应数据帧由帧头、响应标识符、CRC校验和帧尾组成；
所述帧头占1个字节，用于判断是否进行数据接收；
所述响应标识符占1个字节，用于表示数据接收状态；
所述CRC校验占4个字节，用于校验数据传输过程中是否发生丢失或者错误；
所述帧尾占1个字节，用于表示一次完整数据帧的传输完成。
10.根据权利要求9所述的一种高速磁悬浮织针阵列控制系统的控制方法，其特征在于：所述响应标识符中，采用0x00表示数据接收失败，0x01表示数据接收成功。
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