CN115220949A - 具有系统缓冲器的存储器系统和操作存储器系统的方法 - Google Patents

具有系统缓冲器的存储器系统和操作存储器系统的方法 Download PDF

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Abstract

本技术包括一种存储器系统及其操作方法。该存储器系统包括：系统缓冲器，包括分配有地址的缓冲器区域，并且被配置为将数据存储在缓冲器区域中；以及缓冲器管理器，被配置为通过将系统缓冲器中存储的数据的第一奇偶校验位与由基于系统缓冲器中存储的数据的计算获得的第二奇偶校验位进行比较，将发生缺陷的缓冲器区域的地址指定为缺陷地址，并且阻止对被指定为缺陷地址的缓冲器的访问。

Description

具有系统缓冲器的存储器系统和操作存储器系统的方法
相关申请的交叉引用
本专利文献要求于2021年4月16日提交的申请号为10-2021-0049978的韩国专利申请的优先权和权益，该韩国专利申请通过引用整体并入本文。
技术领域
本专利文献中公开的技术涉及一种存储器系统及其操作方法，并且更特别地，涉及一种具有可以存储系统缓冲器的地址的系统缓冲器的存储器系统以及操作存储器系统的方法。
背景技术
存储器系统可以包括存储器装置、控制器和系统缓冲器。存储器装置用于存储用户数据，并且控制器用于控制存储器装置的操作。
存储器系统可以包括作为存储器装置的易失性存储器装置、非易失性存储器装置或者易失性存储器装置和非易失性存储器装置的组合。易失性存储器装置通常比非易失性存储器更快，但是仅在装置通电时保留其数据而在电力丢失时丢失其数据。相反，非易失性存储器装置即使在没有电力供应的情况下也保留所存储的数据，并且因此在电力丢失时不丢失其数据。另外，非易失性存储器装置可以高度集成在半导体芯片上。
发明内容
所公开技术的实施例涉及一种存储器系统以及操作存储器系统的方法，该存储器系统包括可以保持系统缓冲器发生错误的地址信息的系统缓冲器。
在所公开技术的实施例中，一种存储器系统包括：系统缓冲器，包括分配有地址的缓冲器区域，并且被配置为将数据存储在缓冲器区域中；以及缓冲器管理器，被配置为通过将系统缓冲器中存储的数据的第一奇偶校验位与由基于系统缓冲器中存储的数据的计算获得的第二奇偶校验位进行比较，将发生缺陷的缓冲器区域的地址指定为缺陷地址，并且阻止对被指定为缺陷地址的缓冲器区域的访问。
在所公开技术的实施例中，一种存储器系统包括：系统缓冲器，包括被配置为存储待转发或待访问的数据的缓冲器区域，其中地址被分配到缓冲器区域；以及缓冲器管理器，被配置为使用被写入到系统缓冲器的数据的奇偶校验码或汉明码或者使用利用奇偶校验的汉明码来检测包括缺陷的地址，并且阻止对检测到的地址的访问。
在所公开技术的实施例中，一种操作存储器系统的方法包括：在数据被存储到系统缓冲器之前生成数据的第一奇偶校验位；将数据存储在系统缓冲器中；生成系统缓冲器中存储的数据的第二奇偶校验位；并且当被分配到系统缓冲器的地址之中的地址具有与第一奇偶校验位的值不同的第二奇偶校验位的值时，将该地址标记为缺陷地址。
本技术可以通过禁止使用系统缓冲器中发生缺陷的地址来提高系统缓冲器的可靠性。
附图说明
图1是示出基于所公开技术的实施例的存储器系统的示例的示图。
图2是示出基于所公开技术的实施例的系统缓冲器和缓冲器管理器的示例的示图。
图3是示出基于所公开技术的实施例的操作存储器系统的示例方法的流程图。
图4是示出基于所公开技术的实施例的生成数据的奇偶校验位的示例方法的示图。
图5A和图5B是示出基于所公开技术的实施例的如何检测缺陷地址的示例的示图。
图6是示出基于所公开技术的实施例的指示缺陷地址的示例方法的示图。
图7是示出基于所公开技术的实施例的在相应地址为缺陷地址的情况下将数据写入到系统缓冲器的示例方法的示图。
图8是示出基于所公开技术的另一实施例的生成用于对数据进行编码的奇偶校验位的示例方法的示图。
图9是示出基于所公开技术的另一实施例的如何检测缺陷地址的示例的示图。
图10是示出基于所公开技术的另一实施例的指示缺陷地址的示例方法的示图。
图11是示出基于所公开技术的另一实施例的将数据写入到包括缺陷地址的系统缓冲器的示例方法的示图。
图12是示出基于所公开技术的另一实施例的将数据写入到包括缺陷地址的系统缓冲器的示例方法的示图。
图13是示出基于所公开技术的实施例的存储器系统的示例的示图。
图14是示出基于所公开技术的实施例的控制器的示例的示图。
图15是示出基于所公开技术的实施例的电子系统的示例的示图。
具体实施方式
本专利文献中公开的特定实施例的具体结构特征或功能仅为示例，并且所公开技术的实施方案不限于那些具体示例。
系统缓冲器可以用于存储待转发到存储器系统或由存储器系统访问的系统数据。例如，系统数据可以包括地址映射表、用户数据或可以用于主机与存储器装置之间的操作的其它信息。地址映射表可以包括用于将由主机使用的逻辑地址映射到存储器装置中的物理地址的映射表。系统缓冲器可以包括易失性存储器、非易失性存储器或者易失性存储器和非易失性存储器的组合。
控制器可以将从主机或存储器装置接收到的数据临时存储在系统存储器中，并且可以将控制器内部生成的数据临时存储在系统缓冲器中。
图1是示出基于所公开技术的实施例的存储器系统的示例的示图。
参照图1，存储器系统2000可以包括系统缓冲器100和缓冲器管理器200。
系统缓冲器100可以被配置为存储存储器系统2000中使用的数据DATA并输出所存储的数据DATA。数据可以包括地址映射表、用户数据以及可以由主机和存储器装置使用的其它信息。地址映射表可以包括用于将由主机使用的逻辑地址映射到存储器装置中的物理地址的地址。系统缓冲器100可以被配置为包括易失性存储器或非易失性存储器或者包括易失性存储器和非易失性存储器二者的结构。例如，系统缓冲器100可以被配置为包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、NAND存储器或上面任意的组合。
缓冲器管理器200可以被配置为生成一个或多个奇偶校验位以对数据DATA进行编码并将编码后的数据写入到系统缓冲器100。缓冲器管理器200可以通过执行使用奇偶校验的运算来检测系统缓冲器100中可能发生的错误。例如，缓冲器管理器200可以生成奇偶校验位PT_B以对从主机或存储器装置输出的数据DATA进行编码，并且然后将编码后的数据(例如，数据DATA与奇偶校验位PT_B的组合)存储在系统缓冲器100中。缓冲器管理器200可以重新生成系统缓冲器100中存储的数据DATA的奇偶校验位以将先前生成的奇偶校验位PT_B与重新生成的奇偶校验位进行比较，并且生成作为比较结果的标志位FG_B。标志位FG_B被存储在系统缓冲器100中。在从系统缓冲器100接收到与标志位FG_B的预定位相对应的地址ADD时，缓冲器管理器200可以对与预定位相对应的地址ADD的数量进行计数。当与预定位相对应的地址的数量等于或大于参考数量时，缓冲器管理器200可以将这种地址输出为缺陷地址D_ADD。在一些实施方案中，缺陷地址D_ADD可以包括无法按照系统或用户的期望来存储数据的缓冲器区域的地址。例如，当特定缓冲器不断提供相同数据时，相应地址被标记为缺陷地址D_ADD。例如，在用户不断从特定缓冲器区域中读取出数据“1”或数据“0”的情况下，可以将缓冲器区域的地址标记为缺陷地址D_ADD。
在所公开技术的一些实施方案中，当访问系统缓冲器100时，可以在后续操作中阻止对被标记为缺陷地址D_ADD的地址的访问。
在所公开技术的一些实施方案中，缓冲器管理器200可以基于尽管利用不同的数据位进行后续写入操作但是从特定存储器区域中读出的数据位不改变的事实来检测存储器区域的缺陷地址，这种地址被标记为缺陷地址D_ADD以防止对相应存储器区域的后续写入操作。在阻止对缺陷地址D_ADD的访问之后，缓冲器管理器200可以利用另一缓冲器区域的地址来替换缺陷地址D_ADD以将相应数据存储在该缓冲器区域中，而不是存储在与缺陷地址D_ADD相对应的缓冲器区域中。
在一些实施方案中，系统缓冲器100和缓冲器管理器200可以如下所述进行配置。
图2是示出基于所公开技术的实施例的系统缓冲器和缓冲器管理器的示例的示图。
参照图2，系统缓冲器100可以被配置为存储存储器系统中使用的数据DATA、地址ADD、由每个地址ADD标识的数据DATA的奇偶校验位PT_B和标志位FG_B。例如，系统缓冲器100中存储的数据DATA可以包括用于将逻辑地址映射到物理地址的地址映射表。数据DATA还可以包括可以由主机或存储器装置使用的其它数据。系统缓冲器100中存储的地址ADD可以用于定位系统缓冲器100中存储的数据的位置。奇偶校验位PT_B可以用于对在每个地址ADD处存储的数据DATA进行编码，并且可以根据数据DATA中包括的0或1的数量而具有0值或1值。例如，当在相同地址ADD处存储的数据DATA包括奇数数量的1时，奇偶校验位PT_B可以为1，而当数据DATA包括偶数数量的1时或当数据DATA不包括1时，奇偶校验位PT_B可以为0。可选地，奇偶校验位PT_B可以基于数据DATA中包括的0的数量而生成。可以使用奇偶校验生成器210中存储的算法以各种方法执行与奇偶校验位PT_B相关联的计算。
缓冲器管理器200可以包括奇偶校验生成器210、缺陷检测器220、计数器230和缺陷地址存储装置(D_ADD存储装置)240。
奇偶校验生成器210可以被配置为通过从被写入到系统缓冲器100的数据DATA中提取奇偶校验位来生成奇偶校验位PT_B。例如，奇偶校验生成器210可以根据被写入到系统缓冲器100的数据DATA中包括的0或1的数量来生成具有“0”值或“1”值的奇偶校验位PT_B。在基于数据DATA中包括的1的数量而确定奇偶校验位PT_B是“0”还是“1”的示例实施方案中，奇偶校验生成器210可以在数据DATA包括奇数数量的1时生成“1”值作为奇偶校验位PT_B，并且当数据DATA包括偶数数量的1时或当数据DATA不包括1时生成“0”值作为奇偶校验位PT_B。
缺陷检测器220可以被配置为检测被写入到系统缓冲器100的数据DATA中包括的错误位。缺陷检测器220可以被配置为执行计算以从被写入到系统缓冲器100的数据DATA中提取奇偶校验位，并且基于系统缓冲器100中存储的奇偶校验位PT_B与通过重新计算获得或提取的奇偶校验位之间的比较来生成标志位FG_B或基于使用汉明码的计算来生成标志位FG_B。例如，当通过奇偶校验生成器210获得的奇偶校验位PT_B与通过缺陷检测器220获得的奇偶校验位相同时，缺陷检测器220可以输出“0”值作为标志位FG_B，而当奇偶校验位彼此不同时，缺陷检测器220可以输出“1”值作为标志位FG_B。从缺陷检测器220输出的标志位FG_B可以被存储在系统缓冲器100中。使用奇偶校验位的逻辑运算可以用于检测存在奇数数量的错误位的地址ADD。在一个示例中，基于汉明码的逻辑运算可以用于检测发生多个错误位的地址ADD。
计数器230可以被配置为对系统缓冲器100中的标志位FG_B为1的地址ADD的数量进行计数。例如，计数器230可以存储标志位FG_B为1的地址ADD，并且每当所存储的地址ADD的标志位FG_B变为1时将计数增加1。当与地址相关联的计数等于或大于参考数量时，计数器230可以将该地址作为检测到的地址ADD来输出。
缺陷地址存储装置240可以被配置为存储从计数器230输出的地址ADD并将所存储的地址ADD标记为缺陷地址D_ADD。在一些实施例中可以实施所公开技术以阻止对系统缓冲器100中被标记为缺陷地址D_ADD的地址ADD的访问。因此，当在后续操作中尝试将数据DATA写入到缺陷地址D_ADD时，阻止对被标记为缺陷地址D_ADD的地址ADD的访问，并且缺陷地址D_ADD可以利用与不包括缺陷的另一缓冲器区域相对应的另一地址来替换。
图3是示出基于所公开技术的实施例的操作存储器系统的示例方法的流程图。
参照图2和图3，在存储器系统接收到数据DATA(S31)时，可以生成接收到的数据DATA的奇偶校验位PT_B(S32)。例如，奇偶校验生成器210可以通过对被写入到存储器系统的数据DATA进行奇偶校验来生成奇偶校验位PT_B。数据DATA和由奇偶校验生成器210生成的奇偶校验位PT_B可以被存储在系统缓冲器100中(S33)。
缺陷检测器220可以检测系统缓冲器100中的有缺陷的数据DATA并检测被分配到相应数据DATA的地址(S34)。例如，缺陷检测器220可以通过使用系统缓冲器100中存储的数据DATA的奇偶校验位或汉明码来检测包括错误位的地址ADD。仅使用一个奇偶校验位的逻辑运算允许更快地完成错误位检测。然而，使用汉明码的逻辑运算允许更准确地完成错误位检测。缺陷检测器220可以存储指示在发生错误位的地址ADD中存在缺陷的标志位，并且存储指示在未发生错误位的地址ADD中不存在缺陷的标志位。例如，可以将指示存在缺陷的标志位设置为1，并且可以将指示不存在缺陷的标志位设置为0。
随后，获得缺陷地址的计数或数量CN(S35)。例如，计数器230可以根据系统缓冲器100中存储的标志位来存储包括错误位的地址，并且对所存储的地址的数量(CN)进行计数。
计数器230可以将所存储的地址的计数CN与参考数量Nref进行比较(S36)。例如，计数器230可以确定计数CN是否等于或大于参考数量Nref。参考数量Nref可以被设置为大于或等于1的自然数。例如，参考数量Nref可以被设置为1，从而只要地址被检测为包括错误位就避免使用该地址。作为另一示例，参考数量Nref可以被设置为大于1的数，从而允许使用已被检测为包括错误位的地址，直到计数达到参考数量Nref。即，参考数量Nref可以基于系统缓冲器100的最大错误校正能力来设置。
在S36，当计数CN小于参考数量Nref(否)时，可以在不设置缺陷地址的情况下终止缺陷地址检测操作。
在S36，当检测到计数CN等于或大于参考数量Nref(是)时，缺陷地址存储装置240可以将相应地址ADD标记为缺陷地址D_ADD，并且阻止对标记为缺陷地址D_ADD的地址ADD的访问(S37)。因为缺陷地址D_ADD是系统缓冲器100中发生错误位的地址ADD，所以系统缓冲器100可以在后续操作中阻止对标记为缺陷地址D_ADD的缓冲器区域的访问，从而提高系统缓冲器100的可靠性。
下面更具体地描述参照图3描述的缺陷地址检测操作。
图4是示出基于所公开技术的实施例的生成数据的奇偶校验位的示例方法的示图。图4可以与图3的S31至S33相对应。
参照图4，在存储器系统接收到数据DATA时，奇偶校验生成器210可以在数据DATA被写入到系统缓冲器100之前生成数据DATA的第一奇偶校验位1PT_B。例如，奇偶校验生成器210可以针对系统缓冲器100的每个地址而生成被写入到缓冲器区域的数据DATA的第一奇偶校验位1PT_B，并且将所生成的第一奇偶校验位1PT_B存储在与每个地址ADD相对应的缓冲器区域中。
例如，当数据DATA 10000100被写入到与系统缓冲器100的第一地址A1相对应的缓冲器区域时，奇偶校验生成器210可以通过对接收到的数据DATA中包括的“1”的位的数量进行计数来生成与第一地址A1相对应的第一奇偶校验位1PT_B。因为数据DATA 10000100中包括的“1”的位的数量为2，所以与第一地址A1相对应的第一奇偶校验位1PT_B为0。因此，数据DATA 10000100和第一奇偶校验位1PT_B 0可以被存储在与第一地址A1相对应的缓冲器区域中。
例如，当数据DATA 01111111被写入到与系统缓冲器100的第二地址A2相对应的缓冲器区域时，奇偶校验生成器210可以通过对接收到的数据DATA中包括的“1”的位的数量进行计数来生成与第二地址A2相对应的第一奇偶校验位1PT_B。因为数据DATA 01111111中包括的“1”的位的数量为7，所以与第二地址A2相对应的第一奇偶校验位1PT_B为1。因此，数据DATA 01111111和第一奇偶校验位1PT_B 1可以被存储在与第二地址A2相对应的缓冲器区域中。然而，当与第二地址A2相对应的缓冲器区域存在缺陷时，与第二地址A2相对应的缓冲器区域中存储的数据包括错误位ER。例如，当被分配到第二地址A2的多个缓冲器之中的第四缓冲器发生缺陷时，原始数据“01111111”的第四位从“1”改变为“0”。在这种情况下，系统缓冲器100中存储的与第二地址A2相对应的数据DATA被转发到缓冲器区域，并且损坏的数据“01101111”被存储在缓冲器区域中，并且由奇偶校验生成器210生成的第一奇偶校验位1PT_B的值“1”也被原样存储。
当与第三地址A3相对应的缓冲器区域中不存在缺陷时，可以将被写入到系统缓冲器100的数据DATA 00000000原样存储在与第三地址A3相对应的缓冲器区域中。因为数据DATA 00000000中不存在1位的数据，所以第一奇偶校验位1PT_B为0。
如下面将参照图5A和图5B所讨论的，可以在一些实施例中实施所公开技术以确定第二地址A2中存在错误位ER。
图5A和图5B是示出基于所公开技术的实施例的如何检测缺陷地址的示例的示图。图5A和图5B可以与图3的S34相对应。
参照图5A，缺陷检测器220可以生成系统缓冲器100中存储的数据DATA的第二奇偶校验位2PT_B。例如，缺陷检测器220可以执行计算以针对每个地址获得系统缓冲器100中存储的数据DATA的第二奇偶校验位2PT_B，并将通过计算获得的第二奇偶校验位2PT_B与系统缓冲器100中存储的第一奇偶校验位1PT_B进行比较。缺陷检测器220可以存储“0”作为标志位FG_B以指示关于第一奇偶校验位1PT_B和第二奇偶校验位2PT_B相同的地址不存在缺陷，并且可以存储“1”作为标志位FG_B以指示关于第一奇偶校验位1PT_B和第二奇偶校验位2PT_B彼此不同的地址存在缺陷。在图5A所示的示例中，因为第二地址A2的第一奇偶校验位1PT_B从“1”改变为第二奇偶校验位2PT_B的“0”，所以第二地址A2的标志位FG_B变为表示存在缺陷的“1”。
参照图5B，基于所公开技术的一些实施例的缺陷检测器220可以使用汉明码来更准确地检测系统缓冲器100的缺陷。例如，当与第二地址A2相对应的缓冲器区域中包括有两位或更多位的错误位ER(例如，错误位ER的数量为偶数)时，如参照图5A所描述的单个奇偶校验位不能够检测错误位ER，因此可以使用汉明码来检测错误位ER。例如，缺陷检测器220可以使用汉明码来对通过参照图5A描述的缺陷地址检测操作生成指示不存在缺陷的标志位的地址附加地执行缺陷地址检测操作。可选地，缺陷检测器220可以被配置为仅使用汉明码来检测错误位ER。
图6是示出基于所公开技术的实施例的指示缺陷地址的示例方法的示图。图6可以与图3的S35至S37相对应。
参照图6，计数器230可以基于系统缓冲器100的标志位FG_B来存储地址ADD和计数CN。例如，计数器230可以存储系统缓冲器100中存储的标志位FG_B指示存在缺陷的地址ADD，并且每次缺陷地址检测操作中所存储的地址ADD被检测到时累计并增加计数CN。例如，假设计数器230中存储的参考数量Nref为5，则在缺陷地址检测操作中，当第三地址A3的数量为1并且第二地址A2的数量为5时，计数器230可以输出第二地址A2。
缺陷地址存储装置240可以存储从计数器230输出的地址ADD并输出与所存储的地址相对应的缺陷地址D_ADD。例如，当从计数器230输出第二地址A2时，缺陷地址存储装置240可以存储第二地址A2作为缺陷地址D_ADD，并且将与第二地址A2相对应的缺陷地址D_ADD输出到系统缓冲器100。当与第二地址A2相对应的缺陷地址D_ADD被写入到系统缓冲器100时，与系统缓冲器100的第二地址A2相对应的缓冲器区域的数据输入/输出被禁止。
图7是示出基于所公开技术的实施例的在相应地址为缺陷地址的情况下将数据写入到系统缓冲器的示例方法的示图。
参照图6和图7，当系统缓冲器100的第二地址A2被标记为缺陷地址D_ADD时，在后续操作中被写入到系统缓冲器100的数据DATA可以顺序地被写入到除第二地址A2之外的其余地址。例如，与第一地址A1相对应的第一数据1DATA可以被存储在分配有第一地址A1的缓冲器区域中，并且在第一数据1DATA之后的第二数据2DATA可以被存储在分配有第三地址A3(而不是第二地址A2)的缓冲器区域中。即，在系统缓冲器100中的第二地址A2被标记为缺陷地址D_ADD之后，可以省略第二地址A2而选择其余地址进行数据输入/输出操作。换句话说，可以利用第三地址A3来替换被标记为缺陷地址D_ADD的第二地址A2。
如下所述，可以阻止对被标记为缺陷地址D_ADD的地址ADD的访问。在一个示例中，可以从地址分配中解除对系统缓冲器100中被标记为缺陷地址D_ADD的缓冲器区域的地址分配，或者可以顺序地重置除与缺陷地址D_ADD相对应的缓冲器区域之外的其余缓冲器区域的地址ADD。在另一示例中，当第二地址A2被标记为缺陷地址D_ADD时，与第三地址A3相对应的缓冲器区域可以被指定为第二地址A2。在一些实施方案中，可以通过各种方法来阻止对缺陷地址D_ADD的访问。
图8是示出基于所公开技术的另一实施例的生成用于对数据进行编码的奇偶校验位的示例方法的示图。
参照图8，系统缓冲器100可以进一步包括附加地存储第二奇偶校验位2PT_B的缓冲器区域81。当数据DATA被写入到存储器系统时，奇偶校验生成器210可以在数据DATA被写入到系统缓冲器100之前生成数据DATA的第一奇偶校验位1PT_B。例如，奇偶校验生成器210可以针对系统缓冲器100的每个地址而生成被写入到缓冲器区域的数据DATA的第一奇偶校验位1PT_B，并且将所生成的第一奇偶校验位1PT_B存储在与每个地址ADD相对应的缓冲器区域中。
例如，当数据DATA 11100100被写入到与系统缓冲器100的第一地址A1相对应的缓冲器区域时，奇偶校验生成器210可以通过对接收到的数据DATA中包括的“1”的位的数量进行计数来生成与第一地址A1相对应的第一奇偶校验位1PT_B。因为数据DATA 11100100中包括的“1”的位的数量为4，所以与第一地址A1相对应的第一奇偶校验位1PT_B为0。因此，数据DATA 11100100和第一奇偶校验位1PT_B 0可以被存储在与第一地址A1相对应的缓冲器区域中。
例如，当数据DATA 01111111被写入到与系统缓冲器100的第二地址A2相对应的缓冲器区域时，奇偶校验生成器210可以通过对接收到的数据DATA中包括的“1”的位的数量进行计数来生成与第二地址A2相对应的第一奇偶校验位1PT_B。因为数据DATA 01111111中包括的“1”的位的数量为7，所以与第二地址A2相对应的第一奇偶校验位1PT_B为1。因此，数据DATA 01111111和第一奇偶校验位1PT_B 1可以被存储在与第二地址A2相对应的缓冲器区域中。
例如，当数据DATA 00011100被写入到与系统缓冲器100的第三地址A3相对应的缓冲器区域时，奇偶校验生成器210可以通过对接收到的数据DATA中包括的“1”的位的数量进行计数来生成与第三地址A3相对应的第一奇偶校验位1PT_B。因为数据DATA 00011100中包括的“1”的位的数量为3，所以与第三地址A3相对应的第一奇偶校验位1PT_B为1。因此，数据DATA 00011100和第一奇偶校验位1PT_B 1可以被存储在与第三地址A3相对应的缓冲器区域中。然而，当与第三地址A3相对应的缓冲器区域存在缺陷时，与第三地址A3相对应的缓冲器区域中存储的数据包括错误位ER。例如，当被分配到第三地址A3的多个缓冲器之中的第六缓冲器中发生缺陷时，原始数据“00011100”的第六位从“1”改变为“0”。在这种情况下，系统缓冲器100中存储的与第三地址A3相对应的数据DATA被转发到缓冲器区域，并且损坏的数据“00011000”被存储在缓冲器区域中，并且由奇偶校验生成器210生成的第一奇偶校验位1PT_B的值“1”也被原样存储。
如下面将参照图9所讨论的，可以在一些实施例中实施所公开技术以确定第三地址A3中存在错误位ER。
图9是示出基于所公开技术的另一实施例的如何检测缺陷地址的示例的示图。
参照图9，缺陷检测器220可以生成系统缓冲器100中存储的数据DATA的第二奇偶校验位2PT_B，并将所生成的第二奇偶校验位2PT_B存储在系统缓冲器100中。例如，缺陷检测器220可以针对每个地址来生成系统缓冲器100中存储的数据DATA的第二奇偶校验位2PT_B，将第二奇偶校验位2PT_B存储在系统缓冲器100中，并且对系统缓冲器100中存储的第一奇偶校验位1PT_B与第二奇偶校验位2PT_B进行比较。缺陷检测器220可以存储与指示在第一奇偶校验位1PT_B和第二奇偶校验位2PT_B相同的地址中不存在缺陷的标志位“0”相对应的标志位FG_B并且可以存储与指示第一奇偶校验位1PT_B和第二奇偶校验位2PT_B彼此不同的地址中存在缺陷的标志位“1”相对应的标志位FG_B。在参照图9描述的示例中，因为第三地址A3的第一奇偶校验位1PT_B 1改变为第二奇偶校验位2PT_B中的0，所以第三地址A3的标志位FG_B变为指示存在缺陷的标志位“1”。
图10是示出基于所公开技术的另一实施例的指示缺陷地址的示例方法的示图。
参照图10，计数器230可以基于系统缓冲器100的标志位FG_B来存储地址ADD和计数CN。例如，计数器230可以存储系统缓冲器100中存储的标志位FG_B是指示存在缺陷的标志位的地址ADD，并且可以每次在缺陷地址检测操作中所存储的地址ADD被检测到时增加计数CN。例如，假设计数器230中存储的参考数量Nref为1，则在缺陷地址检测操作中，当第三地址A3的数量为1时，计数器230可以输出第三地址A3。即，当参考数量Nref被设置为1时，包括一个或多个错误位的地址被标记为缺陷地址D_ADD。
缺陷地址存储装置240可以存储从计数器230输出的地址ADD并输出与所存储的地址相对应的缺陷地址D_ADD。例如，当从计数器230输出第三地址A3时，缺陷地址存储装置240可以存储第三地址A3作为缺陷地址D_ADD，并且将与第三地址A3相对应的缺陷地址D_ADD输出到系统缓冲器100。当与第三地址A3相对应的缺陷地址D_ADD被写入到系统缓冲器100时，与系统缓冲器100的第三地址A3相对应的缓冲器区域的数据输入/输出被禁止。
图11是示出基于所公开技术的另一实施例的将数据写入到包括缺陷地址的系统缓冲器的示例方法的示图。
参照图10和图11，当系统缓冲器100的第三地址A3被标记为缺陷地址D_ADD时，在后续操作中被写入到系统缓冲器100的数据DATA可以顺序地被写入到除第三地址A3之外的其余地址。例如，与第一地址A1相对应的第一数据1DATA可以被存储在分配有第一地址A1的缓冲器区域中，在第一数据1DATA之后的第二数据2DATA可以被存储在分配有第二地址A2的缓冲器区域中，并且紧接着第二数据2DATA输入的第三数据3DATA可以被存储在分配有第四地址A4而不是第三地址A3的缓冲器区域中。即，在系统缓冲器100中的第三地址A3被标记为缺陷地址D_ADD之后，可以略过第三地址A3而选择其余地址进行数据输入/输出操作。换句话说，可以利用第四地址A4来替换被标记为缺陷地址D_ADD的第三地址A3。
图12是示出基于所公开技术的另一实施例的将数据写入到包括缺陷地址的系统缓冲器的示例方法的示图。
参照图12，分配到系统缓冲器100的地址ADD之中的多个地址ADD可以被标记为缺陷地址D_ADD。即使多个地址ADD被标记为缺陷地址D_ADD，也可以仅阻止被标记为缺陷地址D_ADD的缓冲器区域中的数据的输入/输出。
例如，当在第三地址A3和第四地址A4被标记为缺陷地址D_ADD之后输入数据时，第一数据1DATA和第二数据2DATA可以被存储在分配有第一地址A1和第二地址A2的缓冲器区域中，并且第三数据3DATA至第五数据5DATA可以被存储在分配有第五地址A5至第七地址A7的缓冲器区域中。换句话说，可以利用第五地址A5来替换被标记为缺陷地址D_ADD的第三地址A3，第五地址A5是不包括缺陷的地址，并且可以利用第六地址A6来替换被标记为缺陷地址D_ADD的第四地址A4，第六地址A6是不包括缺陷的地址。
图13是示出基于本公开的技术的实施例的存储器系统的示图。
参照图13，存储器系统2000包括系统缓冲器100、控制器300和存储器装置400。
系统缓冲器100可以被配置为用于存储存储器系统2000中使用的系统数据的存储器，并且可以与参照图2描述的系统缓冲器100相同地配置。在图13中，系统缓冲器100被设置在控制器300外部。然而，根据存储器系统2000，系统缓冲器100可以被设置在控制器300内部。
控制器300可以被配置为与主机3000和存储器装置400通信，并且可以被配置为控制存储器系统2000的整体操作。控制器300可以包括用于管理在系统缓冲器100中检测到的缺陷地址的缓冲器管理器200。缓冲器管理器200可以与参照图2描述的缓冲器管理器200相同地配置。
存储器装置400可以被配置为存储用户数据，并且可以利用易失性存储器或非易失性存储器来配置。
图14是示出基于所公开技术的实施例的控制器的示例的示图。
参照图13和图14，控制器300可以包括主机接口310、中央处理单元320、错误校正电路330、存储器接口340、缓冲器接口350和缓冲器管理器200。主机接口310、中央处理单元320、错误校正电路330、存储器接口340、缓冲器接口350和缓冲器管理器200可以通过总线彼此通信。
主机接口310可以被配置为当接收到从主机3000输出的请求时，将所接收的请求传输到中央处理单元320并在主机3000与控制器300之间传输数据DATA。
中央处理单元320可以包括能够控制控制器300的整体操作的软件和硬件。另外，即使不存在来自主机3000的请求，中央处理单元320也可以执行后台操作以提高或管理存储器系统2000的性能。中央处理单元320可以在根据主机3000的请求的编程或读取操作或后台操作期间通过系统缓冲器100来输入/输出数据。当从系统缓冲器100输入/输出数据时，缓冲器管理器200可以被激活以确定系统缓冲器100是否有缺陷并阻止对发生缺陷的地址的访问。
错误校正电路330可以被配置为在编程操作或读取操作期间检测通过总线传输的数据的错误并恢复检测到的错误。例如，错误校正电路330可以在编程操作期间对从主机3000接收的数据进行编码并且在读取操作期间对从存储器装置400接收的数据进行解码。
存储器接口340可以被配置为在控制器1200与存储器装置400之间传输命令、地址或数据。当将编程操作作为示例进行描述时，存储器接口340可以将编程命令、地址和数据传输到存储器装置400。
缓冲器接口350可以被配置为在系统缓冲器100与控制器300之间传输数据。例如，从主机3000或存储器装置400输出的数据可以通过总线和缓冲器接口350临时存储在系统缓冲器100中，并且从系统缓冲器输出的数据可以通过缓冲器接口350输出到总线。
缓冲器管理器200可以被配置为检测系统缓冲器100的缺陷地址并阻止对缺陷地址的访问。缓冲器管理器200可以与图2所示的缓冲器管理器200相同地配置。
图15是示出基于所公开技术的实施例的电子系统的示例的示图。
参照图15，电子系统500可以包括控制器510、电源520、扩展卡530、网络装置540、摄像装置550、显示装置560、存储器装置570、系统缓冲器580和输入/输出端口590。
控制器510可以控制元件520至590中的每一个的操作。电源520可以向元件510和530至580中的至少一个供应电压。
扩展卡530可以利用安全数字(SD)卡或多媒体卡(MMC)来实施。根据实施例，扩展卡530可以是订阅方身份模块(SIM)卡或通用订阅方身份模块(USIM)卡。网络装置540可以被配置为将电子系统500连接到有线网络或无线网络。摄像装置550可以被配置为将光学图像转换为电子图像。从摄像装置550输出的电子图像可以被存储在存储器装置570、系统缓冲器580或扩展卡530中。另外，可以通过显示装置560来显示从摄像装置550输出的电子图像。
显示装置560可以被配置为显示从扩展卡530、网络装置540、存储器装置570、系统缓冲器580或输入/输出端口590输出的数据。存储器装置570可以利用硬盘驱动器或固态驱动器(SSD)来实施。输入/输出端口590可以被配置为将数据传输到电子系统500或将从电子系统输出的数据传输到外部装置。例如，输入/输出端口590可以是用于连接诸如计算机鼠标的定点装置的端口、用于连接打印机的端口或用于连接USB驱动器的端口。
与参照图14描述的控制器300类似，控制器510可以包括缓冲器管理器200，并且可以通过缓冲器管理器200来管理系统缓冲器580或扩展卡530的缺陷地址。
仅描述了一些实施方案和示例。可以基于在本专利文献中描述和说明的内容进行所描述内容和其它实施方案的增强和变化。

Claims (20)

1.一种存储器系统，包括：
系统缓冲器，包括分配有地址的缓冲器区域，并且将数据存储在所述缓冲器区域中；以及
缓冲器管理器：
通过将所述系统缓冲器中存储的数据的第一奇偶校验位与由基于所述系统缓冲器中存储的所述数据的计算获得的第二奇偶校验位进行比较，将发生缺陷的缓冲器区域的地址指定为缺陷地址；并且
阻止对被指定为缺陷地址的缓冲器区域的访问。
2.根据权利要求1所述的存储器系统，其中所述系统缓冲器包括静态随机存取存储器即SRAM、动态随机存取存储器即DRAM、NAND存储器中的至少一种，或者所述SRAM、所述DRAM和所述NAND存储器中的两种或更多种的组合。
3.根据权利要求1所述的存储器系统，其中所述缓冲器管理器包括：
奇偶校验生成器，生成待写入到所述系统缓冲器的数据的所述第一奇偶校验位，并将所述第一奇偶校验位存储在所述系统缓冲器中；
缺陷检测器，基于所述系统缓冲器中存储的数据生成所述数据的第二奇偶校验位，根据所述第一奇偶校验位和所述第二奇偶校验位的比较来生成标志位，并且将所述标志位存储在所述系统缓冲器中；
计数器，存储与对应于指示存在缺陷的第一标志位的地址相关联的计数，并输出具有等于或大于参考数量的计数的地址；以及
缺陷地址存储装置，存储从所述计数器输出的地址作为缺陷地址，并且阻止对被标记为缺陷地址的缓冲器区域的访问。
4.根据权利要求3所述的存储器系统，其中所述奇偶校验生成器对待写入到所述系统缓冲器的数据的选定位的数量进行计数，并基于计数值来生成所述第一奇偶校验位。
5.根据权利要求4所述的存储器系统，其中所述奇偶校验生成器在所述计数值为奇数数量的情况下生成第一值作为所述第一奇偶校验位，并且在计数值为偶数数量的情况下生成第二值作为所述第一奇偶校验位。
6.根据权利要求3的存储器系统，其中所述缺陷检测器对被写入到所述系统缓冲器的数据的选定位的数量进行计数，基于计数值来生成所述第二奇偶校验位，并确定所述第二奇偶校验位是否与所述第一奇偶校验位匹配。
7.根据权利要求6的存储器系统，其中所述缺陷检测器在所述第二奇偶校验位与所述第一奇偶校验位匹配的情况下生成指示不存在缺陷的第二标志位作为标志位，并且在所述第二奇偶校验位与所述第一奇偶校验位不匹配的情况下生成指示存在缺陷的第一标志位作为标志位。
8.根据权利要求3所述的存储器系统，其中所述缺陷检测器使用汉明码来检测所述系统缓冲器中存储的数据的错误位，并且存储与所述第一标志位相对应的标志位，所述第一标志位指示在与检测到错误位的地址相对应的缓冲器区域中存在缺陷。
9.根据权利要求3所述的存储器系统，其中所述计数器存储被设置为大于或等于1的自然数的参考数量，存储与指示存在缺陷的标志位相对应的地址，并且对与指示存在缺陷的所述第一标志位相对应的地址的检测数量进行计数。
10.根据权利要求3所述的存储器系统，其中所述缺陷地址存储装置在所述计数器生成多个地址的情况下存储多个地址作为多个缺陷地址，并阻止对与所述系统缓冲器中的所述多个缺陷地址相对应的缓冲器区域的访问。
11.根据权利要求3所述的存储器系统，其中所述系统缓冲器进一步包括：缓冲器区域，存储由所述缺陷检测器生成的所述第二奇偶校验位。
12.根据权利要求1所述的存储器系统，其中所述缓冲器管理器利用不包括缺陷的缓冲器区域的地址来替换所述缺陷地址。
13.一种存储器系统，包括：
系统缓冲器，包括存储待转发或待访问的数据的缓冲器区域，其中地址被分配到所述缓冲器区域；以及
缓冲器管理器：
使用被写入到所述系统缓冲器的数据的奇偶校验码或汉明码或者使用利用奇偶校验的汉明码来检测包括缺陷的地址；并且
阻止对检测到的地址的访问。
14.根据权利要求13所述的存储器系统，其中所述缓冲器管理器在使用所述奇偶校验的操作指示不存在包括缺陷的地址的情况下省略使用所述汉明码的缺陷地址检测操作，并且在使用所述奇偶校验的操作指示存在包括缺陷的至少一个地址的情况下，对所述至少一个地址执行使用所述汉明码的缺陷地址检测操作。
15.一种操作存储器系统的方法，所述方法包括：
在数据被存储到系统缓冲器之前生成所述数据的第一奇偶校验位；
将所述数据存储在所述系统缓冲器中；
生成所述系统缓冲器中存储的所述数据的第二奇偶校验位；并且
当被分配到所述系统缓冲器的地址之中的地址具有与所述第一奇偶校验位的值不同的所述第二奇偶校验位的值时，将所述地址标记为缺陷地址。
16.根据权利要求15所述的方法，其中在所述数据被存储在所述系统缓冲器中之前所述数据中包括的选定位的数量是奇数数量的情况下将所述第一奇偶校验位生成为第一值，并且在所述数据被存储在所述系统缓冲器中之前所述数据中包括的选定位的数量是偶数数量的情况下将所述第一奇偶校验位生成为第二值。
17.根据权利要求16所述的方法，其中在所述系统缓冲器中存储的所述数据中包括的选定位的数量是奇数数量的情况下将所述第二奇偶校验位生成为所述第一值，并且在所述系统缓冲器中存储的所述数据中包括的选定位的数量是0或偶数数量的情况下将所述第二奇偶校验位生成为所述第二值。
18.根据权利要求15所述的方法，其中将所述地址标记为缺陷地址包括：
设置参考数量；
确定所述第一奇偶校验位的值与所述第二奇偶校验位的值彼此不同的实例的数量是否等于或大于所述参考数量；并且
当所述第一奇偶校验位的值与所述第二奇偶校验位的值彼此不同的实例的数量等于或大于所述参考数量时，将相应地址标记为缺陷地址。
19.根据权利要求18所述的方法，其中所述参考数量被设置为大于或等于1的自然数。
20.根据权利要求15所述的方法，进一步包括，在标记所述缺陷地址之后：
阻止对所述缺陷地址的访问；并且
利用不包括缺陷的缓冲器区域的地址来替换所述缺陷地址。
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KR100546348B1 (ko) * 2003-07-23 2006-01-26 삼성전자주식회사 플래시 메모리 시스템 및 그 데이터 저장 방법
US7865805B1 (en) * 2007-02-26 2011-01-04 Lockheed Martin Corporation Multiple bit upset insensitive error detection and correction circuit for field programmable gate array based on static random access memory blocks
JP2010152542A (ja) * 2008-12-24 2010-07-08 Toshiba Corp メモリシステム
US10268541B2 (en) * 2016-08-15 2019-04-23 Samsung Electronics Co., Ltd. DRAM assist error correction mechanism for DDR SDRAM interface
KR20210081534A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템

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