CN115207121A - 半导体装置 - Google Patents

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Abstract

提供了半导体装置。所述半导体装置包括：基体基底；第一电极板，位于基体基底上；第一电力轨，位于第一电极板上，第一电力轨在第一水平方向上延伸并且在垂直方向上与第一电极板重叠；第二电力轨，位于第一电极板上，第二电力轨在第一水平方向上延伸并且在垂直方向上与第一电极板重叠，并且第二电力轨在与第一水平方向不同的第二水平方向上与第一电力轨间隔开；第一电力轨接触件，将第一电极板和第一电力轨电连接；绝缘层，位于基体基底上，以围绕第一电极板、第一电力轨和第二电力轨；以及栅电极，在绝缘层上在第二水平方向上延伸。

Description

半导体装置
本申请要求于2021年4月5日在韩国知识产权局提交的第10-2021-0044038号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开涉及半导体装置。
背景技术
作为用于增大半导体装置的密度的缩放(scaling)技术中的一种，已经提出了多栅极晶体管，在多栅极晶体管中，鳍形状或纳米线形状的硅主体形成在基底上，并且栅极形成在硅主体的表面上。因为这样的多栅极晶体管利用三维的沟道，所以容易执行缩放。此外，即使不增大多栅极晶体管的栅极长度，也可以改善电流控制能力。此外，可以有效地抑制沟道区域的电位(或“电势”)受漏极电压影响的短沟道效应(SCE)。
发明内容
根据本公开的示例性实施例，提供了一种半导体装置，所述半导体装置包括：基体基底；第一电极板，设置在基体基底上；第一电力轨，在第一电极板上在第一水平方向上延伸，并且在垂直方向上与第一电极板重叠；第二电力轨，在第一电极板上在第一水平方向上延伸，在与第一水平方向不同的第二水平方向上与第一电力轨间隔开，并且在垂直方向上与第一电极板重叠；第一电力轨接触件，将第一电极板和第一电力轨电连接；绝缘层，设置在基体基底上，并且围绕第一电极板、第一电力轨和第二电力轨；以及栅电极，在绝缘层上在第二水平方向上延伸。
根据本公开的示例性实施例，提供了一种半导体装置，所述半导体装置包括：基体基底；第一电极板，设置在基体基底上；第二电极板，设置在第一电极板上；第一电力轨，在第二电极板上在第一水平方向上延伸；第二电力轨，在第二电极板上在第一水平方向上延伸，并且在与第一水平方向不同的第二水平方向上与第一电力轨间隔开；有源图案，在第一电力轨上在第一水平方向上延伸；栅电极，在有源图案上在第二水平方向上延伸，并且与第一电力轨和第二电力轨中的每个交叉；源极/漏极区域，设置在栅电极的两个侧壁上；源极/漏极接触件，在栅电极的第一侧壁上在垂直方向上穿透源极/漏极区域，并且将源极/漏极区域电连接到第一电力轨；以及电力轨接触件，在垂直方向上穿透第二电极板，并且将第一电极板和第一电力轨电连接。
根据本公开的示例性实施例，提供了一种半导体装置，所述半导体装置包括：基体基底；第一电极板，设置在基体基底上，并且具有平板形状；第二电极板，设置在第一电极板上，并且具有平板形状；第一电力轨，在第二电极板上在第一水平方向上延伸，并且在垂直方向上与第一电极板和第二电极板中的每个重叠；第二电力轨，在第二电极板上在第一水平方向上延伸，在与第一水平方向不同的第二水平方向上与第一电力轨间隔开，并且在垂直方向上与第一电极板和第二电极板中的每个重叠；第一电力轨接触件，在垂直方向上穿透第二电极板，并且将第一电极板和第一电力轨电连接；第二电力轨接触件，在第二电极板的上表面上在垂直方向上延伸，并且将第二电极板电连接到第二电力轨；绝缘层，设置在基体基底上，并且围绕第一电极板、第二电极板、第一电力轨和第二电力轨；栅电极，在绝缘层上在第二水平方向上延伸；源极/漏极区域，设置在栅电极的两个侧壁上；第一源极/漏极接触件，在栅电极的第一侧壁上在垂直方向上穿透源极/漏极区域，并且将源极/漏极区域电连接到第一电力轨；以及第二源极/漏极接触件，在栅电极的第二侧壁上在垂直方向上从源极/漏极区域的上表面延伸，栅电极的第二侧壁与栅电极的第一侧壁背对。
附图说明
通过参照附图详细地描述示例性实施例，特征对本领域技术人员而言将变得清楚，在附图中：
图1是根据本公开的一些实施例的半导体装置的布局图；
图2是根据本公开的一些实施例的半导体装置的第一电极板的布局图；
图3是根据本公开的一些实施例的半导体装置的第二电极板的布局图；
图4是沿着图1至图3的线A-A'截取的剖视图；
图5是沿着图1至图3的线B-B'截取的剖视图；
图6是图5的区域R的放大图；
图7是沿着图1至图3的线C-C'截取的剖视图；
图8是沿着图1至图3的线D-D'截取的剖视图；
图9是沿着图1至图3的线E-E'截取的剖视图；
图10至图22是根据本公开的一些实施例的用于制造半导体装置的方法中的阶段的剖视图；
图23是根据本公开的一些其他实施例的半导体装置的放大图；
图24是根据本公开的一些其他实施例的半导体装置的放大图；
图25是根据本公开的一些其他实施例的半导体装置的放大图；
图26是根据本公开的一些其他实施例的半导体装置的放大图；
图27和图28是根据本公开的一些其他实施例的半导体装置的剖视图；
图29是根据本公开的一些其他实施例的半导体装置的布局图；以及
图30至图32是根据本公开的一些其他实施例的半导体装置的剖视图。
具体实施方式
图1是根据本公开的一些实施例的半导体装置的布局图。图2是根据本公开的一些实施例的半导体装置的第一电极板的布局图。图3是根据本公开的一些实施例的半导体装置的第二电极板的布局图。图4是沿着图1至图3的线A-A'截取的剖视图。图5是沿着图1至图3的线B-B'截取的剖视图。图6是图5的区域R的放大图。图7是沿着图1至图3的线C-C'截取的剖视图。图8是沿着图1至图3的线D-D'截取的剖视图。图9是沿着图1至图3的线E-E'截取的剖视图。
参照图1至图9，根据本公开的一些实施例的半导体装置可以包括基体基底(basesubstrate)100、绝缘层105、第一电极板110、第二电极板120、第一电力轨PR1至第三电力轨PR3、第一有源区域AR1至第三有源区域AR3、第一有源图案F1至第六有源图案F6、第一栅电极G1至第三栅电极G3、栅极间隔件111、栅极绝缘层112、盖图案113、第一电力轨接触件130、第二电力轨接触件140、源极/漏极区域150、硅化物层155、第一源极/漏极接触件CA1、第二源极/漏极接触件CA2、栅极接触件CB、第一层间绝缘层161至第四层间绝缘层164、蚀刻停止层170、第一过孔V1、第二过孔V2、第一布线层181、第二布线层182、第一电极板接触件191和第二电极板接触件192。
基体基底100可以是例如硅基底。绝缘层105可以设置在基体基底100上。绝缘层105可以包括绝缘材料。绝缘层105可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化四乙基原硅酸盐(酯)(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、四甲基原硅酸盐(酯)(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基甲硅烷基硼酸盐(酯)(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、三甲基甲硅烷基磷酸盐(酯)(TMSP)、聚四氟乙烯(PTFE)、TOSZ(东燃硅氮烷(Tonen SilaZen))、FSG(氟化硅酸盐玻璃)、诸如聚环氧丙烷和聚酰亚胺的纳米泡沫塑料、CDO(掺杂有碳的氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或它们的组合。
第一电极板110可以设置在基体基底100的上表面上。第一电极板110可以设置在绝缘层105内部，例如，第一电极板110可以完全地嵌入在绝缘层105内。第一电极板110可以在由第一水平方向DR1和第二水平方向DR2限定的平面中具有平板形状。第一电极板110可以由例如单个平板制成。在一些其他实施例中，第一电极板110可以由在第一水平方向DR1或第二水平方向DR2上彼此间隔开的多个平板制成。第一电极板110可以包括导电材料。第一电极板110可以是例如第一电源节点VCC。
第二电极板120可以设置在第一电极板110上，例如，第二电极板120可以在垂直方向DR3上与第一电极板110垂直地间隔开。第二电极板120可以设置在绝缘层105内部，例如，绝缘层105的一部分可以使第一电极板110和第二电极板120分离。第二电极板120可以在由第一水平方向DR1和第二水平方向DR2限定的平面中具有平板形状，例如，第二电极板120可以完全地嵌入在绝缘层105内。第二电极板120可以由例如单个平板制成。在一些其他实施例中，第二电极板120可以由在第一水平方向DR1或第二水平方向DR2上彼此间隔开的多个平板制成。
例如，第二电极板120在第一水平方向DR1上的宽度可以小于第一电极板110在第一水平方向DR1上的宽度。然而，本公开不限于此。第二电极板120可以包括导电材料。第二电极板120可以是例如第二电源节点VDD。
第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个可以设置在第二电极板120上，例如，第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个可以沿着垂直方向DR3用绝缘层105的位于第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个与第二电极板120之间的部分与第二电极板120间隔开。第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个可以设置在绝缘层105内部。绝缘层105可以设置在第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个的上表面上，例如，第一电力轨PR1、第二电力轨PR2和第三电力轨PR3可以完全地嵌入在绝缘层105内。
例如，第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个可以在第一水平方向DR1上延伸，例如，第一电力轨PR1、第二电力轨PR2和第三电力轨PR3可以彼此共面，同时在第二水平方向DR2上彼此间隔开。在一些其他实施例中，第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个的形状不被限制。
第二电力轨PR2可以在第二水平方向DR2上与第三电力轨PR3间隔开。第一电力轨PR1可以在第二水平方向DR2上与第二电力轨PR2间隔开。第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个可以在与第一水平方向DR1和第二水平方向DR2垂直的垂直方向DR3上与第一电极板110和第二电极板120中的每个重叠。
例如，第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个在第一水平方向DR1上的宽度可以小于第二电极板120在第一水平方向DR1上的宽度。第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个可以包括导电材料。
第一电力轨接触件130可以在垂直方向DR3上从第一电极板110延伸到第一电力轨PR1和从第一电极板110延伸到第三电力轨PR3。第一电力轨接触件130可以在垂直方向DR3上穿透第二电极板120。第一电力轨接触件130可以将第一电极板110和第一电力轨PR1电连接。此外，第一电力轨接触件130可以在垂直方向DR3上从第一电极板110延伸到第三电力轨PR3，以将第一电极板110和第三电力轨PR3电连接。
例如，如图2中所示，多个第一电力轨接触件130可以沿着第一电力轨PR1和第三电力轨PR3中的每个在第一水平方向DR1上彼此间隔开。尽管图2示出了在第一电力轨PR1和第三电力轨PR3中的每个中，六个第一电力轨接触件130在第一水平方向DR1上彼此间隔开，但这仅是为了便于解释，并且连接到第一电力轨PR1和第三电力轨PR3中的每个的第一电力轨接触件130的位置和数量不被限制。
第一电力轨接触件130可以包括第一部分130p1和第二部分130p2。第一电力轨接触件130的第一部分130p1可以连接到第一电极板110。第一电力轨接触件130的第一部分130p1可以在垂直方向DR3上穿透(例如，整个厚度的)第二电极板120。例如，第一电力轨接触件130的第一部分130p1的上表面可以形成为高于第二电极板120的上表面，例如，第一电力轨接触件130的第一部分130p1可以延伸到第二电极板120的上表面上方。
第一电力轨接触件130的第二部分130p2可以连接到第一电力轨接触件130的第一部分130p1的上表面。第一电力轨接触件130的第二部分130p2可以连接到第一电力轨PR1和第三电力轨PR3中的每个。
例如，第一电力轨接触件130的第一部分130p1的上表面在第一水平方向DR1上的宽度W1可以大于第一电力轨接触件130的第二部分130p2的下表面在第一水平方向DR1上的宽度W2。例如，如图6中所示，第二部分130p2可以在第一部分130p1的上表面上居中，因此，第一部分130p1的上表面可以(例如，沿着第一水平方向DR1)水平地延伸超过第二部分130p2的下表面。
第一电力轨接触件130可以包括第一阻挡层130_1和第一填充层130_2。第一阻挡层130_1可以形成第一电力轨接触件130的侧壁。第一填充层130_2可以填充第一阻挡层130_1之间的空间。
第一阻挡层130_1可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。尽管第一填充层130_2可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)和钼(Mo)中的至少一种，但本公开不限于此。
第二电力轨接触件140可以在垂直方向DR3上从第二电极板120延伸到第二电力轨PR2。第二电力轨接触件140可以将第二电极板120和第二电力轨PR2电连接。
例如，如图3中所示，多个第二电力轨接触件140可以沿着第二电力轨PR2在第一水平方向DR1上彼此间隔开。尽管图3示出了六个第二电力轨接触件140在第一水平方向DR1上彼此间隔开，但这仅是为了便于解释，并且连接到第二电力轨PR2的第二电力轨接触件140的位置和数量不被限制。
第二电力轨接触件140可以包括第二阻挡层140_1和第二填充层140_2。第二阻挡层140_1可以形成第二电力轨接触件140的侧壁。第二填充层140_2可以填充第二阻挡层140_1之间的空间。
第二阻挡层140_1可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。尽管第二填充层140_2可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)和钼(Mo)中的至少一种，但本公开不限于此。
第一有源区域AR1、第二有源区域AR2和第三有源区域AR3中的每个可以被限定在绝缘层105的上表面上。第一有源区域AR1可以设置在第一电力轨PR1上。第二有源区域AR2可以设置在第二电力轨PR2上。第三有源区域AR3可以设置在第三电力轨PR3上。
第一有源区域AR1、第二有源区域AR2和第三有源区域AR3中的每个可以在第一水平方向DR1上延伸。第二有源区域AR2可以在第二水平方向DR2上与第三有源区域AR3间隔开。第一有源区域AR1可以在第二水平方向DR2上与第二有源区域AR2间隔开。
第一有源图案F1和第二有源图案F2中的每个可以设置在第一有源区域AR1中。第一有源图案F1和第二有源图案F2中的每个可以在垂直方向DR3上从绝缘层105的上表面突出。第一有源图案F1和第二有源图案F2中的每个可以在第一水平方向DR1上延伸。第一有源图案F1可以在第二水平方向DR2上与第二有源图案F2间隔开。
第三有源图案F3和第四有源图案F4中的每个可以设置在第二有源区域AR2中。第三有源图案F3和第四有源图案F4中的每个可以在垂直方向DR3上从绝缘层105的上表面突出。第三有源图案F3和第四有源图案F4中的每个可以在第一水平方向DR1上延伸。第三有源图案F3可以在第二水平方向DR2上与第四有源图案F4间隔开。
第五有源图案F5和第六有源图案F6中的每个可以设置在第三有源区域AR3中。第五有源图案F5和第六有源图案F6中的每个可以在垂直方向DR3上从绝缘层105的上表面突出。第五有源图案F5和第六有源图案F6中的每个可以在第一水平方向DR1上延伸。第五有源图案F5可以在第二水平方向DR2上与第六有源图案F6间隔开。
第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个可以在绝缘层105上在第二水平方向DR2上延伸。第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个可以在第一有源图案F1至第六有源图案F6上与第一有源图案F1至第六有源图案F6中的每个交叉。第二栅电极G2可以在第一水平方向DR1上与第一栅电极G1间隔开。第三栅电极G3可以在第一水平方向DR1上与第二栅电极G2间隔开。
第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个可以包括例如以下中的至少一种：氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和它们的组合。第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个可以包括导电金属氧化物、导电金属氮氧化物等，并且也可以包括上述材料的氧化形式。
栅极间隔件111可以设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个的两个侧壁上(例如，与第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个的两个侧壁相邻设置)。栅极间隔件111可以沿着第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个的两个侧壁在第二水平方向DR2上延伸。
栅极间隔件111可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)和它们的组合中的至少一种。
栅极绝缘层112可以设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个与栅极间隔件111之间。栅极绝缘层112可以设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个与第一有源图案F1至第六有源图案F6中的每个之间。栅极绝缘层112可以设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个与绝缘层105之间。
栅极绝缘层112可以包括例如氧化硅、氮氧化硅、氮化硅或与氧化硅相比具有更高的介电常数的高介电常数材料。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或多种。
根据一些实施例的半导体装置可以包括使用负电容器的NC(负电容)FET。例如，栅极绝缘层112可以包括具有铁电性质的铁电材料层和具有顺电性质的顺电材料层。
铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，如果两个或更多个电容器串联连接并且每个电容器的电容具有正值，则总电容从各个电容器中的每个的电容减小。另一方面，如果串联连接的两个或更多个电容器的电容中的至少一个具有负值，则总电容可以大于各个电容中的每个的绝对值，同时具有正值。
当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容值可以增大。通过对增大的总电容值的利用，包括铁电材料层的晶体管可以在室温下具有60毫伏每十进位(mV/decade)以下的亚阈值摆幅(subthreshold swing，SS)。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。这里，作为一个示例，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪而获得的材料。作为另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺杂的掺杂剂。例如，掺杂剂可以包括锆(Zr)、铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包括在铁电材料层中的掺杂剂的类型可以根据何种类型的铁电材料被包括在铁电材料层中而改变。
当铁电材料层包括氧化铪时，包括在铁电材料层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂为铝(Al)时，铁电材料层可以包括3原子％(at％)至8at％的铝。这里，掺杂剂(例如，铝)的比率(例如，原子％)可以是铝与“铪和铝的总和”的比率(例如，铝的原子数与铪和铝的原子总数的百分比)。
当掺杂剂为硅(Si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂剂为钇(Y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂剂为钆(Gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂剂为锆(Zr)时，铁电材料层可以包括50at％至80at％的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层具有铁电性质，但顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪的晶体结构与包括在顺电材料层中的氧化铪的晶体结构不同。
铁电材料层可以具有具备铁电性质的厚度。铁电材料层的厚度可以为例如0.5nm至10nm。因为展现出铁电性质的临界厚度可以针对每种铁电材料而改变，所以铁电材料层的厚度可以根据铁电材料而改变。
作为一个示例，栅极绝缘层112可以包括一个铁电材料层。在另一示例中，栅极绝缘层112可以包括彼此间隔开的多个铁电材料层。栅极绝缘层112可以具有多个铁电材料层和多个顺电材料层交替地堆叠的堆叠层结构。
盖图案113可以在栅极间隔件111之间设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个上。盖图案113可以在第二水平方向DR2上延伸。盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种。
源极/漏极区域150可以在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个与第一有源图案F1至第六有源图案F6中的每个交叉所处的部分中设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个的至少一个侧壁上(例如，与第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个的至少一个侧壁相邻设置)。例如，源极/漏极区域150可以设置在第一栅电极G1、第二栅电极G2和第三栅电极G3中的每个的两个侧壁上。源极/漏极区域150的下表面可以与绝缘层105的上表面接触(例如，直接接触)。
第一源极/漏极接触件CA1可以在第一有源区域AR1、第二有源区域AR2和第三有源区域AR3中的每个上设置在第二栅电极G2与第三栅电极G3之间。第一源极/漏极接触件CA1可以穿透设置在第二栅电极G2与第三栅电极G3之间的源极/漏极区域150，并且可以在垂直方向DR3上穿入绝缘层105。第一源极/漏极接触件CA1可以延伸到第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个。第一源极/漏极接触件CA1可以将第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个与源极/漏极区域150电连接。
例如，第一源极/漏极接触件CA1的上表面可以与源极/漏极区域150的上表面形成在同一平面上，例如，第一源极/漏极接触件CA1的上表面和源极/漏极区域150的上表面可以是彼此齐平的。第一源极/漏极接触件CA1可以包括第三阻挡层CA1_1和第三填充层CA1_2。第三阻挡层CA1_1可以形成第一源极/漏极接触件CA1的侧壁和底表面。第三填充层CA1_2可以设置在第三阻挡层CA1_1上。
第二源极/漏极接触件CA2可以在第一有源区域AR1、第二有源区域AR2和第三有源区域AR3中的每个上设置在第一栅电极G1与第二栅电极G2之间。第二源极/漏极接触件CA2可以在垂直方向DR3上延伸到设置在第二栅电极G2与第三栅电极G3之间的源极/漏极区域150的上表面。
第二源极/漏极接触件CA2可以包括第四阻挡层CA2_1和第四填充层CA2_2。第四阻挡层CA2_1可以形成第二源极/漏极接触件CA2的侧壁和底表面。第四填充层CA2_2可以设置在第四阻挡层CA2_1上。
第三阻挡层CA1_1和第四阻挡层CA2_1中的每个可以包括例如以下中的至少一种：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)和铑(Rh)。第三填充层CA1_2和第四填充层CA2_2中的每个可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)和钼(Mo)中的至少一种。然而，本公开不限于此。
硅化物层155可以设置在源极/漏极区域150与第一源极/漏极接触件CA1之间。此外，硅化物层155可以设置在源极/漏极区域150与第二源极/漏极接触件CA2之间。硅化物层155可以包含例如金属硅化物材料。
第一层间绝缘层161可以设置在绝缘层105上。第一层间绝缘层161可以设置为覆盖绝缘层105的上表面、源极/漏极区域150、栅极间隔件111、盖图案113、第一源极/漏极接触件CA1和第二源极/漏极接触件CA2。第一层间绝缘层161可以围绕第一栅电极G1、第二栅电极G2和第三栅电极G3。第一层间绝缘层161可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
栅极接触件CB在第一有源区域AR1与第二有源区域AR2之间在垂直方向DR3上穿透第一层间绝缘层161和盖图案113，并且可以连接到第二栅电极G2。栅极接触件CB在第二有源区域AR2与第三有源区域AR3之间在垂直方向DR3上穿透第一层间绝缘层161和盖图案113，并且可以连接到第一栅电极G1。栅极接触件CB在第二有源区域AR2与第三有源区域AR3之间在垂直方向DR3上穿透第一层间绝缘层161和盖图案113，并且可以连接到第三栅电极G3。图1中示出的栅极接触件CB的位置是示例，并且栅极接触件CB的位置不被限制。
如图8中所示，栅极接触件CB可以包括第五阻挡层CB_1和第五填充层CB_2。第五阻挡层CB_1可以形成栅极接触件CB的侧壁和底表面。第五填充层CB_2可以设置在第五阻挡层CB_1上。
第五阻挡层CB_1可以包括例如以下中的至少一种：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)和铑(Rh)。尽管第五填充层CB_2可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)和钼(Mo)中的至少一种，但本公开不限于此。
蚀刻停止层170可以设置在第一层间绝缘层161上。尽管图4至图9示出了蚀刻停止层170由单层形成，但本公开不限于此。例如，蚀刻停止层170可以由多层形成。蚀刻停止层170可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
第二层间绝缘层162、第三层间绝缘层163和第四层间绝缘层164可以顺序地设置在蚀刻停止层170上。第二层间绝缘层162、第三层间绝缘层163和第四层间绝缘层164可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
第一布线层181可以设置在第三层间绝缘层163内部。第一布线层181可以包括在第一水平方向DR1、第二水平方向DR2或垂直方向DR3上彼此间隔开的多条布线。第二布线层182可以设置在第四层间绝缘层164内部。第一布线层181和第二布线层182中的每个可以包括导电材料。
第一过孔(via)V1可以在第二源极/漏极接触件CA2上在垂直方向DR3上穿透第二层间绝缘层162和蚀刻停止层170。第一过孔V1可以将第二源极/漏极接触件CA2电连接到第一布线层181。第二过孔V2可以在栅极接触件CB上在垂直方向DR3上穿透第二层间绝缘层162和蚀刻停止层170。第二过孔V2可以将栅极接触件CB和第一布线层181电连接。第一过孔V1和第二过孔V2中的每个可以包括导电材料。
第一电极板接触件191可以设置在第二电极板120的侧壁上(例如，与第二电极板120的侧壁相邻设置)。例如，如图5中所示，第一电极板接触件191可以垂直地延伸以接触(例如，直接接触)第一电极板110，例如，第一电极板接触件191可以沿着第二电极板120的侧壁延伸以在第一电极板110的上表面的边缘处部分地穿透(或穿入)第一电极板110。第一电极板接触件191可以在垂直方向DR3上穿入绝缘层105、第一层间绝缘层161、蚀刻停止层170、第二层间绝缘层162和第三层间绝缘层163，以接触第一电极板110的上表面。第一电极板接触件191可以将第一电极板110和第二布线层182电连接。第一电极板接触件191可以包括第六阻挡层191_1和第六填充层191_2。第六阻挡层191_1可以形成第一电极板接触件191的侧壁。第六填充层191_2可以填充第六阻挡层191_1之间的空间。
第二电极板接触件192可以设置在第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个的侧壁上(例如，与第一电力轨PR1、第二电力轨PR2和第三电力轨PR3中的每个的侧壁相邻设置)。例如，如图4中所示，第二电极板接触件192可以垂直地延伸以接触(例如，直接接触)第二电极板120，例如，第二电极板接触件192可以沿着第一电力轨PR1、第二电力轨PR2和第三电力轨PR3的侧壁延伸以在第二电极板120的上表面的边缘处部分地穿透(或穿入)第二电极板120。第二电极板接触件192可以在垂直方向DR3上穿入绝缘层105、第一层间绝缘层161、蚀刻停止层170、第二层间绝缘层162和第三层间绝缘层163。第二电极板接触件192可以将第二电极板120和第二布线层182电连接。第二电极板接触件192可以包括第七阻挡层192_1和第七填充层192_2。第七阻挡层192_1可以形成第二电极板接触件192的侧壁。第七填充层192_2可以填充第七阻挡层192_1之间的空间。
第六阻挡层191_1和第七阻挡层192_1中的每个可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。尽管第六填充层191_2和第七填充层192_2中的每个可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)和钼(Mo)中的至少一种，但本公开不限于此。
如图1至图3中所示，第一电极板接触件191可以包括在第二水平方向DR2上彼此间隔开的多个孔状接触件。此外，第二电极板接触件192可以包括在第二水平方向DR2上彼此间隔开的多个孔状接触件。然而，本公开不限于此。
根据本公开的一些实施例的半导体装置可以通过将第一电极板110、第二电极板120以及电力轨PR1、PR2和PR3形成为掩埋(例如，完全地嵌入)在形成于栅电极G1、G2和G3下方的绝缘层105内部以降低电力轨PR1、PR2和PR3的电阻，来改善可靠性。
在下文中，将参照图10至图22描述根据本公开的一些实施例的用于制造半导体装置的方法。图10至图22是根据本公开的一些实施例的用于制造半导体装置的方法中的阶段的剖视图。
参照图10，可以在基体基底100的上表面上形成绝缘层105。可以在绝缘层105内部形成在垂直方向DR3上与基体基底100的上表面间隔开的第一电极板110。此外，可以在绝缘层105内部形成在垂直方向DR3上与第一电极板110间隔开的第二电极板120。绝缘层105可以覆盖第二电极板120的上表面。
参照图11，可以将第一电力轨接触件130的第一部分130p1形成为在垂直方向DR3上穿透形成在第二电极板120的上表面上的绝缘层105和第二电极板120。可以将第一电力轨接触件130的第一部分130p1连接到第一电极板110。
参照图12，可以附加地形成绝缘层105，以覆盖第一电力轨接触件130的第一部分130p1的上表面。随后，可以形成第一电力轨接触件130的第二部分130p2，第一电力轨接触件130的第二部分130p2在垂直方向DR3上穿透附加地形成的绝缘层105并且连接到第一电力轨接触件130的第一部分130p1的上表面。
参照图13，在形成图12中描述的第一电力轨接触件130的第二部分130p2的同时，可以形成在垂直方向DR3上穿透附加地形成的绝缘层105且连接到第二电极板120的第二电力轨接触件140。
参照图14和图15，可以在第一电力轨接触件130上形成在第一水平方向DR1上延伸的第一电力轨PR1。此外，可以在第二电力轨接触件140上形成在第一水平方向DR1上延伸的第二电力轨PR2。随后，可以形成附加的绝缘层105(例如，绝缘层105的附加部分)以覆盖第一电力轨PR1和第二电力轨PR2。
参照图16，可以在绝缘层105上形成基底101。例如，可以通过接合(bonding，或“键合”)工艺将基底101附着到绝缘层105。例如，基底101可以是硅基底或SOI(绝缘体上硅)基底。在另一示例中，基底101可以包括硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
参照图17，可以在图16的基底101上形成多个虚设栅极DG。多个虚设栅极DG可以在第一水平方向DR1上彼此间隔开。多个虚设栅极DG中的每个可以在第二水平方向DR2上延伸。随后，可以在多个虚设栅极DG中的每个的侧壁上形成栅极间隔件111。
随后，可以使用多个虚设栅极DG和栅极间隔件111作为掩模来蚀刻基底(图16的101)。随后，可以在基底(图16的101)的被蚀刻的部分中形成源极/漏极区域150。
参照图18，可以将第一源极/漏极接触件CA1形成为在垂直方向DR3上穿透形成在图18中示出的多个虚设栅极DG之中的位于中心处的虚设栅极DG的第一侧壁上的源极/漏极区域150。第一源极/漏极接触件CA1延伸到第一电力轨PR1，并且可以连接到第一电力轨PR1。可以在源极/漏极区域150与第一源极/漏极接触件CA1之间形成硅化物层155。
参照图19，可以将第一层间绝缘层161形成为在绝缘层105的上表面上覆盖多个虚设栅极DG、栅极间隔件111和源极/漏极区域150。随后，在去除多个虚设栅极DG之后，可以在去除了多个虚设栅极DG的部分中形成栅极绝缘层112、第一栅电极G1、第二栅电极G2、第三栅电极G3和盖图案113。
参照图20，可以在盖图案113上形成附加的第一层间绝缘层161(例如，第一层间绝缘层161的附加部分)。随后，可以形成在垂直方向DR3上穿入第一层间绝缘层161且延伸到源极/漏极区域150的第二源极/漏极接触件CA2。可以在形成于图20中示出的多个虚设栅极DG之中的位于中心处的虚设栅极DG的与第一侧壁背对的第二侧壁上的源极/漏极区域150上形成第二源极/漏极接触件CA2。可以在源极/漏极区域150与第二源极/漏极接触件CA2之间形成硅化物层155。
参照图21，可以在第一层间绝缘层161上顺序地形成蚀刻停止层170和第二层间绝缘层162。随后，可以形成在垂直方向DR3上穿透蚀刻停止层170和第二层间绝缘层162且连接到第二源极/漏极接触件CA2的第一过孔V1。随后，可以在第二层间绝缘层162上形成第三层间绝缘层163。可以在第三层间绝缘层163内部形成第一布线层181。
参照图22，可以在第二电极板120的侧壁上将第一电极板接触件191形成为在垂直方向DR3上穿入绝缘层105、穿透第一层间绝缘层161、蚀刻停止层170、第二层间绝缘层162和第三层间绝缘层163。可以将第一电极板接触件191连接到第一电极板110。
此外，在形成第一电极板接触件191的同时，可以形成图4中示出的第二电极板接触件192。第二电极板接触件192可以在垂直方向DR3上穿入绝缘层105、穿透第一层间绝缘层161、蚀刻停止层170、第二层间绝缘层162和第三层间绝缘层163，并且可以连接到第二电极板120。
随后，可以在第三层间绝缘层163上形成第四层间绝缘层164。可以在第四层间绝缘层164内部形成第二布线层182。可以通过这样的工艺来制造图1至图9中示出的半导体装置。
在下文中，将参照图23描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图23是根据本公开的一些其他实施例的半导体装置的放大图。
参照图23，在根据本公开的一些其他实施例的半导体装置中，第一电力轨接触件230的侧壁可以具有连续的倾斜轮廓(slope profile，或“斜面轮廓”)。第一电力轨接触件230可以包括第一阻挡层230_1和第一填充层230_2，第一阻挡层230_1形成第一电力轨接触件230的侧壁，第一填充层230_2填充第一阻挡层230_1之间的空间。
在下文中，将参照图24描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图24是根据本公开的一些其他实施例的半导体装置的放大图。
参照图24，在根据本公开的一些其他实施例的半导体装置中，设置在第二电极板120内部的第一电力轨接触件330在第一水平方向DR1上的宽度W3可以大于在第二电极板120的上表面与绝缘层105之间的界面处的第一电力轨接触件330在第一水平方向DR1上的宽度W4。第一电力轨接触件330可以包括第一阻挡层330_1和第一填充层330_2，第一阻挡层330_1形成第一电力轨接触件330的侧壁，第一填充层330_2填充第一阻挡层330_1之间的空间。
在下文中，将参照图25描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图25是根据本公开的一些其他实施例的半导体装置的放大图。
参照图25，在根据本公开的一些其他实施例的半导体装置中，第一电力轨接触件430的第一部分430p1的上表面在第一水平方向DR1上的宽度W2可以小于第一电力轨接触件430的第二部分430p2的下表面在第一水平方向DR1上的宽度W5。第一电力轨接触件430可以包括第一阻挡层430_1和第一填充层430_2，第一阻挡层430_1形成第一电力轨接触件430的侧壁，第一填充层430_2填充第一阻挡层430_1之间的空间。
在下文中，将参照图26描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图26是根据本公开的一些其他实施例的半导体装置的放大图。
参照图26，在根据本公开的一些其他实施例的半导体装置中，第一电力轨接触件530的第二部分530p2可以与第一电力轨接触件530的第一部分530p1未对准(misaligned)。例如，第一电力轨接触件530的第一部分530p1的上表面的至少一部分可以与绝缘层105接触。此外，第一电力轨接触件530的第二部分530p2的下表面的至少一部分可以与绝缘层105接触。
在下文中，将参照图27和图28描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图27和图28是根据本公开的一些其他实施例的半导体装置的剖视图。
参照图27和图28，在根据本公开的一些其他实施例的半导体装置中，第一电极板接触件691和第二电极板接触件692中的每个可以在垂直方向DR3上延伸以穿透基体基底100。
第四层间绝缘层664可以设置在基体基底100的下表面上。第二布线层682可以设置在第四层间绝缘层664内部。第一电极板接触件691在垂直方向DR3上穿透基体基底100和第四层间绝缘层664的一部分，并且可以电连接到第二布线层682。第一电极板接触件691可以包括第六阻挡层691_1和第六填充层691_2，第六阻挡层691_1形成第一电极板接触件691的侧壁，第六填充层691_2填充第六阻挡层691_1之间的空间。
第二电极板接触件692在垂直方向DR3上穿透基体基底100、第一电极板110和第四层间绝缘层664的一部分，并且可以电连接到第二布线层682。第二电极板接触件692可以包括第七阻挡层692_1和第七填充层692_2，第七阻挡层692_1形成第二电极板接触件692的侧壁，第七填充层692_2填充第七阻挡层692_1之间的空间。
在下文中，将参照图29描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图29是根据本公开的一些其他实施例的半导体装置的布局图。
参照图29，在根据本公开的一些其他实施例的半导体装置中，第一电极板接触件791可以在第二水平方向DR2上延伸。此外，第二电极板接触件792可以在第二水平方向DR2上延伸。
在下文中，将参照图30至图32描述根据本公开的一些其他实施例的半导体装置。将主要描述相对于图1至图9中示出的半导体装置的差异。
图30至图32是根据本公开的一些其他实施例的半导体装置的剖视图。
参照图30至图32，根据本公开的一些其他实施例的半导体装置可以包括MBCFETTM(多桥沟道(Multi-Bridge Channel)场效应晶体管)。详细地，根据本公开的一些其他实施例的半导体装置可以包括多个纳米片(nanosheet)NW，多个纳米片NW在第一有源区至第三有源区(图1的AR1、AR2和AR3)中在绝缘层105上顺序地堆叠为在垂直方向DR3上彼此间隔开。尽管图30至图32示出了在垂直方向DR3上堆叠的三个纳米片，但这仅是为了便于解释，并且堆叠的纳米片的数量不被限制。
第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个可以围绕多个纳米片NW。例如，在第一有源区域(图1的AR1)中被第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个围绕的多个纳米片NW可以在第一水平方向DR1上彼此间隔开。源极/漏极区域150可以设置在在第一水平方向DR1上彼此间隔开的多个纳米片NW之间。
内部间隔件814可以设置在第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个与源极/漏极区域150之间。在一些其他实施例中，可以省略内部间隔件814。
栅极绝缘层812可以设置在第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个与绝缘层105之间、在第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个与多个纳米片NW之间、在第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个与内部间隔件814之间以及在第一栅电极G11、第二栅电极G12和第三栅电极G13中的每个与栅极间隔件111之间。
通过总结和回顾，本公开的方面通过如下方式来提供可靠性被改善的半导体装置：将作为电源节点(VCC和VDD)的电极板以及电力轨形成为掩埋在形成于栅电极下方的绝缘层内部，以降低电力轨的电阻。也就是说，可以通过使用呈掩埋板的形式的电力网络来减小电力轨的电阻，并且可以通过以自上而下的方式制做电力轨和元件来降低未对准(misalignment)。此外，第一电极板(VCC)的接触件具有部分地穿透第二电极板(VDD)的结构。
在此已经公开了示例实施例，并且尽管采用了特定术语，但它们仅以一般的和描述性的含义进行使用和解释，而不是出于限制的目的。在一些情况下，如对本领域普通技术人员而言将清楚的，自本申请提交之时起，除非另外具体地指出，否则结合特定实施例描述的特征、特性和/或元件可以单独地使用，或者与结合其他实施例描述的特征、特性和/或元件组合起来使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种变化。

Claims (20)

1.一种半导体装置，包括：
基体基底；
第一电极板，位于基体基底上；
第一电力轨，位于第一电极板上，第一电力轨在第一水平方向上延伸并且在垂直方向上与第一电极板重叠；
第二电力轨，位于第一电极板上，第二电力轨在第一水平方向上延伸并且在垂直方向上与第一电极板重叠，并且第二电力轨在与第一水平方向不同的第二水平方向上与第一电力轨间隔开；
第一电力轨接触件，将第一电极板和第一电力轨电连接；
绝缘层，位于基体基底上，绝缘层围绕第一电极板、第一电力轨和第二电力轨；以及
栅电极，在绝缘层上在第二水平方向上延伸。
2.根据权利要求1所述的半导体装置，还包括：
源极/漏极区域，与栅电极的彼此背对的侧壁相邻；以及
第一源极/漏极接触件，与栅电极的第一侧壁相邻，在垂直方向上穿透源极/漏极区域，第一源极/漏极接触件将源极/漏极区域电连接到第一电力轨。
3.根据权利要求2所述的半导体装置，其中，源极/漏极区域的上表面与第一源极/漏极接触件的上表面位于同一平面上。
4.根据权利要求2所述的半导体装置，还包括：第二源极/漏极接触件，在垂直方向上从源极/漏极区域的上表面延伸，第二源极/漏极接触件与栅电极的第二侧壁相邻，栅电极的第二侧壁与栅电极的第一侧壁背对。
5.根据权利要求1所述的半导体装置，还包括：第二电极板，在绝缘层内部位于第一电极板上，第二电极板在垂直方向上与第一电力轨和第二电力轨中的每个重叠，并且第一电力轨接触件在垂直方向上穿透第二电极板。
6.根据权利要求5所述的半导体装置，其中，第一电力轨接触件包括：
第一部分，连接到第一电极板，第一部分在垂直方向上穿透第二电极板，并且第一部分的上表面高于第二电极板的上表面；以及
第二部分，将第一部分和第一电力轨连接。
7.根据权利要求6所述的半导体装置，其中，第一电力轨接触件的第一部分的上表面在第一水平方向上的宽度与第一电力轨接触件的第二部分的下表面在第一水平方向上的宽度不同。
8.根据权利要求6所述的半导体装置，其中，第一电力轨接触件的第一部分的上表面的至少一部分和第一电力轨接触件的第二部分的下表面的至少一部分均与绝缘层接触。
9.根据权利要求5所述的半导体装置，还包括：第二电力轨接触件，在第二电极板的上表面上在垂直方向上延伸，第二电力轨接触件将第二电极板电连接到第二电力轨。
10.根据权利要求5所述的半导体装置，其中，在第二电极板内部的第一电力轨接触件在第一水平方向上的宽度大于在第二电极板的上表面与绝缘层之间的界面处的第一电力轨接触件在第一水平方向上的宽度。
11.根据权利要求1所述的半导体装置，其中，第一电力轨接触件的侧壁具有连续的倾斜轮廓。
12.根据权利要求1至11中的任一项所述的半导体装置，还包括：多个纳米片，堆叠在绝缘层上并且在垂直方向上彼此间隔开，栅电极围绕所述多个纳米片。
13.一种半导体装置，包括：
基体基底；
第一电极板，位于基体基底上；
第二电极板，位于第一电极板上；
第一电力轨，在第二电极板上在第一水平方向上延伸；
第二电力轨，在第二电极板上在第一水平方向上延伸，第二电力轨在与第一水平方向不同的第二水平方向上与第一电力轨间隔开；
有源图案，在第一电力轨上在第一水平方向上延伸；
栅电极，在有源图案上在第二水平方向上延伸，并且与第一电力轨和第二电力轨中的每个交叉；
源极/漏极区域，与栅电极的彼此背对的侧壁相邻；
源极/漏极接触件，与栅电极的第一侧壁相邻，在垂直方向上穿透源极/漏极区域，源极/漏极接触件将源极/漏极区域电连接到第一电力轨；以及
电力轨接触件，在垂直方向上穿透第二电极板，电力轨接触件将第一电极板和第一电力轨电连接。
14.根据权利要求13所述的半导体装置，其中，第一电力轨和第二电力轨中的每个在垂直方向上与第一电极板重叠。
15.根据权利要求13所述的半导体装置，还包括：绝缘层，位于基体基底上，绝缘层围绕第一电极板、第二电极板、第一电力轨和第二电力轨。
16.根据权利要求15所述的半导体装置，还包括：
层间绝缘层，围绕栅电极；
第一电极板接触件，与第二电极板的侧壁相邻，第一电极板接触件在垂直方向上穿透绝缘层和层间绝缘层，并且电连接到第一电极板；以及
第二电极板接触件，在垂直方向上穿透绝缘层和层间绝缘层，第二电极板接触件电连接到所述第二电极板。
17.根据权利要求16所述的半导体装置，其中，第一电极板接触件和第二电极板接触件中的每个具有孔形状。
18.根据权利要求16所述的半导体装置，其中，第一电极板接触件和第二电极板接触件中的每个在第二水平方向上延伸。
19.根据权利要求13所述的半导体装置，还包括：
第一电极板接触件，在垂直方向上穿透基体基底，并且电连接到第一电极板；以及
第二电极板接触件，在垂直方向上穿透基体基底和第一电极板，并且电连接到第二电极板。
20.一种半导体装置，包括：
基体基底；
第一电极板，位于基体基底上，第一电极板具有平板形状；
第二电极板，位于第一电极板上，第二电极板具有平板形状；
第一电力轨，在第二电极板上在第一水平方向上延伸，第一电力轨在垂直方向上与第一电极板和第二电极板中的每个重叠；
第二电力轨，在第二电极板上在第一水平方向上延伸，第二电力轨在与第一水平方向不同的第二水平方向上与第一电力轨间隔开，并且第二电力轨在垂直方向上与第一电极板和第二电极板中的每个重叠；
第一电力轨接触件，在垂直方向上穿透第二电极板，第一电力轨接触件将第一电极板和第一电力轨电连接；
第二电力轨接触件，在第二电极板的上表面上在垂直方向上延伸，第二电力轨接触件将第二电极板电连接到第二电力轨；
绝缘层，位于基体基底上，绝缘层围绕第一电极板、第二电极板、第一电力轨和第二电力轨；
栅电极，在绝缘层上在第二水平方向上延伸；
源极/漏极区域，与栅电极的彼此背对的侧壁相邻；
第一源极/漏极接触件，与栅电极的第一侧壁相邻，在垂直方向上穿透源极/漏极区域，第一源极/漏极接触件将源极/漏极区域电连接到第一电力轨；以及
第二源极/漏极接触件，在垂直方向上从源极/漏极区域的上表面延伸，第二源极/漏极接触件与栅电极的第二侧壁相邻，栅电极的第二侧壁与栅电极的第一侧壁背对。
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