CN115188756A - 芯片堆叠结构 - Google Patents

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Abstract

本发明公开一种芯片堆叠结构，包括第一导线架、第一开关芯片、第二开关芯片、导电夹片以及输入电容。第一开关芯片的汲极电性连接第一导线架的第一芯片基座。第二开关芯片的汲极电性连接第一导线架的第二芯片基座以及第一开关芯片的源极。导线夹片电性连接第二开关芯片的源极以及第一导线架的接地引脚。输入电容的两端分别耦接在接地电位及输入电源。

Description

芯片堆叠结构
技术领域
本发明涉及一种芯片堆叠结构，尤指具较短导电路径的一种芯片堆叠结构。
背景技术
现有技术的模块化的直流-直流转换器(DC-DC)有英特尔(intel)与瑞萨(Renesas)所提出的整合式驱动器MOSFET(integrated driver MOSFET,DrMOS)或德州仪器(Ti)所提出的NexFET电源块(NexFET power block)。其中DrMOS是以平面摆放两颗或两颗以上的场效晶体管的开关芯片(die)，并搭配覆铜固定夹(copper clip)作为接地电极的封装方式进行设计。而Ti的NexFET电源块为避免场效晶体管通电时产生的电磁辐射，则考虑其平行设置的脉冲宽度调变集成电路(pulse width modulation integrated circuit,PWM IC)，而采用了两颗或两颗以上的特殊规格的NexFET的场效晶体管。
然而，为因应电子产品的持续发展，以平面摆放方式的模块化的直流转换器因为导电路径较长，不仅具较大的电感效应及开关反应时间，且散热效果较差，已经不符合微小化以及高频化应用的需求。并且，传统技术中所使用的平行设置PWM IC且采用特殊规格的场效晶体管的架构亦增加了制作的难度与成本。
为此，如何提出一种芯片堆叠结构，乃为本案发明人所研究的重要课题。
发明内容
本发明的其中一目的在于提供一种芯片堆叠结构，相较现有技术具较短导电路径，可消除电感效应、降低开关反应时间，且提升散热效果，达到符合微小化以及高频化应用的目的。
为了达到前述目的，本发明所提出的芯片堆叠结构包括第一导线架、第一开关芯片、第二开关芯片、导电夹片以及输入电容。第一导线架包括第一芯片基座、第二芯片基座以及接地引脚；其中，第一芯片基座耦接至输入电源，第二芯片基座耦接至输出节点，接地引脚耦接至接地电位。第一开关芯片包括第一汲极、第一源极以及第一闸极，第一汲极电性连接第一芯片基座。第二开关芯片包括第二汲极、第二源极以及第二闸极；其中，第二汲极的第一区域电性连接第二芯片基座，第二汲极的第二区域电性连接第一源极。导电夹片包括与芯片端以及导线架端，芯片端电性连接第二源极，且导线架端电性连接接地引脚。输入电容的两端分别耦接在接地电位及输入电源。其中，沿着第一方向，第二芯片基座延伸超过第一芯片基座周缘；沿着第二方向，接地引脚及第一芯片基座均延伸超过第二芯片基座周缘；第一方向与第二方向之间具有非零夹角。其中，接地引脚未被导线夹片所遮蔽的部分包括引脚外露区；第一芯片基座未被第二开关芯片以及导线夹片所遮蔽的部分包括基座外露区，输入电容的两端分别耦接在引脚外露区及基座外露区。
在某些实施例中，沿着第二方向，第一开关芯片未被第二芯片基座、第二开关芯片以及导线夹片所遮蔽的部分包括第一芯片外露区，且第一闸极位于第一芯片外露区。
在某些实施例中，沿着第一方向，第二开关芯片未被导电夹片所遮蔽的部分包括第二芯片外露区，第二闸极位于第二芯片外露区。
在某些实施例中，第一芯片基座的上表面低于第二芯片基座的上表面至少一间隙高度，间隙高度大于第一开关芯片的厚度，当第一开关芯片设置在第一芯片基座，第一开关芯片的上表面不会高于第二芯片基座的上表面
在某些实施例中，所述的芯片堆叠结构更包括第一导电层与第二导电层；其中，第一导电层涂布在第一开关芯片的上表面；第二导电层涂布在第二芯片基座的上表面；第一导电层的上表面实质对齐第二导电层的上表面，且具有实质相同的高度，使第二开关芯片的下表面实质水平地设置在第一导电层上表面与第二导电层上表面。
在某些实施例中，第二芯片基座具有L形的两支臂结构，且两支臂结构分别沿着第一方向与第二方向延伸，两支臂结构分别邻近第一芯片基座的两周缘。
在某些实施例中，导电夹片具有L形的两支臂结构，两支臂结构分别沿着第一方向与第三方向延伸，第一方向、第二方向与第三方向彼此之间具有非零夹角，导电夹片的导线架端沿着第三方向延伸至少一容置间距，导电夹片的芯片端沿着第一方向延伸，容置间距大于第二开关芯片的厚度，使得第二开关芯片容置在导电夹片的芯片端以及第一芯片基座之间。
在某些实施例中，所述的芯片堆叠结构更包括控制芯片，控制芯片包括彼此相对的第一面以及第二面；其中，第一面耦接于导电夹片的芯片端，且与第二开关芯片相对设置；第二面包括多数个接点，且可选择性地电性连接导电夹片、第一闸极以及第二闸极至少其中之一；导电夹片电性连接接地引脚，当第一开关芯片与第二开关芯片因导通关断状态改变而产生电磁辐射时，导电夹片屏蔽电磁辐射，且降低电磁辐射抵达控制芯片的强度。
本发明的其中一目的在于提供一种芯片堆叠结构，相较现有技术具较短导电路径，可消除电感效应、降低开关反应时间，且提升散热效果，达到符合微小化以及高频化应用之目的。
为了达到前述目的，本发明所提出的芯片堆叠结构包括第一导线架、第一开关芯片、第二导线架、第二开关芯片、导电夹片以及输入电容。第一导线架包括第一芯片基座、第二芯片基座以及接地引脚；其中，第一芯片基座耦接至输入电源，第二芯片基座耦接至输出节点，接地引脚耦接至接地电位。第一开关芯片包括第一汲极、第一源极以及第一闸极，第一汲极电性连接第一芯片基座。第二导线架包括彼此相对的第一导电面以及第二导电面；其中，第一导电面的第一区域对应于第二芯片基座，且第一导电面的第二区域对应第一开关芯片的第一源极，第二导线架、第二芯片基座与第一源极彼此电性连接。第二开关芯片包括第二汲极、第二源极以及第二闸极，第二汲极电性连接第二导线架的第二导电面。导电夹片包括与芯片端以及导线架端，芯片端电性连接第二源极，且导线架端电性连接接地引脚。输入电容的两端分别耦接在接地电位及输入电源。其中，沿着第一方向，第二芯片基座延伸超过第一芯片基座周缘；沿着第二方向，接地引脚及第一芯片基座均延伸超过第二芯片基座周缘；第一方向与第二方向之间具有非零夹角。其中，接地引脚未被导线夹片所遮蔽的部分包括引脚外露区；第一芯片基座未被第二导线架、第二开关芯片以及导线夹片所遮蔽的部分包括基座外露区，输入电容的两端分别耦接在引脚外露区及基座外露区。
在某些实施例中，沿着第二方向，第一开关芯片未被第二导线架、第二开关芯片以及导线夹片所遮蔽的部分包括第一芯片外露区，且第一闸极位于第一芯片外露区。
在某些实施例中，沿着第一方向，第二开关芯片未被导电夹片所遮蔽的部分包括第二芯片外露区，第二闸极位于第二芯片外露区。
在某些实施例中，第一芯片基座的上表面低于第二芯片基座的上表面至少一间隙高度，间隙高度大于第一开关芯片的厚度，当第一开关芯片设置在第一芯片基座，第一开关芯片的上表面不会高于第二芯片基座的上表面。
在某些实施例中，所述的芯片堆叠结构更包括第一导电层与第二导电层；其中，第一导电层涂布在第一开关芯片的上表面；第二导电层涂布在第二芯片基座的上表面；第一导电层的上表面实质对齐第二导电层的上表面，且具有实质相同的高度，使第二导线架的下表面实质水平地设置在第一导电层的上表面与第二导电层的上表面。
在某些实施例中，第二芯片基座具有L形的两支臂结构，且两支臂结构分别沿着第一方向与第二方向延伸，两支臂结构分别邻近第一芯片基座的两周缘。
在某些实施例中，导电夹片具有L形的两支臂结构，两支臂结构分别沿着第一方向与第三方向延伸，第一方向、第二方向与第三方向彼此之间具有非零夹角，导电夹片的导线架端沿着第三方向延伸至少一容置间距，导电夹片的芯片端沿着第一方向延伸，容置间距大于第二开关芯片的厚度，使得第二开关芯片容置在导电夹片的芯片端以及第一芯片基座之间。
在某些实施例中，所述的芯片堆叠结构更包括控制芯片，控制芯片包括彼此相对的第一面以及第二面；其中，第一面耦接于导电夹片的芯片端，且与第二开关芯片相对设置；第二面包括多数个接点，且可选择性地电性连接导电夹片、第一闸极以及第二闸极至少其中之一；导电夹片电性连接接地引脚，当第一开关芯片与第二开关芯片因导通关断状态改变而产生电磁辐射时，导电夹片屏蔽电磁辐射，且降低电磁辐射抵达控制芯片的强度。
综上所述，本发明的芯片堆叠结构可使用两个具一般架构的场效晶体管(例如，闸极与源极位于同一面，汲极位于相对另一面)作为第一开关芯片以及第二开关芯片。第一开关芯片可借由第一芯片基座以及第二开关芯片的底部(例如，导电胶或锡膏等)形成导电路径。第二开关芯片可借由电性连接第一芯片基座的第一开关芯片以及导电夹片形成导电路径。由于第一开关芯片与第二开关芯片采用上下堆叠的设置方式，相较现有技术的平面摆放两颗或两颗以上的场效晶体管的方式可节省模块化元件于电路板上所占用面积的大小，且以上下堆叠方式设置第一开关芯片与第二开关芯片免除了两颗或两颗以上的场效晶体管之间用以电性连接的额外电路，降低第一开关芯片与第二开关芯片之间的阻抗，且借此消除第一开关芯片与第二开关芯片的电感效应，提升导电以及导热的效率。
在某些实施例中，相较于现有技术的集成电路因接近电压源而易受场效晶体管产生的电磁辐射干扰的技术问题，本发明芯片堆叠结构还可更考虑将控制芯片设置于于最顶端的导电夹片上，如此一来不仅可更进一步地缩减芯片堆叠结构的面积，且可避免场效晶体管在通电时产生的电磁辐射干扰控制芯片的动作，然其非限制性。
为此，本发明芯片堆叠结构，相较现有技术具较短导电路径，可消除电感效应、降低开关反应时间，且提升散热效果，达到符合微小化以及高频化应用的目的。
为了能更进一步了解本发明为达成预定目的所采取的技术、手段及功效，请参阅以下有关本发明的详细说明与附图，相信本发明特征与特点，当可由此得一深入且具体的了解，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为本发明芯片堆叠结构的第一实施例的侧视示意图；
图2为本发明芯片堆叠结构的第一实施例的俯视示意图；
图3为本发明芯片堆叠结构的第一实施例的等效电路图；
图4为本发明芯片堆叠结构的第二实施例的侧视示意图；
图5为本发明芯片堆叠结构的第二实施例的俯视示意图；
图6为本发明芯片堆叠结构的第一导电架的结构示意图；以及
图7为本发明芯片堆叠结构的第二实施例的等效电路图。
其中，附图标记：
1：芯片堆叠结构
2：第一开关芯片
2a：第一芯片外露区
3：第二开关芯片
3a：第二芯片外露区
4：导电夹片
8：第一导线架
9：信号引脚
10：芯片引脚
11：第一芯片基座
11a：基座外露区
12：第二芯片基座
12a、12b：支臂结构
13：接地引脚
13a：引脚外露区
20：第二导线架
20a、31a：第一区域
20b、31b：第二区域
21：第一汲极
22：第一源极
23：第一闸极
31：第二汲极
32：第二源极
33：第二闸极
41：芯片端
42：导线架端
61：第一导电层
62：第二导电层
64：第三导电层
100：控制芯片
100a：接点
400：金属线
CAP：输入电容
Vin：输入电压
SW：输出节点
GND：接地电位
Lo：输出电感
Vo：降压转换器输出端口
Co：输出电容
X：第一方向
Y：第二方向
Z：第三方向
LD1、LS1、LD2、LS2：寄生电感
L1：第一路径
L2：第二路径
L3：第三路径
L4：第四路径
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。本发明亦可借由其他不同的具体实例加以施行或应用，本发明说明书中的各项细节亦可基于不同观点与应用在不悖离本发明的精神下进行各种修饰与变更。
须知，本说明书所附图式绘示的结构、比例、大小、元件数量等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应落在本发明所揭示的技术内容得能涵盖的范围内。
兹有关本发明的技术内容及详细说明，配合图式说明如下。
图1为本发明芯片堆叠结构的第一实施例的侧视示意图；图2为本发明芯片堆叠结构的第一实施例的俯视示意图；图3为本发明芯片堆叠结构的第一实施例的等效电路图；图6为本发明芯片堆叠结构的第一导电架的结构示意图。
如图1所示，本发明所提出的芯片堆叠结构1包括第一导线架8、第一开关芯片2、第二开关芯片3、导电夹片4以及输入电容CAP(具体结构位置无法呈现在此侧视示意图，故以电路符号描述输入电容CAP两端电性连接关系)。进一步而言，图1为图2由剖面线A切割而侧视的示意图。
如图1、图6所示，第一导线架8包括芯片引脚10、第一芯片基座11、第二芯片基座12以及接地引脚13。其中，第一芯片基座11耦接至输入电源Vin，第二芯片基座12耦接至输出节点SW，接地引脚13耦接至接地电位GND。
如图1所示，在某些实施例中，第一芯片基座11可被蚀刻的可导电材质，且供承载第一开关芯片2。进一步而言，第一芯片基座11的上表面低于第二芯片基座12的上表面至少一间隙高度，间隙高度大于第一开关芯片2的厚度；如此当第一开关芯片2设置在第一芯片基座11时，第一开关芯片2的上表面不会高于第二芯片基座12的上表面，然其非限制性。
如图6所示，在某些实施例中，第二芯片基座12为L形而具有两支臂结构12a、12b，且两支臂结构12a、12b分别沿着第一方向X与第二方向Y延伸，两支臂结构分别邻近第一芯片基座11的X方向周缘与Y方向周缘，然其非限制性。
如图1所示，第一开关芯片2包括第一汲极21、第一源极22以及第一闸极23，第一汲极21电性连接第一芯片基座11，以间接地耦接输入电源Vin。第一开关芯片2包含金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET)，而可作为降压转换器(buck converter)的high-side FET，亦可简称为HS die，即连接于电压较高的一端的FET，例如输入电源Vin，然其非限制性。
第二开关芯片3包括第二汲极31、第二源极32以及第二闸极33。其中，第二汲极31的第一区域31a电性连接第二芯片基座12，第二汲极的第二区域31b电性连接第一源极22。第二开关芯片3包含金氧半场效晶体管(MOSFET)，而可作为降压转换器的low-side FET，亦可简称为LS die，即连接于电压较低的一端的FET，然其非限制性。
如图2所示，依据三维坐标系来描述芯片堆叠结构1各元件间的空间关系，且三维坐标系包括第一方向X、第二方向Y、第三方向Z，且此三方向彼此之间具有非零夹角。沿着第二方向Y，第一开关芯片2未被第二开关芯片3以及导线夹片4所遮蔽的部分包括第一芯片外露区2a，且第一闸极23位于第一芯片外露区2a，然其非限制性。沿着第一方向X，第二开关芯片3未被导电夹片4所遮蔽的部分包括第二芯片外露区3a，第二闸极33位于第二芯片外露区3a，然其非限制性。在第一方向X与第二方向Y构成的平面上，第一芯片基座11的基座外露区11a邻近接地引脚13的引脚外露区13a。
如图1、图2所示，导电夹片4包括与芯片端41以及导线架端42，芯片端41电性连接第二源极32，且导线架端42电性连接接地引脚13。
在某些实施例中，导电夹片4外形为L形而具有两支臂结构，两支臂结构分别沿着第一方向X与第三方向Z延伸，对应导线架端42的支臂结构沿着第三方向Z延伸至少一容置间距，对应芯片端41的支臂结构沿着第一方向X延伸。容置间距大于第二开关芯片3的厚度，使得第二开关芯片3可被容置在导电夹片4的芯片端41以及第一芯片基座11之间，然其非限制性。
如图1至图3所示，输入电容CAP的两端分别耦接在接地电位GND及输入电源Vin。输入电容CAP可选自陶瓷电容、薄膜电容、电解电容、钽质电容、聚合物电容等不同材质电容其中之一等，然其非限制性。
如图1所示，所述的芯片堆叠结构1更包括第一导电层61与第二导电层62。其中，第一导电层61涂布在第一开关芯片2的上表面。第二导电层62涂布在第二芯片基座12的上表面。第一导电层61的上表面实质对齐第二导电层62的上表面，且具有实质相同的高度，使第二开关芯片3的下表面实质水平地设置在第一导电层61上表面与第二导电层62上表面。
在某些实施例中，更包括第三导电层64，且可配置于下列位置其中之一：第一芯片基座11与第一汲极21之间、第二源极32与芯片端41之间或接地引脚13与导线架端42之间，然其非限制性。
在某些实施例中，第一导电层61、第二导电层62以及第三导电层64可选自导电胶(例如，包含氯化银(AgCl)、石墨、纳米碳管、石墨烯、铜、银、金或其各自合金的至少一者、或高分子材料结合金属粒子的异方性导电胶(anisotropic conductive film,ACF)等)、银胶或锡膏等不同导电材料其中之一，然其非限制性。
如图1、图3所示，输出电感Lo耦接在降压转换器输出端口Vo与输出节点SW之间，输入电容CAP耦接在降压转换器输入电源Vin与接地点GND之间。其中自输入电源Vin、经过第一开关芯片2而到达输出节点SW为影响降压转换器电路运作效率的第一路径L1；电流传导经过的具体结构还包括第一芯片基座11与第二芯片基座12。另外自输入电源Vin、经过第一开关芯片2、第二开关芯片3、接地电位GND、输入电容CAP再回到输入电源Vin为影响降压转换器电路运作效率的第二路径L2；电流传导经过的具体结构还包括第一芯片基座11、导电夹片4与接地引脚13。
进一步而言，第一开关芯片2的第一汲极21通常包含寄生电感LD1，且第一开关芯片2的第一源极22通常包含寄生电感LS1。第二开关芯片3的第二汲极31通常包含寄生电感LD2，且第二开关芯片3的第二源极32通常包含寄生电感LS2。当降压转换器模块使用较长布线时，上述寄生电感值会对应增加，进而会严重降低降压转换器电路运作效率。
值得一提的是，本发明的芯片堆叠结构1，相较现有技术而言，本发明使第二开关芯片3第二汲极31的第二区域31b直接黏贴于第一开关芯片2的第一源极22；并使第二开关芯片3第二汲极31的第一区域31a直接黏贴于第二芯片基座12，如此尽可能缩短第一源极22与第二汲极31之间导电路径，也缩短输入电源Vin与输出节点SW之间导电路径长度；如此可大幅降低寄生电感LS1以及寄生电感LD2，以降低第一路径L1、第二路径L2上第一开关芯片2与第二开关芯片3之间的电感效应，且缩短开关反应时间，然其非限制性。
为此，本发明的芯片堆叠结构1可使用两个具一般电极接点设置架构的场效晶体管(例如，闸极与源极位于晶粒同一面，汲极需较大面积而位于晶粒相对另一面)作为第一开关芯片2以及第二开关芯片3。第一开关芯片2两相对表面可分别电性连接第一芯片基座11以及第二开关芯片3的底部(例如，导电胶或锡膏等)形成导电路径。第二开关芯片3两相对表面可分别电性连接第一开关芯片2以及导电夹片4形成导电路径。相较现有技术，在第一方向X-第二方向Y平面上摆放两颗或两颗以上的场效晶体管的方式，本案第一开关芯片2与第二开关芯片3沿着第三方向Z而采用上下堆叠的设置方式，如此改善效益为：(1)可节省模块化元件于电路板上所占用面积的大小；以及(2)以上下堆叠方式设置第一开关芯片2与第二开关芯片3，第一源极22与第二汲极31之间导电路径长度仅为第三方向Z上第一导电层61的厚度；可避免受限平行设计的临界尺寸(critical dimension,CD)的限制，免除了两颗或两颗以上的场效晶体管之间用以电性连接的额外电路，降低第一开关芯片2与第二开关芯片3之间的阻抗，且借此消除第一开关芯片2与第二开关芯片3的电感效应(例如，减小寄生电感LS1以及寄生电感LD2)，提升导电以及导热的效率。
如图1～图2所示，针对第二路径L2中关于输入电源Vin、第一开关芯片2、第二开关芯片3的部分，电流先由较低的第一芯片基座11沿着第三方向Z上升到较高的导电夹片4芯片端41，再借由导电夹片4接地端42沿着第三方向Z下降到较低的接地引脚13，然后在X-Y平面上流动，流到接地引脚13的引脚外露区13a，再流过输入电容CAP，再回到第一芯片基座11的基座外露区11a。如此第二路径L2部分沿着第三方向Z使电荷向上流动，部分沿着第三方向Z使电荷向下流动，部分沿着X-Y平面使电荷向右流动，部分沿着X-Y平面使电荷向左流动，让第二路径L2各个部分在三个坐标方向延伸，如此避免受到第一开关芯片2、第二开关芯片3、输入电容CAP各元件在X-Y平面上的外形尺寸和电极位置限制，可有效缩短第二路径L2的总长度。
图4为本发明芯片堆叠结构的第二实施例的侧视示意图；图5为本发明芯片堆叠结构的第二实施例的俯视示意图；图7为本发明芯片堆叠结构的第二实施例的等效电路图。
如图4所示，本发明的第二实施例与前述第一实施例所述的芯片堆叠结构1大致相同，惟更包含第二导线架20以及控制芯片100。进一步而言，图4为图5由剖面线A切割而侧视的示意图。
第二导线架20包括彼此相对的第一导电面以及第二导电面。其中，第一导电面的第一区域20a对应于第二芯片基座12，且第一导电面的第二区域20b对应第一开关芯片2的第一源极22，第二导线架20、第二芯片基座12与第一源极22彼此电性连接。第二开关芯片3的第二汲极31电性连接第二导线架20的二导电面。进一步而言，第二导线架20的下表面实质水平地设置在第一导电层61的上表面与第二导电层62的上表面，然其非限制性。
请参阅图4，控制芯片100包括彼此相对的第一面(例如：底面)以及第二面(例如：顶面)。其中，第一面耦接于导电夹片4的芯片端41，且与第二开关芯片3相对设置。第二面包括多个接点100a，且这些接点100a各别可选择性地电性连接导信号引脚9、电夹片4、第一闸极23以及第二闸极33其中之一。导电夹片4电性连接接地引脚13，当第一开关芯片2与第二开关芯片3因导通关断状态改变而产生电磁辐射时，导电夹片4屏蔽电磁辐射，且降低电磁辐射抵达控制芯片100的强度，然其非限制性。
在某些实施例中，控制芯片100包含脉冲宽度调变集成电路(pulse widthmodulation integrated circuit,PWM IC)，用以输出包含脉冲宽度调变(PWM)的控制信号至第一开关芯片2的第一闸极23以及第二开关芯片3的第二闸极33，且控制第一开关芯片2以及第二开关芯片3的电流通道的导通或关断，然其非限制性。进一步而言，可对控制芯片100施予打线接合(wire bonding)制程，使控制芯片100借由金属线400与导电夹片4电性连接，且借由金属线400输出包含脉冲宽度调变(PWM)的控制信号至第一开关芯片2的第一闸极23以及第二开关芯片3的第二闸极33，然其非限制性。
如图4、图7所示，其中自输入电源Vin、经过第一开关芯片2而到达输出节点SW为影响降压转换器电路运作效率的第三路径L3；电流传导经过的具体结构还包括第一芯片基座11、第二导线架20与第二芯片基座12。另外自输入电源Vin、经过第一开关芯片2、第二开关芯片3、接地电位GND、输入电容CAP再回到输入电源Vin为影响降压转换器电路运作效率的第四路径L4；电流传导经过的具体结构还包括第一芯片基座11、第二导线架20、导电夹片4与接地引脚13。在某些实施例中，控制芯片100、第一开关芯片2及第二开关芯片3共同构成降压转换器(buck converter)电路。
如图5所示，在某些实施例中，第一芯片基座11未被第二导线架20、第二开关芯片3以及导线夹片4所遮蔽的部分包括基座外露区11a。进一步而言，沿着第二方向Y，第一开关芯片2未被第二导线架20、第二开关芯片3以及导线夹片4所遮蔽的部分包括第一芯片外露区2a。
综上所述，本发明的芯片堆叠结构可使用两个具一般架构的场效晶体管(例如，闸极与源极位于同一面，汲极位于相对另一面)作为第一开关芯片以及第二开关芯片。第一开关芯片可借由第一芯片基座以及第二开关芯片的底部(例如，导电胶或锡膏等)形成导电路径。第二开关芯片可借由电性连接第一芯片基座的第一开关芯片以及导电夹片形成导电路径。由于第一开关芯片与第二开关芯片采用上下堆叠的设置方式，相较现有技术的平面摆放两颗或两颗以上的场效晶体管的方式可节省模块化元件于电路板上所占用面积的大小，且以上下堆叠方式设置第一开关芯片与第二开关芯片免除了两颗或两颗以上的场效晶体管之间用以电性连接的额外电路，降低第一开关芯片与第二开关芯片之间的阻抗，且借此消除第一开关芯片与第二开关芯片的电感效应，提升导电以及导热的效率。
在某些实施例中，相较于现有技术的集成电路因接近电压源而易受场效晶体管产生的电磁辐射干扰的技术问题，本发明芯片堆叠结构还可更考虑将控制芯片设置于于最顶端的导电夹片上，如此一来不仅可更进一步地缩减芯片堆叠结构的面积，且可避免场效晶体管在通电时产生的电磁辐射干扰控制芯片的动作，然其非限制性。
为此，本发明芯片堆叠结构，相较现有技术具较短导电路径，可消除电感效应、降低开关反应时间，且提升散热效果，达到符合微小化以及高频化应用的目的。
以上所述，仅为本发明较佳具体实施例的详细说明与图式，惟本发明的特征并不局限于此，并非限制本发明，本发明的所有范围应以下述的权利要求为准，凡合于本发明权利要求的精神与其类似变化的实施例，皆应包含于本发明的范畴中，任何熟悉该项技艺者在本发明的领域内，可轻易思及的变化或修饰皆可涵盖在以下本案的专利范围。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (16)

1.一种芯片堆叠结构，其特征在于，包括：
一第一导线架，包括一第一芯片基座、一第二芯片基座以及一接地引脚；其中，该第一芯片基座耦接至一输入电源，该第二芯片基座耦接至一输出节点，该接地引脚耦接至一接地电位；
一第一开关芯片，包括一第一汲极、一第一源极以及一第一闸极，该第一汲极电性连接该第一芯片基座；
一第二开关芯片，包括一第二汲极、一第二源极以及一第二闸极；其中，该第二汲极的一第一区域电性连接该第二芯片基座，该第二汲极的一第二区域电性连接该第一源极；
一导电夹片，包括与一芯片端以及一导线架端，该芯片端电性连接该第二源极，且该导线架端电性连接该接地引脚；以及
一输入电容，该输入电容的两端分别耦接在该接地电位及该输入电源；
其中，沿着一第一方向，该第二芯片基座延伸超过该第一芯片基座周缘；沿着一第二方向，该接地引脚及该第一芯片基座均延伸超过该第二芯片基座周缘；该第一方向与该第二方向之间具有一非零夹角；
其中，该接地引脚未被导线夹片所遮蔽的部分包括一引脚外露区；该第一芯片基座未被该第二开关芯片以及该导线夹片所遮蔽的部分包括一基座外露区，该输入电容的两端分别耦接在该引脚外露区及该基座外露区。
2.根据权利要求1所述的芯片堆叠结构，其特征在于，沿着该第二方向，该第一开关芯片未被该第二芯片基座、该第二开关芯片以及该导线夹片所遮蔽的部分包括一第一芯片外露区，且该第一闸极位于该第一芯片外露区。
3.根据权利要求1所述的芯片堆叠结构，其特征在于，沿着该第一方向，该第二开关芯片未被该导电夹片所遮蔽的部分包括一第二芯片外露区，该第二闸极位于该第二芯片外露区。
4.根据权利要求1所述的芯片堆叠结构，其特征在于，该第一芯片基座的上表面低于该第二芯片基座的上表面至少一间隙高度，该间隙高度大于该第一开关芯片的厚度，当该第一开关芯片设置在该第一芯片基座，该第一开关芯片的上表面不会高于该第二芯片基座的上表面。
5.根据权利要求1所述的芯片堆叠结构，其特征在于，更包括一第一导电层与一第二导电层；其中，该第一导电层涂布在该第一开关芯片的上表面；该第二导电层涂布在该第二芯片基座的上表面；该第一导电层的上表面实质对齐该第二导电层的上表面，且具有实质相同的高度，使该第二开关芯片的下表面实质水平地设置在该第一导电层上表面与该第二导电层上表面。
6.根据权利要求1所述的芯片堆叠结构，其特征在于，该第二芯片基座具有L形的一两支臂结构，且该两支臂结构分别沿着该第一方向与该第二方向延伸，该两支臂结构分别邻近该第一芯片基座的两周缘。
7.根据权利要求1所述的芯片堆叠结构，其特征在于，该导电夹片具有L形的一两支臂结构，该两支臂结构分别沿着该第一方向与一第三方向延伸，该第一方向、该第二方向与该第三方向彼此之间具有一非零夹角，该导电夹片的该导线架端沿着该第三方向延伸至少一容置间距，该导电夹片的该芯片端沿着该第一方向延伸，该容置间距大于该第二开关芯片的厚度，使得该第二开关芯片容置在该导电夹片的该芯片端以及该第一芯片基座之间。
8.根据权利要求1所述的芯片堆叠结构，其特征在于，更包括一控制芯片，该控制芯片包括彼此相对的一第一面以及一第二面；其中，该第一面耦接于该导电夹片的芯片端，且与该第二开关芯片相对设置；该第二面包括多个接点，且能选择性地电性连接该导电夹片、该第一闸极以及该第二闸极至少其中之一；该导电夹片电性连接该接地引脚，当该第一开关芯片与该第二开关芯片因导通关断状态改变而产生一电磁辐射时，该导电夹片屏蔽该电磁辐射，且降低该电磁辐射抵达该控制芯片的强度。
9.一种芯片堆叠结构，其特征在于，包括：
一第一导线架，包括一第一芯片基座、一第二芯片基座以及一接地引脚；其中，该第一芯片基座耦接至一输入电源，该第二芯片基座耦接至一输出节点，该接地引脚耦接至一接地电位；
一第一开关芯片，包括一第一汲极、一第一源极以及一第一闸极，该第一汲极电性连接该第一芯片基座；
一第二导线架，包括彼此相对的一第一导电面以及一第二导电面；其中，该第一导电面的一第一区域对应于该第二芯片基座，且该第一导电面的一第二区域对应该第一开关芯片的该第一源极，该第二导线架、该第二芯片基座与该第一源极彼此电性连接；
一第二开关芯片，包括一第二汲极、一第二源极以及一第二闸极，该第二汲极电性连接该第二导线架的该第二导电面；
一导电夹片，包括与一芯片端以及一导线架端，该芯片端电性连接该第二源极，且该导线架端电性连接该接地引脚；以及
一输入电容，该输入电容的两端分别耦接在该接地电位及该输入电源；
其中，沿着一第一方向，该第二芯片基座延伸超过该第一芯片基座周缘；沿着一第二方向，该接地引脚及该第一芯片基座均延伸超过该第二芯片基座周缘；该第一方向与该第二方向之间具有一非零夹角；
其中，该接地引脚未被该导线夹片所遮蔽的部分包括一引脚外露区；该第一芯片基座未被该第二导线架、该第二开关芯片以及该导线夹片所遮蔽的部分包括一基座外露区，该输入电容的两端分别耦接在该引脚外露区及该基座外露区。
10.根据权利要求9所述的芯片堆叠结构，其特征在于，沿着该第二方向，该第一开关芯片未被该第二导线架、该第二开关芯片以及该导线夹片所遮蔽的部分包括一第一芯片外露区，且该第一闸极位于该第一芯片外露区。
11.根据权利要求9所述的芯片堆叠结构，其特征在于，沿着该第一方向，该第二开关芯片未被该导电夹片所遮蔽的部分包括一第二芯片外露区，该第二闸极位于该第二芯片外露区。
12.根据权利要求9所述的芯片堆叠结构，其特征在于，该第一芯片基座的上表面低于该第二芯片基座的上表面至少一间隙高度，该间隙高度大于该第一开关芯片的厚度，当该第一开关芯片设置在该第一芯片基座，该第一开关芯片的上表面不会高于该第二芯片基座的上表面。
13.根据权利要求9所述的芯片堆叠结构，其特征在于，更包括一第一导电层与一第二导电层；其中，该第一导电层涂布在该第一开关芯片的上表面；该第二导电层涂布在该第二芯片基座的上表面；该第一导电层的上表面实质对齐该第二导电层的上表面，且具有实质相同的高度，使该第二导线架的下表面实质水平地设置在该第一导电层的上表面与该第二导电层的上表面。
14.根据权利要求9所述的芯片堆叠结构，其特征在于，该第二芯片基座具有L形的一两支臂结构，且该两支臂结构分别沿着该第一方向与该第二方向延伸，该两支臂结构分别邻近该第一芯片基座的两周缘。
15.根据权利要求9所述的芯片堆叠结构，其特征在于，该导电夹片具有L形的一两支臂结构，该两支臂结构分别沿着该第一方向与一第三方向延伸，该第一方向、该第二方向与该第三方向彼此之间具有一非零夹角，该导电夹片的该导线架端沿着该第三方向延伸至少一容置间距，该导电夹片的芯片端沿着该第一方向延伸，该容置间距大于该第二开关芯片的厚度，使得该第二开关芯片容置在该导电夹片的该芯片端以及该第一芯片基座之间。
16.根据权利要求9所述的芯片堆叠结构，其特征在于，更包括一控制芯片，该控制芯片包括彼此相对的一第一面以及一第二面；其中，该第一面耦接于该导电夹片的该芯片端，且与该第二开关芯片相对设置；该第二面包括多个接点，且能选择性地电性连接该导电夹片、该第一闸极以及该第二闸极至少其中之一；该导电夹片电性连接该接地引脚，当该第一开关芯片与该第二开关芯片因导通关断状态改变而产生一电磁辐射时，该导电夹片屏蔽该电磁辐射，且降低该电磁辐射抵达该控制芯片的强度。
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TWI262743B (en) * 2005-10-12 2006-09-21 Au Optronics Corp A controlling element of an organic electro-luminescent display and manufacturing process thereof
US7615854B2 (en) * 2005-11-03 2009-11-10 International Rectifier Corporation Semiconductor package that includes stacked semiconductor die
JPWO2014136156A1 (ja) * 2013-03-08 2017-02-09 パナソニック株式会社 半導体装置
CN104716815B (zh) * 2013-12-16 2018-09-04 台达电子企业管理（上海）有限公司 功率电路及电源系统
EP3846216A1 (en) * 2019-12-30 2021-07-07 LG Display Co., Ltd. Display panel and repair method thereof

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