CN115148235A - 电源电路、半导体装置以及电源感测电路 - Google Patents

电源电路、半导体装置以及电源感测电路 Download PDF

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Abstract

本申请涉及电源电路、半导体装置以及电源感测电路。一种电源电路包括：至少一个电源检测器，所述至少一个电源检测器联接到经由引脚或焊盘输入的第一电源电压和提供给组件的第二电源电压二者，并且被配置为响应于第二电源电压的下降而输出从第一电源电压改变的感测电源电压；以及比较器，该比较器被配置为将感测电源电压与参考电压进行比较以输出电源感测结果。

Description

电源电路、半导体装置以及电源感测电路
技术领域
本文描述的本公开的各种实施方式涉及一种半导体装置，并且具体地，涉及一种用于监测半导体装置中的电源的设备和方法。
背景技术
半导体装置包括用于高效地控制和管理外部供应的电源的装置。半导体装置可以包括至少一个调节器。调节器可以被设计为生成恒定或稳定的电压并且将恒定或稳定的电压供应至半导体装置中所包括的负载。当外部供电不稳定或半导体装置内部的负载过大时，从调节器输出的电压可能会下降或波动。半导体装置可以包括用于检查或监测从调节器输出的电压降的感测电路。
发明内容
本公开的实施方式可以提供一种能够高效地管理半导体装置内部的电源的设备和方法。
根据本公开的实施方式的设备可以快速检测电源电压的下降，该电源电压的下降可能出现在由于内部操作或内部结构而导致提供给半导体装置的电源不稳定或电负载过大时。此外，另一实施方式可以提供一种能够检测半导体装置中已经出现电源电压下降的位置或区域的设备和方法。
当通过包括在半导体装置芯片中的多个引脚或焊盘提供电源时，可以针对每个对应引脚或焊盘设置能够感测电源电压的多个感测电路。多个感测电路联接到从半导体装置芯片的外部提供的第一电源电压和在半导体装置芯片的内部电路中使用的第二电源电压二者。当第二电源电压出现下降时，可以调整或改变第一电源电压。比较电路可以将第一电源电压的改变与参考电压进行比较以输出比较结果。
根据一个实施方式，比较电路可以选择性地连接到多个感测电路之一。比较电路可以在传送从多个感测电路中的每一个输出的第一电源电压的改变的过程中降低可能由寄生电容等引起的噪声。另外，感测电路可以通过检查或监测通过引脚或焊盘提供的第一电源电压而不是检查或监测直接提供给半导体装置芯片中的负载的第二电源电压，来识别第二电源电压的下降。进一步地，用于检查或监测第二电源电压的过程可能不影响第二电源电压的电平，使得可以避免该过程对第二电源电压的影响。
另外，根据一个实施方式，在另一位置使用的第二电源电压可以选择性地连接到第二电源电压下降的特定位置，以补偿第二电源电压的下降。
在一个实施方式中，电源电路可以包括：至少一个电源检测器，至少一个电源检测器联接到经由引脚或焊盘输入的第一电源电压和提供给组件的第二电源电压，并且被配置为响应于第二电源电压的下降而输出从第一电源电压改变的感测电源电压；以及比较器，比较器被配置为将感测电源电压与参考电压进行比较以输出电源感测结果。
至少一个电源检测器可以包括第一元件，第一元件被配置为接收第一电源电压，输出第二电源电压，并且将第一电源电压和第二电源电压之间的差值保持在预设值以下。
第一元件可以在第一电源电压与第二电源电压的差值等于或大于预设值时导通，并且在差值小于预设值时截止。
第一元件可以包括二极管，二极管包括联接到感测电源电压的阳极和联接到第二电源电压的阴极。
至少一个电源检测器可以包括：第二元件，第二元件被配置为选择性地传送第一电源电压；第三元件，第三元件被配置为保持由第二元件传送的第一电源电压的电平；以及第四元件，第四元件被配置为响应于感测信号而将通过第一元件和第三元件保持或改变的感测电源电压传送到比较器。
感测信号可以被输入到至少一个电源检测器和比较器。比较器可以在感测信号被激活时输出电源感测结果。
至少一个电源检测器可以包括N个电源检测器，并且感测信号可以包括多个感测信号。多个感测信号分别输入到N个电源检测器。当多个感测信号之一被激活时，比较器可以被配置为输出电源感测结果。
电源电路还可以包括至少一个开关，所述至少一个开关被配置为将N个电源检测器中的每一个联接到比较器。
在另一实施方式中，一种半导体装置可以包括：多个引脚或焊盘，其联接到从外部装置输入的第一电源电压；电源电路，其联接到多个引脚或焊盘，并且被配置为输出第二电源电压；以及多个内部电路，其联接到电源电路，并且被配置为使用第二电源电压来存储或处理数据项。电源电路可以包括：多个电源检测器，其分别联接到多个引脚或焊盘中的一个，并且被配置为响应于第二电源电压的下降而分别输出从第一电源电压改变的感测电源电压；以及比较器，其被配置位将从多个电源检测器中的一个输出的感测电源电压与参考电压进行比较以输出电源感测结果。
电源电路还可以包括低压差(LDO)调节器，LDO调节器被配置为接收第一电源电压并输出具有能够使由多个内部电路执行的操作稳定的最低输入/输出电压差值的第二电源电压。
电源电路还可以包括多个开关，多个开关被配置为将多个电源检测器中的每一个联接到比较器。
多个电源检测器中的每一个可以包括第一元件，第一元件被配置为接收第一电源电压，输出第二电源电压，并且将第一电源电压和第二电源电压之间的差值保持在预设值以下。
第一元件可以在第一电源电压与第二电源电压的差值等于或大于预设值时导通，并且在差值小于预设值时截止。
第一元件可以包括二极管，二极管包括联接到感测电源电压的阳极和联接到第二电源电压的阴极。
多个电源检测器中的每一个可以包括：第二元件，其被配置为选择性地传送第一电源电压；第三元件，其被配置为保持由第二元件传送的第一电源电压的电平；以及第四元件，其被配置为响应于感测信号而将通过第一元件和第三元件保持或改变的感测电源电压传送到比较器。
多个感测信号中的每一个可以被输入到多个电源检测器中的每一个和比较器。当多个感测信号中的一个被激活时，比较器可以输出与激活的感测信号相对应的电源感测结果。
当多个感测信号中的一个被激活时，比较器被配置为将响应于激活的感测信号而从多个电源检测器中的一个输出的感测电源电压与参考电压进行比较以输出电源感测结果。
在另一实施方式中，提供了一种电源感测电路，该电源感测电路联接到经由多个引脚或焊盘从外部装置输入的第一电源电压和提供给内部电路的第二电源电压，并且被配置为当第二电源电压出现改变时，将基于第二电源电压的改变而改变的第一电源电压与参考电压进行比较，以输出电源感测结果。电源感测电路可以在不影响第二电源电压的电平的情况下检测第二电源电压的改变。
电源感测电路可以包括二极管，二极管包括联接到第一电源电压的阳极和联接到第二电源电压的阴极，并且该二极管被配置为将第一电源电压与第二电源电压之间的差值保持在预设值以下。
当第一电源电压与第二电源电压之间的差值等于或大于预设值时，二极管可以导通，并且当差值小于预设值时，二极管可以截止。
在一个实施方式中，半导体电路可以包括：电源电路，该电源电路适合于从外部电源电压生成内部电源电压；以及负载电路，该负载电路适合于基于内部电源电压操作，该操作会引起内部电源电压的波动。电源电路可以包括：二极管，该二极管具有初始预充电到外部电源电压的电平的阳极和联接到内部电源电压的阴极，并且适合于感测阳极上的由于内部电源电压而改变的电平；以及比较器，该比较器适用于将感测电平与参考电平进行比较以生成比较结果。
附图说明
本文的描述参考了附图，其中，贯穿整个附图，相同的附图标记指代相同的部件。
图1例示了根据本公开的实施方式的半导体装置芯片。
图2例示了根据本公开的实施方式的数据处理系统。
图3例示了根据本公开的另一实施方式的半导体装置芯片。
图4例示了根据本公开的实施方式的电压传感器。
图5例示了根据本公开的实施方式的电源电路。
图6例示了根据本公开的实施方式的图5中所示的电源电路的操作。
图7例示了根据本公开的另一实施方式的电源电路。
具体实施方式
下面参照附图描述本公开的各个实施方式。然而，本公开的元件和特征可以不同地配置或布置以形成可作为所公开实施方式的任意实施方式的变形例的其它实施方式。
在本公开中，对包括在“一个实施方式”、“示例实施方式”、“一实施方式”、“另一实施方式”、“一些实施方式”、“各个实施方式”、“其它实施方式”、“另选实施方式”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用虽然旨在表示在本公开的一个或更多个实施方式中包括任何这样的特征，但是这样的特征可以组合或可以不必组合在相同的实施方式中。
在本公开中，术语“包括”、“包含”及其衍生词是开放式的。如所附权利要求中所使用的，这些术语指定所述元件的存在并且不排除一个或更多个其它元件的存在或添加。权利要求中的所述术语不排除该设备包括附加组件(例如，接口单元、电路等)。
在本公开中，各种单元、电路或其它组件可以被描述或要求保护为“配置为”执行一个或多个任务。在这种背景中，“配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来暗示结构。这样，即使在指定的块/单元/电路/组件当前未操作(例如，未开启或未激活)时，块/单元/电路/组件也可以被认为被配置为执行任务。与“配置为”语言一起使用的块/单元/电路/组件包括硬件，例如，电路、存储可执行以实现操作的编程指令的存储器等。另外，“配置为”可以包括由软件和/或固件(例如，执行软件的通用处理器或FPGA)操纵以按照能够执行所讨论的任务的方式操作的通用结构(例如，通用电路)。“配置为”还可以包括调整制造工艺(例如，半导体制造设施)以制造实现或执行一个或更多个任务的装置(例如，集成电路)。
如在本公开中使用的，术语“电路”或“逻辑”是指以下所述的全部：(a)仅硬件电路实现(诸如仅模拟和/或数字电路中的实现)和(b)电路和软件(和/或固件)的组合，诸如(如适用于)：(i)处理器的组合或(ii)处理器/软件(包括数字信号处理器)、软件和存储器的一部分，它们一起工作以使诸如移动电话或服务器之类的设备执行各种功能，以及(c)即使该软件或固件实际上并不存在，也需要针对操作的软件或固件的电路(诸如微处理器或微处理器的一部分)。“电路”或“逻辑”的这一定义适用于该术语在包括任何权利要求的本申请中的所有使用。作为进一步示例，如在本申请中所使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)或处理器的一部分及其(或它们)随附的软件和/或固件的实现。如果适用于特定的权利要求元素，则术语“电路”或“逻辑”还涵盖例如针对储存装置的集成电路。
如本文所用，术语“第一”、“第二”、“第三”等用作它们前面的名词的标签，并且不隐含任何类型的排序(例如，空间、时间、逻辑等等。)。术语“第一”和“第二”并不一定意味着第一值必须写在第二值之前。此外，尽管本文可以使用术语来标识各个元件，但是这些元件不受这些术语的限制。这些术语用于将具有相同或相似名称的一个元件与另一元件区分开来。例如，第一电路可以区别于第二电路。
此外，术语“基于”用于描述影响确定的一个或更多个因素。该术语不排除可能影响确定的附加因素。也就是说，确定可以仅基于那些因素或至少部分地基于那些因素。例如，短语“基于B确定A”，虽然在这种情况下，B是影响A的确定的因素，但这样的短语并不排除A的确定也基于C。在其它情况下，A可以仅基于B来确定。
在本文中，数据的项、数据项、数据条目或数据的条目可以是位的序列。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页、面向对象程序中的对象、数字消息、数字扫描图像、视频或音频信号的一部分、元数据或可由位的序列表示的任何其它实体。根据一个实施方式，数据项可以包括离散对象。根据另一实施方式，数据项可以包括两个不同组件之间的发送分组内的信息单元。
现在将参照附图描述本公开的实施方式，其中相同的附图标记表示相同的元件。
图1例示了根据本公开的实施方式的半导体装置芯片。
参照图1，半导体装置芯片200可以包括电子元件和电路以执行特定功能。半导体装置芯片200可以包括多个引脚或焊盘，并且可以通过多个引脚或焊盘接收或输出电源电压、数据项、命令或各种控制信号。包括在半导体装置芯片200中的电路或电子元件可以根据设计目的而变化，并且包括在半导体装置芯片中的多个引脚或焊盘的数量也可以根据设计而变化。
可以根据预设的功能或目的使用多个引脚或焊盘。例如，当多个引脚或焊盘当中的特定引脚或焊盘被设置为用于数据输入/输出时，与数据项相对应的电信号(例如，特定电压范围内的波形或电位)被发送到对应引脚或焊盘。此外，当电源电压被提供给特定引脚或焊盘时，特定引脚或焊盘可以用于接收用于包括在半导体装置芯片中的内部组件的操作的电源电压。
满足用户需求的诸如存储器系统或处理器的半导体装置已经被开发为以更高的速度操作并且消耗更少的电力。半导体装置芯片200可以包括多个电路或模块以执行各种功能。当执行多种功能的多个电路、模块或组件形成在多个不同的半导体芯片中时，在多个不同半导体芯片的电路、模块或组件之间传送数据和信号的过程中可能会出现延迟和噪声，从而导致存储器系统或处理器的操作性能降低。近来，半导体装置芯片200可以被设计为包括各种电路、模块或组件，从而提高半导体装置的性能并增加半导体装置的集成度。
由于多个电路、模块或组件被包括在单个半导体装置芯片200中，所以半导体装置芯片200内部的电负载的改变可能增加。参照图1，可以通过包括在半导体装置芯片中的多个引脚或焊盘来提供电源电压VCC，以操作包括在半导体装置芯片200中的多个电路、模块或组件。在半导体装置芯片200中包括用于分配和管理电源的附加电路而不是用于执行半导体装置的操作的电路、模块或组件可以成为提高半导体装置集成度的障碍。因此，为了向半导体装置芯片200中的多个电路、模块或组件提供电源电压，可以通过多个引脚或焊盘而不是单个引脚或焊盘来接收电源电压VCC。
根据实施方式，用于接收电源电压VCC的多个引脚或焊盘可以分散地布置在半导体装置芯片200的不同位置。当半导体装置芯片200被分成多个区域(虚线)时，可以在半导体装置芯片200的每个区域中设置用于接收电源电压VCC的至少一个引脚或焊盘。
当通过多个引脚或焊盘提供电源电压VCC以向多个电路、模块或组件供电时，可能难以检测在半导体装置芯片200中出现电力问题的位置。为了检测用于驱动多个电路、模块或组件的内部电源电压是否变得不稳定，单独检查或监测提供给多个电路、模块或组件中的每一个的内部电源电压实际上可能很难。特别地，当由多个电路、模块或组件执行操作时，内部电源电压可能由于电负载的增加或减少而不稳定。例如，由于负载的过度增加，可能会出现内部电源电压的下降。提供给多个电路、模块或组件中的至少一些的电源电压的下降可能导致半导体装置中的不期望的错误或严重影响半导体装置的操作性能。
根据本公开的实施方式的半导体装置可以包括能够高效地检测提供到多个电路、模块或组件中的电源电压的下降的设备。另外，即使当电源电压VCC可以通过多个引脚或焊盘输入并被提供给多个电路、模块或组件时，诸如电源电路之类的设备可以检查或监测半导体装置的特定位置或特定部分处的电源电压的改变或下降，并输出检查或监测结果。此外，基于关于在半导体装置内执行的内部操作的信息以及检测电源电压的改变或下降的检查或监测结果，设备可以确定在半导体装置内执行的哪个操作可能导致电源电压的不稳定和/或在半导体装置内执行特定操作的位置。即使在半导体装置的特定位置或部分处出现电源电压的下降，该设备也可以使用在半导体装置的另一位置或部分处提供的电源电压来补偿特定位置或部分处的电源电压的下降。
根据实施方式的诸如电源电路之类的设备可以适用于非易失性存储器装置或包括非易失性存储器装置的存储器系统。此外，根据另一实施方式，电源电路可以适用于易失性存储器装置或包括易失性存储器装置的存储器系统。电源电路还可以适用于针对特定目的而设计的处理器、系统IC等。在下文中，参照图1和图2，将描述根据实施方式的在包括电源电路的半导体装置芯片中实现的存储器系统。
图2例示了根据本公开的实施方式的数据处理系统。
参照图2，数据处理系统100可以包括与存储器系统(诸如存储器系统110)接合或联接的主机102。例如，主机102和存储器系统110可以经由数据总线、主机线缆等彼此联接以执行数据通信。
存储器系统110可以包括存储器装置150和控制器130。存储器系统110中的存储器装置150和控制器130可以被认为是彼此物理分离的组件或元件。存储器装置150和控制器130可以经由至少一个数据路径连接。例如，数据路径可以包括通道和/或通路(way)。
根据一个实施方式，存储器装置150和控制器130可以是在功能上划分的组件或元件。此外，根据一个实施方式，可以利用图1所示的单个半导体装置芯片200或多个半导体装置芯片来实现存储器装置150和控制器130。根据实施方式，当可能需要存储器系统110具有更高的集成度时，存储器装置150和控制器130可以被包括在单个半导体装置芯片200中。控制器130可以响应于从外部装置输入的请求而执行数据输入/输出操作。例如，当控制器130响应于从外部装置输入的读取请求而执行读取操作时，存储在存储器装置150中所包括的多个非易失性存储器单元中的数据被传送到控制器130。
如图2所示，存储器装置150可以包括多个存储块152、154、156。存储块152、154、156可以被理解为通过单个擦除操作将数据一起去除的一组非易失性存储器单元。尽管未示出，但是存储块152、154、156可以包括作为在单个编程操作期间一起存储数据或在单个读取操作期间一起输出数据的一组非易失性存储器单元的页。例如，一个存储块可以包括多个页。
例如，存储器装置150可以包括多个存储器平面或多个存储器晶片。根据一个实施方式，存储器平面可以被认为是逻辑分区或物理分区，其包括至少一个存储块、能够控制包括多个非易失性存储器单元的阵列的驱动电路以及可临时存储输入到非易失性存储器单元或从非易失性存储器单元输出的数据的缓冲器。
另外，根据实施方式，存储器晶片可以包括至少一个存储器平面。存储器晶片可以理解为在物理上可区分的基板上实现的一组组件。每个存储器晶片可以通过数据路径连接到控制器130。每个存储器晶片可以包括用于与控制器130交换数据项和信号的接口。
根据一个实施方式，存储器装置150可以包括至少一个存储块152、154、156、至少一个存储器平面或至少一个存储器晶片。图2所示的存储器装置150的内部配置可以根据存储器系统110的性能而不同。本公开的实施方式不限于图2所示的内部配置。
参照图2，存储器装置150可以包括能够将至少一些电压提供到存储块152、154、156中的电源电路170。电源电路170可以将读取电压Vrd、编程电压Vprog、通过电压Vpass或擦除电压Vers提供到存储块中所包括的非易失性存储器单元中。例如，在用于读取存储在存储块152、154、156中所包括的非易失性存储器单元中的数据的读取操作期间，电源电路170可以将读取电压Vrd提供到被选非易失性存储器单元中。在用于将数据存储在存储块152、154、156中所包括的非易失性存储器单元中的编程操作期间，电源电路170可以将编程电压Vprog提供到被选非易失性存储器单元中。此外，在对被选非易失性存储器单元执行的读取操作或编程操作期间，电源电路170可以将通过电压Vpass提供到未选非易失性存储器单元中。在用于擦除存储在存储块152、154、156中所包括的非易失性存储器单元中的数据的擦除操作期间，电源电路170可以将擦除电压Vers提供到存储块中。
存储器装置150可以存储关于基于执行哪个操作而提供给存储块152、154、156的各种电压的信息。例如，当存储块152、154、156中的非易失性存储器单元可以存储多位数据时，可能需要用于识别或读取多位数据项的多个电平的读取电压Vrd。存储器装置150可以包括包含对应于多个电平的读取电压Vrd的信息的表，多个电平的读取电压Vrd与多位数据项对应。例如，该表可以包括存储在寄存器中的偏置值，每个偏置值与特定电平的读取电压Vrd相对应。针对用于读取操作的读取电压Vrd的偏置值的数量可以被限制在预设范围内。此外，偏置值可以被量化。
存储器装置150中的电源电路170可以基于电源电压VCC生成具有各种电平的多个电压。在该操作中，可以增加或减少电负载的量。例如，当在存储器装置150中重复生成和使用诸如编程电压Vprog之类的高电平电压时，电负载可能迅速增加，使得可能出现电源电压VCC的暂时下降。参照图3，半导体装置芯片200中的电源电路210可以检测电源电压VCC的下降并将检测结果输出到控制器130。
主机102可以包括便携式电子装置(例如，移动电话、MP3播放器、膝上型计算机等)或非便携式电子装置(例如，台式计算机、游戏机、电视机、投影仪等)。
主机102还可以包括能够控制在主机102中执行的功能和操作的至少一个操作系统(OS)。OS可以提供在操作上与存储器系统110接合的主机102与打算在存储器系统110中存储数据的用户之间的互操作性。OS可以支持与用户请求相对应的功能和操作。作为示例而非限制，OS可以根据主机102的移动性分为通用操作系统和移动操作系统。通用操作系统可以根据系统需求或用户环境分为个人操作系统和企业操作系统。与个人操作系统相比，企业操作系统可以专门用于保护和支持高性能计算。
移动操作系统可倾向于支持用于移动性的服务或功能(例如，省电功能)。主机102可以包括多个操作系统。主机102可以执行与用户的请求相对应的、与存储器系统110互锁的多个操作系统。主机102可以将与用户请求相对应的多个命令发送到存储器系统110中，从而在存储器系统110内执行与多个命令相对应的操作。
存储器系统110中的控制器130可以响应于从主机102输入的请求或命令而控制存储器装置150。例如，控制器130可以执行读取操作以将从存储器装置150读取的数据提供给主机102并且可以执行写入操作(或编程操作)以将从主机102输入的数据存储在存储器装置150中。为了执行数据输入/输出(I/O)操作，控制器130可以控制和管理读取数据、编程数据、擦除数据等的内部操作。
根据一个实施方式，控制器130可以包括主机接口132、处理器134、纠错电路(ECC)138、电源管理单元(PMU)140、存储器接口142和存储器144。如图2所示的控制器130中所包括的组件可以根据关于存储器系统110的结构、功能、操作性能等而变化。
例如，根据主机接口的协议，存储器系统110可以用可与主机102电联接的各种类型的储存装置中的任意一种来实现。合适的储存装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)储存装置、通用闪存(UFS)装置、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒等。根据存储器系统110的实现，可以向控制器130添加组件或从控制器130省略组件。
主机102和存储器系统110各自可以包括用于根据一个或更多个预定协议发送和接收信号、数据等的控制器或接口。例如，存储器系统110中的主机接口132可以包括能够向主机102发送信号、数据等或从主机102接收信号、数据等的设备。
包括在控制器130中的主机接口132可以接收从主机102输入的信号、命令(或请求)和/或数据。例如，主机102和存储器系统110可以使用预定协议在它们之间发送和接收数据。由主机102和存储器系统110支持的用于发送和接收数据的数据通信或接口的一组规则或程序的示例包括通用串行总线(USB)、多媒体卡(MMC)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、快速外围组件互连(PCIe或PCI-e)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、移动行业处理器接口(MIPI)等。根据一个实施方式，主机接口132是用于与主机102交换数据的层的类型，并且由称为主机接口层(HIL)的固件实现或由其驱动。
集成驱动电子设备(IDE)或高级技术附件(ATA)可以用作发送和接收数据的接口之一，并且例如可以使用包括并联连接的40条导线的线缆以支持主机102和存储器系统110之间的数据发送和数据接收。当多个存储器系统110连接到单个主机102时，多个存储器系统110可以通过使用多个存储器系统110连接到的位置或指拨开关(dip switch)来划分为主和从。被设置为主的存储器系统110可以用作主存储器装置。IDE(ATA)可以包括例如快速ATA、ATAPI或增强型IDE(EIDE)。
串行高级技术附件(SATA)接口是与集成驱动电子设备(IDE)装置使用的并行数据通信接口的各种ATA标准可兼容的串行数据通信接口的类型。IDE接口中的40条导线可以在SATA接口中减少到6条导线。例如，针对IDE的40个并行信号可以转换为针对SATA接口的6个串行信号。SATA接口因其更快的数据发送和接收速率、以及在用于数据发送和接收的主机102中较少的资源消耗而被广泛使用。SATA接口可以将最多30个外部装置连接到包括在主机102中的单个收发器。另外，SATA接口可以支持即使在主机102和另一装置之间正在执行数据通信时也允许外部装置附接到主机102或从主机102分离的热插拔(hot plugging)。因此，即使当主机102被通电时，存储器系统110也可以作为附加装置(如通用串行总线(USB)支持的装置)连接或断开。例如，在具有eSATA端口的主机102中，存储器系统110可以像外部硬盘一样自由地附接到主机102或从主机102分离。
小型计算机系统接口(SCSI)是用于将计算机或服务器与其它外围装置连接起来的串行数据通信接口的类型。与诸如IDE和SATA之类的其它接口相比，SCSI可以提供高发送速度。在SCSI中，主机102和至少一个外围装置(例如，存储器系统110)串联连接，但是主机102和每个外围装置之间的数据发送和接收可以通过并行数据通信来执行。在SCSI中，很容易将诸如存储器系统110之类的装置连接到主机102或从主机102断开。SCSI可以支持15个其它装置到包括在主机102中的单个收发器的连接。
串行附接SCSI(SAS)可以理解为SCSI的串行数据通信版本。在SAS中，主机102和多个外围装置串联连接，主机102和每个外围装置之间的数据发送和接收可以按串行数据通信方案执行。SAS可以支持主机102和外围装置之间的通过串行线缆而不是并行线缆的连接，以容易地管理使用SAS的设备并且增强或提高操作可靠性和通信性能。SAS可以支持将八个外部装置连接到包括在主机102中的单个收发器。
快速非易失性存储器(NVMe)是至少基于设计为提高配备有非易失性存储器系统110的主机102、服务器、计算装置等的性能和设计灵活性的快速外围组件互连(PCIe)的接口类型。PCIe可以使用插槽或特定线缆来连接计算装置(例如，主机102)和外围装置(例如，存储器系统110)。例如，PCIe可以使用多个引脚(例如，18个引脚、32个引脚、49个引脚或82个引脚)和至少一条导线(例如，x1、x4、x8或x16)来实现每秒数百MB以上(例如，250MB/s、500MB/s、984.6250MB/s或1969MB/s)的高速数据通信。根据实施方式，PCIe方案可以实现每秒数十至数百千兆比特的带宽。NVMe可以支持比硬盘快的诸如SSD的非易失性存储器系统110的操作速度。
根据实施方式，主机102和存储器系统110可以通过通用串行总线(USB)连接。通用串行总线(USB)是可在主机102和外围装置(诸如键盘、鼠标、操纵杆、打印机、扫描仪、储存装置、调制解调器、摄像机等)之间提供经济高效的标准连接的可扩展、可热插拔的即插即用串行接口。诸如存储器系统110的多个外围装置可以联接到包括在主机102中的单个收发器。
参照图2，纠错电路138可以纠正从存储器装置150读取的数据的错误位，并且可以包括纠错码(ECC)编码器和ECC解码器。ECC编码器可以对要在存储器装置150中编程的数据执行纠错编码以生成添加了奇偶校验位的编码数据，并将编码数据存储在存储器装置150中。当控制器130读取存储在存储器装置150中的数据时，ECC解码器可以检测并纠正从存储器装置150读取的数据中所包含的错误位。例如，在对从存储器装置150读取的数据执行纠错解码后，纠错电路138确定纠错解码是否成功，并且基于纠错解码的结果输出指令信号(例如，纠正成功信号或纠正失败信号)。纠错电路138可以使用针对存储在存储器装置150中的数据在ECC编码过程期间生成的奇偶校验位，以便纠正读取数据的错误位。当错误位的数量大于或等于可纠正错误位的数量时，纠错电路138可以不纠正错误位而是可以输出指示纠正错误位失败的纠正失败信号。
根据实施方式，纠错电路138可以基于诸如低密度奇偶校验(LDPC)码、Bose-Chaudhuri-Hocquenghem(BCH)码、turbo码、Reed-Solomon(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等的编码调制执行纠错操作。纠错电路138可以包括用于基于上述代码中的至少一种执行纠错操作的所有电路、模块、系统和/或装置。
例如，ECC解码器可以对从存储器装置150发送的数据执行硬判决解码或软判决解码。硬判决解码可以理解为针对纠错广泛分类的两种方法之一。硬判决解码可以包括通过从存储器装置150中的非易失性存储器单元读取“0”或“1”的数字数据来纠正错误位的操作。因为硬判决解码处理二进制逻辑信号，所以电路/算法设计或配置可以比软判决解码更简单并且处理速度可以更快。
软判决解码可以通过两个或更多个量化值(例如，多位数据、近似值、模拟值等)来量化存储器装置150中的非易失性存储器单元的阈值电压，以便基于两个或更多个量化值来纠正错误位。控制器130可以从存储器装置150中的多个非易失性存储器单元接收两个或更多个字母或量化值，然后基于通过将量化值表征为诸如条件概率或似然的信息的组合而生成的信息来执行解码。
根据一个实施方式，ECC解码器可以使用在针对软判决解码设计的方法当中的低密度奇偶校验和生成矩阵(LDPC-GM)码。低密度奇偶校验(LDPC)码使用这样的算法，该算法可以根据可靠性按照数个位从存储器装置150读取数据的值，而不是像硬判决解码那样只是数据1或0，并且通过消息交换迭代重复，以提高值的可靠性。然后，这些值最终被确定为数据1或0。例如，使用LDPC码的解码算法可以理解为概率解码。与从非易失性存储器单元输出的值被编码为0或1的硬判决解码相比，软判决解码可以基于随机信息确定存储在非易失性存储器单元中的值。关于位翻转(这可以被认为是可能出现在存储器装置150中的错误)，软判决解码可以提供提高的纠正错误和恢复数据的概率，以及提供纠正数据的可靠性和稳定性。LDPC-GM码可以具有其中内部LDGM码可以与高速LDPC码串联连接的方案。
根据一个实施方式，ECC解码器可以使用例如针对软判决解码的低密度奇偶校验卷积码(LDPC-CC)。LDPC-CC可以具有使用基于可变块长度和移位寄存器的线性时间编码和流水线解码的方案。
根据一个实施方式，ECC解码器可以使用例如针对软判决解码的对数似然比Turbo码(LLR-TC)。对数似然比(LLR)可以计算为针对采样值与理想值之间的距离的非线性函数。另外，Turbo码(TC)可以包括二维或三维的简单码(例如，汉明码)，并且在行方向和列方向上重复解码以提高值的可靠性。
电源管理单元(PMU)140可以控制提供给控制器130的电源。PMU 140可以监测提供给存储器系统110的电源(例如，提供给控制器130的电压)并且将电源提供给控制器130中所包括的组件。PMU 140不仅可以检测通电或断电，而且可以在提供给存储器系统110的电源不稳定时生成触发信号以使存储器系统110紧急备份当前状态。根据一个实施方式，PMU140可以包括能够积累可在紧急情况下使用的电源的装置或组件。
根据一个实施方式，PMU 140可以从包括在参照图1和图4描述的半导体装置芯片中的电源电路210接收关于电源电压的下降的检测结果。PMU 140可以响应于检测结果而检查在存储器系统110中执行的操作的安全性。此外，根据一个实施方式，PMU 140可以响应于检测结果而暂时停止存储器系统110的操作，或者可以在怀疑操作的安全性或完整性时使操作再次执行。
存储器接口142可以用作用于处理在控制器130和存储器装置150之间传送的命令和数据的接口，以便使控制器130响应于从主机102输入的命令或请求而控制存储器装置150。在存储器装置150是闪存存储器的情况下，存储器接口142可以在处理器134的控制下生成针对存储器装置150的控制信号并且可以处理输入到存储器装置150或从存储器装置150输出的数据。
例如，当存储器装置150包括NAND闪存存储器时，存储器接口142包括NAND闪存控制器(NFC)。存储器接口142可以提供用于处理控制器130和存储器装置150之间的命令和数据的接口。根据实施方式，存储器接口142可以通过用于与存储器装置150交换数据的称为闪存接口层(FIL)的固件来实现或由其驱动。
根据一个实施方式，存储器接口142可以支持开放式NAND闪存接口(ONFi)、切换模式等，以用于与存储器装置150的数据输入/输出。例如，ONFi可以使用包括能够支持以8位或16位数据为单位的双向发送和接收的至少一条信号线的数据路径(例如，通道、通路等)。控制器130与存储器装置150之间的数据通信可以通过关于异步单数据速率(SDR)、同步双数据速率(DDR)、双倍数据速率(DDR)等的至少一个接口来实现。
存储器144可以用作存储器系统110或控制器130的工作存储器，同时临时存储在存储器系统110和控制器130中执行的操作的事务数据。例如，在读取数据被输出到主机102之前，存储器144可以响应于来自主机102的读取请求而临时存储从存储器装置150输出的读取数据。另外，控制器130可以在将从主机102输入的写入数据编程在存储器装置150中之前将写入数据临时存储在存储器144中。当控制器130控制存储器装置150的诸如数据读取操作、数据写入或编程操作、数据擦除操作等的操作时，在存储器系统110的控制器130和存储器装置150之间发送的数据可以临时存储在存储器144中。
除了读取数据或写入数据之外，存储器144可以存储用于在主机102和存储器装置150之间输入或输出数据的信息(例如，映射数据、读取请求、编程请求等)。根据一个实施方式，存储器144可以包括命令队列、编程存储器、数据存储器、写入缓冲器/高速缓存、读取缓冲器/高速缓存、数据缓冲器/高速缓存、映射缓冲器/高速缓存等中的一个或更多个。控制器130可以在存储器144中针对被建立以执行数据输入/输出操作的组件分配一些储存空间。例如，在存储器144中建立的写入缓冲器可以用于临时存储经受编程操作的目标数据。
在一个实施方式中，存储器144可以用易失性存储器来实现。例如，存储器144可以用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或这两者来实现。尽管图2例示了例如设置在控制器130内的存储器144，但是实施方式不限于此。存储器144可以位于控制器130的内部或外部。例如，存储器144可以由具有在存储器144和控制器130之间传送数据和/或信号的存储器接口的外部易失性存储器来实现。
处理器134可以控制存储器系统110的整体操作。例如，处理器134可以响应于从主机102输入的写入请求或读取请求而控制存储器装置150的编程操作或读取操作。根据一个实施方式，处理器134可以执行固件以控制存储器系统110中的编程操作或读取操作。在本文中，固件可以被称为闪存转换层(FTL)。将参照图3和图4详细描述FTL的示例。根据实施方式，处理器134可以用微处理器、中央处理单元(CPU)等来实现。
根据一个实施方式，存储器系统110可以用至少一个多核处理器来实现。多核处理器是其中集成了被视为不同处理区域的两个或更多个核的电路或芯片的类型。例如，当多核处理器中的多个核独立地驱动或执行多个闪存转换层(FTL)时，可以提高存储器系统110的数据输入/输出速度(或性能)。根据一个实施方式，存储器系统110中的数据输入/输出(I/O)操作可以通过多核处理器中的不同核独立执行。
控制器130中的处理器134可以执行与从主机102输入的请求或命令相对应的操作。此外，存储器系统110可以执行独立于从主机102输入的命令或请求的操作。在一种情况下，控制器130响应于从主机102输入的请求或命令而执行的操作可以被认为是前台操作，而控制器130独立于从主机102输入的请求或命令而执行的操作可以被认为是后台操作。控制器130可以执行用于读取、写入或擦除存储器装置150中的数据的前台或后台操作。另外，与从主机102发送的作为设置命令的设置参数命令或设置特征命令相对应的参数设置操作可以被认为是前台操作。作为在没有从主机102发送的命令的情况下执行的后台操作，控制器130可以执行垃圾收集(GC)、损耗均衡(WL)、用于识别和处理坏块的坏块管理等。
根据一个实施方式，可以执行基本相似的操作作为前台操作和后台操作两者。例如，当存储器系统110响应于从主机102输入的请求或命令而执行垃圾收集(例如，手动GC)时，垃圾收集可以被认为是前台操作。当存储器系统110独立于主机102而执行垃圾收集(例如，自动GC)时，垃圾收集可以被认为是后台操作。
当存储器装置150包括各自具有多个非易失性存储器单元的多个晶片(或多个芯片)时，控制器130可以执行关于从主机102输入的多个请求或命令的并行处理，以提高存储器系统110的性能。例如，所发送的请求或命令可以被分成包括存储器装置150中所包括的多个平面、多个晶片或多个芯片中的至少一些的多个组，并且在每个平面、每个晶片或每个芯片中单独或并行处理请求或命令的多个组。
控制器130中的存储器接口142可以通过至少一个通道和至少一个通路连接到存储器装置150中的多个晶片或多个芯片。当控制器130响应于与包括非易失性存储器单元的多个页相关联的请求或命令而通过每个通道或每个通路在多个晶片中分配和存储数据时，与请求或命令相对应的多个操作可以在多个晶片或多个平面中同时或并行执行。这种处理方法或方案可以被认为是交织方法。因为通过以交织方法操作来增加存储器系统110的数据输入/输出速度，所以可以提高存储器系统110的数据I/O性能。
通过示例而非限制，控制器130可以识别与包括在存储器装置150中的多个晶片相关联的多个通道(或通路)的状态。控制器130可以将每个通道或每个通路的状态确定为忙碌状态、就绪状态、活动状态、空闲状态、正常状态和异常状态之一。控制器通过哪个通道或通路传递指令(和/或数据)的确定可以与物理块地址相关联。控制器130可以参考从存储器装置150传递的描述符。描述符可以包括描述关于存储器装置150的某些事项的参数的块或页。描述符可以具有预定格式或结构。例如，描述符可以包括装置描述符、配置描述符、单元描述符等。控制器130可以参考或使用描述符来确定使用哪个通道或通路来交换指令或数据。
参照图2，存储器系统110中的存储器装置150可以包括多个存储块152、154、156。多个存储块152、154、156中的每一个包括多个非易失性存储器单元。根据一个实施方式，存储块152、154、156可以是一起擦除的一组非易失性存储器单元。存储块152、154、156可以包括作为一起读取或编程的一组非易失性存储器单元的多个页。
在一个实施方式中，每个存储块152、154或156可以具有用于高集成度的三维层叠结构。此外，存储器装置150可以包括多个晶片，每个晶片包括多个平面，每个平面包括多个存储块152、154、156。可以根据存储器系统110的性能来改变存储器装置150的配置。
图2例示了包括多个存储块152、154和156的存储器装置150。根据可以存储在一个存储器单元中的位数，多个存储块152、154和156可以是单级单元(SLC)存储块、多级单元(MLC)存储块等中的任意一种。SLC存储块包括由存储器单元实现的多个页，每个存储器单元存储一位数据。SLC存储块可以具有比MLC存储块更高的数据I/O操作性能和更高的耐用性。MLC存储块包括由存储器单元实现的多个页，每个存储器单元存储多位数据(例如，两位或更多位数据)。与SLC存储块相比，MLC存储块针对相同的空间可以具有更大的储存容量。从储存容量的角度来看，MLC存储块可以被高度集成。
在实施方式中，存储器装置150可以用诸如双级单元(DLC)存储块、三级单元(TLC)存储块、四级单元(QLC)存储块及其组合的MLC存储块来实现。DLC存储块可以包括由存储器单元实现的多个页，每个存储器单元能够存储2位数据。TLC存储块可以包括由存储器单元实现的多个页，每个存储器单元能够存储3位数据。QLC存储块可以包括由存储器单元实现的多个页，每个存储器单元能够存储4位数据。在另一实施方式中，存储器装置150可以用包括由存储器单元实现的多个页的块来实现，每个存储器单元能够存储五位或更多位数据。
根据一个实施方式，控制器130可以使用包括在存储器装置150中的MLC存储块作为在一个存储器单元中存储一位数据的SLC存储块。多级单元(MLC)存储块的数据输入/输出速度可能比SLC存储块的数据输入/输出速度慢。也就是说，当MLC存储块用作SLC存储块时，可以减少用于读取或编程操作的裕度。例如，当MLC存储块用作SLC存储块时，控制器130可以以更高的速度执行数据输入/输出操作。因此，因为缓冲器可能需要高数据输入/输出速度以提高存储器系统110的性能，所以控制器130可以使用MLC存储块作为SLC缓冲器来临时存储数据。
此外，根据实施方式，控制器130可以在对包括在存储器装置150中的特定MLC存储块不执行擦除操作的情况下在MLC中多次编程数据。通常，非易失性存储器单元不支持数据重写。然而，控制器130可以使用MLC能够存储多位数据的特征在MLC中多次编程1位数据。针对MLC重写操作，当1位数据被编程在MLC中时，控制器130可以将编程次数存储为单独的操作信息。根据一个实施方式，在各自都存储了另一位数据的相同MLC中编程另一个1位数据之前，可以执行用于使MLC的阈值电压均衡的操作。
在一个实施方式中，存储器装置150被实现为诸如闪存存储器(例如，NAND闪存存储器、NOR闪存存储器等)的非易失性存储器。在另一实施方式中，存储器装置150可以由相变随机存取存储器(PCRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)和自旋转移力矩磁性随机存取存储器(STT-MRAM)等中的至少一种来实现。
图3例示了根据本公开的另一实施方式的半导体装置芯片。
参照图3，半导体装置芯片200可以包括：引脚或焊盘，电源电压VCC通过引脚或焊盘输入；电源电路210，电源电路210被配置为基于通过引脚或焊盘发送的外部电源电压VCCE生成内部电源电压VCCI；以及组件220，组件220由内部电源电压VCCI驱动。在本文中，外部电源电压VCCE是从外部装置通过引脚或焊盘输入的电源电压，而内部电源电压VCCI被施加到组件220。外部电源电压VCCE和内部电源电压VCCI彼此电联接，并且电源电路或任何元件(例如，转换或开关元件)通常可以布置在外部电源电压VCCE和内部电源电压VCCI之间。
根据一个实施方式，图3所示的组件220可以包括图2中描述的存储块152、154、156和电源电路170。组件220的电负载可以基于通过存储块152、154、156和电源电路170执行的操作而变化。根据另一实施方式，组件220可以包括图2所示的控制器130中的至少一些模块或电路。
根据一个实施方式，电源电路210可以包括电压调节器212和电压传感器214。电压调节器212可以用于向诸如存储器系统110的电子装置提供稳定的电源。通常，电压调节器212可以分为线性调节器和开关调节器。开关调节器的示例可以是DC-DC转换器。虽然DC-DC转换器可以具有高转换效率，但是与线性调节器的输出电压相比，DC-DC转换器的输出电压会包含很多噪声。线性调节器的示例可以是低压差(LDO)调节器。LDO调节器可以具有低转换效率。但是，LDO调节器可以具有快响应速度。另外，与DC-DC转换器的输出电压相比，LDO调节器的输出电压可以包括更少量的噪声。通常，LDO调节器能够适用于对噪声敏感的装置或需要高性能驱动的装置。例如，可以补偿DC-DC转换器缺点的LDO调节器可以适用于高速操作的存储器系统110。电压调节器212可以基于外部电源电压VCCE输出内部电源电压VCCI。
电压传感器214可以检测内部电源电压VCCI的改变或下降。如图1所示，由于组件220执行的操作，内部电源电压VCCI会在半导体装置芯片200中的不同位置和区域处波动(例如，出现压降现象)。例如，随着芯片尺寸的增加，电源轨的长度和电源线的电阻可能增加。当由于组件220的操作而同时消耗大量电流时，可能出现内部电源电压VCCI的下降。因为电源线的电压下降直接影响晶体管栅极的处理速度，所以可能使诸如存储器系统110或存储器装置150的半导体装置的性能劣化。
当电压传感器214直接感测内部电源电压VCCI的电平以检测内部电源电压VCCI的下降时，提供内部电源电压VCCI的电负载或负担可能增加。当电压传感器214可能增加电负载时，内部电源电压VCCI的下降可能会劣化(例如，更大或更长时间)。内部电源电压VCCI的劣化下降会不利地影响半导体装置的性能。因此，根据实施方式的电压传感器214可以基于作为响应于内部电源电压VCCI的下降而波动的外部电源电压的感测电源电压VCCE_S来检测内部电源电压VCCI的下降，以输出检测结果，这将在下文中描述。
图4例示了根据本公开的实施方式的电压传感器。
参照图4，电压传感器214可以包括电压检测器242和电压比较器244。电压传感器214联接到外部电源电压VCCE和内部电源电压VCCI。电压传感器214可以输出与内部电源电压VCCI的下降有关的检测结果SENSE_OUT。电压检测器242和电压比较器244可以由感测信号SENSING_X控制。
参照图4，电源电压VCC可以通过多个引脚或焊盘提供给半导体装置芯片200。根据实施方式，电压传感器214可以包括多个电压检测器242，每个电压检测器联接到内部电源电压VCCI和与通过多个引脚或焊盘提供的电源电压VCC相对应的外部电源电压VCCE。根据一个实施方式，尽管电压传感器214包括多个电压检测器242，但是可以在电压传感器214中包括单个比较器244。
感测信号SENSING_X可以控制电压检测器242和电压比较器244。当不同的感测信号SENSING_X被输入到多个电压检测器242之一并被激活时，对应感测信号SENSING_X可以被输入到比较器244。当电压检测器242和电压比较器244响应于感测信号SENSING_X而操作时，可以基于输入到与半导体装置芯片220的施加有电源电压VCC的多个引脚或焊盘中的每一个相对应的电压检测器242之一的感测信号SENSING_X来识别区域或位置。因此，可以选择性地检测在与感测信号SENSING_X相对应的特定区域或位置处提供的内部电源电压VCCI的改变。
电压检测器242联接到外部电源电压VCCE和内部电源电压VCCI。然而，电压检测器242可以响应于内部电源电压VCCI的改变而引起感测电源电压VCCE_S的改变。电压检测器242可以向电压比较器244输出根据内部电源电压VCCI的改变从外部电源电压VCCE改变的感测电源电压VCCE_S。如果电压检测器242检测到内部电源电压VCCI的下降并将内部电源电压VCCI输出到比较器244以将内部电源电压VCCI与参考电压进行比较，则可能增加使用内部电源电压VCCI的电负载。增加的电负载可能会对内部电源电压VCCI的改变产生不利影响。因此，电压检测器242可以包括用于保持内部电源电压VCCI和外部电源电压VCCE之间的预设电压差值的元件。例如，当内部电源电压VCCI和外部电源电压VCCE之间的差值大于预设值时，包括在电压检测器242中的元件可以引起感测电源电压VCCE_S的改变。当内部电源电压VCCI与外部电源电压VCCE之间的差值小于预设值时，该元件可以保持感测电源电压VCCE_S的恒定电平而没有波动。通过这些操作，电压检测器242可以向电压比较器244输出可根据内部电源电压VCCI的改变而改变的感测电源电压VCCE_S。
为了不增加关于内部电源电压VCCI的电负载，电压比较器244可以基于外部电源电压VCCE和感测电源电压VCCE_S来识别内部电源电压VCCI的改变。电压传感器214不直接检测或感测内部电源电压VCCI的电平。也就是说，电压传感器214可以检查感测电源电压VCCE_S的改变以检测或识别内部电源电压VCCI的改变或下降。例如，电压比较器244联接到其电平可以根据内部电源电压VCCI的改变而改变的感测电源电压VCCE_S，并且联接到经由多个引脚或焊盘输入的外部电源电压VCCE以生成参考电压。电压比较器244可以从经由多个引脚或焊盘输入的外部电源电压VCCE生成参考电压，并且将参考电压与根据内部电源电压VCCI的改变而改变的感测电源电压VCCE_S进行比较。电压比较器244可以输出检测结果SENSE_OUT，以显示内部电源电压VCCI是否由于内部电源电压VCCI的改变或下降而变得低于预设参考电压。
图5例示了根据本公开的实施方式的电源电路。具体地，图5描述了包括在图3所示的半导体装置芯片200中的电源电路210和组件220。
参照图5，从包括在电源电路210中的电压调节器212输出的内部电源电压VCCI可以被提供给组件220。组件220可以包括用于执行特定功能或操作的多个电路或多个模块。
电源电压VCC可以通过六个引脚或焊盘提供给半导体装置芯片200。响应于六个引脚或焊盘，电源电路210中的电压传感器214可以包括六个电压感测组件242#0至242#5和单个电压比较器244。例如，六个电压感测组件242#0至242#5可以被设置在半导体装置芯片200的诸如两个区域242#A、242#B的外围区域中。根据一个实施方式，六个电压感测组件242#0至242#5中的每一个可以被布置为与半导体装置芯片200上的六个引脚或焊盘中的每一个相邻。
第一电压感测组件242#0可以包括二极管264，二极管264具有联接到外部电源电压VCCE的阳极和联接到内部电源电压VCCI的阴极。当外部电源电压VCCE和内部电源电压VCCI之间的差值等于或大于阈值电压时，二极管264导通，以使得内部电源电压VCCI的电平可以基于外部电源电压VCCE增加。当外部电源电压VCCE与内部电源电压VCCI的差值小于阈值电压时，二极管264截止，以使得外部电源电压VCCE和内部电源电压VCCI可以电气切断。根据一个实施方式，二极管264可以用将栅极和漏极结合在一起的二极管式连接的NMOS或PMOS晶体管代替。通过二极管264，第一电压感测组件242#0可以生成参照图4描述的感测电源电压VCCE_S。
二极管264的阳极连接到感测节点SN，并且外部电源电压VCCE可以被预充电到感测节点SN。为了将外部电源电压VCCE预充电到感测节点SN，第一电压感测组件242#0可以包括预充电开关和电容器262，预充电开关用于选择性地将通过引脚或焊盘发送的外部电源电压VCCE提供给感测节点SN，并且电容器262用于保持传送到感测节点SN的外部电源电压VCCE的电平。在本文中，预充电开关可以由预充电信号PRECH控制。当预充电信号PRECH被激活时，预充电开关接通并且通过引脚或焊盘发送的外部电源电压VCCE可以被提供给感测节点SN。
第一电压感测组件242#0可以包括响应于第一感测信号SENSING_0而将预充电在感测节点SN中的外部电源电压VCCE传送到比较器244的感测开关。由第一感测信号SENSING_0接通的感测开关可以将保持在感测节点SN处的外部电源电压VCCE传送到比较器244。当内部电源电压VCCI的电平变低(即，下降)使得外部电源电压VCCE与内部电源电压VCCI之间的差值大于阈值电压时，保持在感测节点SN处的外部电源电压VCCE会波动。响应于第一感测信号SENSING_0，感测开关可以将波动的外部电源电压(例如，图4中所示的感测电源电压VCCE_S)传送到电压比较器244。当内部电源电压VCCI没有下降时，预充电并保持在感测节点SN处的外部电源电压VCCE可能不会改变，使得保持的外部电源电压可以通过感测开关传送到电压比较器244。
电源电路210可以包括六个电压感测组件242#0至242#5，并且多个感测信号SENSING_0至SENSING_5可以被分别输入到六个电压感测组件242#0至242#5中的每一个。六个电压感测组件242#0至242#5和比较器244可以通过全局感测节点SN_Global联接。六个电压感测组件242#0至242#5之一可以将外部电源电压VCCE传送到比较器244，并且比较器244可以接收参考电压和传送的外部电源电压VCCE，将参考电压与传送的外部电源电压VCCE进行比较以输出检测结果SENSE_OUT作为比较结果。
电压比较器244可以包括将参考电压REF和从六个电压感测组件242#0至242#5之一发送的外部电源电压VCCE进行比较的比较器286。比较器286可以输出检测结果SENSE_OUT。当没有从六个电压感测组件242#0至242#5发送外部电源电压VCCE时，连接到比较器286的全局感测节点SN_Global响应于全局预充电信号PRECH_G而被预充电。电压比较器244可以基于通过引脚或焊盘发送的外部电源电压VCCE，通过包括串联连接的多个电阻器的电阻器组282生成多个电压电平。此外，电压比较器244可以包括复用器284，复用器284选择由电阻器组282生成的多个电压电平中的一个电压电平并且输出所选择的电压电平作为参考电压REF。可以向复用器284输入用于从多个电压电平中选择一个电压电平的选择信号R_SEL<W>。
比较器286可以由感测驱动信号SEN_D控制。驱动信号SEN由用于对分别与六个电压感测组件242#0至242#5中的每一个相对应的多个感测信号SENSING_0至SENSING_5执行或(OR)运算的逻辑电路290生成。此外，比较器244可以包括将驱动信号SEN延迟预设时间以生成感测驱动信号SEN_D的延迟单元288。根据一个实施方式，延迟单元288的延迟时间基于设置在半导体装置芯片200上的六个电压感测组件242#0至242#5与比较器244之间的距离来确定。延迟时间也可以基于从六个电压感测组件242#0至242#5传送外部电源电压VCCE所花费的时间来确定。通过比较器244中的逻辑电路290和延迟单元288，可以利用与六个电压感测组件242#0至242#5中的每一个相对应的多个感测信号SENSING_0至SENSING_5来生成用于控制比较器286的操作裕度的感测驱动信号SEN_D。
根据本公开的一个实施方式的电源电路210可以利用响应于内部电源电压VCCI的下降而改变的外部电源电压VCCE并且控制六个电压感测组件242#0至242#5和比较器244的操作裕度，使得可以减少在输出检测结果SENSE_OUT的操作中出现的电负载或负担。
图6例示了根据本公开的实施方式的图5中所示的电源电路的操作。具体地，图6描述了由包括在电源电路210中的电压传感器214执行的操作。
参照图6，可以在半导体装置芯片200中的组件220执行它们的与外部命令或预设任务等相对应的操作之前激活预充电信号PRECH。当预充电信号PRECH被激活时，外部电源电压VCCE可以被预充电在六个电压感测组件242#0至242#5中的感测节点SN处。当半导体装置芯片200中的组件220响应于外部命令或预设任务而执行操作时，全局预充电信号PRECH_G可以被激活以利用外部电源电压VCCE对联接到比较器286的全局感测节点SN_Global预充电。
当半导体装置芯片200中的组件220响应于外部命令而执行操作或预设任务时，出现电负载。当电负载过度增加时，内部电源电压VCCI会下降或波动。例如，在图6中，在第一感测组件242#0和第二感测组件242#1中的感测节点SN_0、SN_1处预充电的外部电源电压VCCE的电平由于特定操作期间电负载的增加而改变(或下降)。
首先，当输入到第一感测组件242#0的第一感测信号SENSING_0被激活时，输入到第二感测组件242#1的第二感测信号SENSING_1可以保持在非激活状态。此外，当第一感测信号SENSING_0被激活时，全局预充电信号PRECH_G被去激活。
参照图5，响应于第一感测信号SENSING_0的激活，第一感测组件242#0的感测节点SN_0处的外部电源电压VCCE的电平响应于内部电源电压VCCI的下降而改变，使得可以降低全局感测节点SN_Global的电位。
另外，响应于第一感测信号SENSING_0的激活，驱动信号SEN可以由比较器244中的逻辑电路290激活。驱动信号SEN通过延迟单元288，以使得感测驱动信号SEN_D被激活。
比较器244依次激活选择信号R_SEL<0:3>并将激活的选择信号R_SEL<0:3>输入到比较器286。比较器286可以依次将不同电平的参考电压REF与全局感测节点SN_Global处的改变的电位(例如，图4中所示的感测电源电压VCCE_S)进行比较。比较器286可以将全局感测节点SN_Global的改变的电位与具有不同电平的多个参考电压进行比较以输出检测结果SENSE_OUT。因此，比较器244可以输出全局感测节点SN_Global的电平或电位已经改变或下降了多少。
例如，参照图6，可以确定第一感测组件242#0中的感测节点SN_0处的响应于内部电源电压VCCI的下降而改变的外部电源电压VCCE(例如，图4所示的感测电源电压VCCE_S)的电平小于四个不同电平的参考电压REF中的两个并且大于四个不同电平中的另外两个。检测结果SENSE_OUT的激活时段(或脉冲宽度)可以根据将从第一感测组件242#0传送的外部电源电压VCCE(例如，图4所示的感测电源电压VCCE_S)与具有四个不同电平的参考电压REF进行比较的结果而变化。
另一方面，在检测第一感测组件242#0中的感测节点SN_0处的外部电源电压VCCE的电平改变之后，第一感测信号SENSING_0被去激活。然后，可以激活第二感测信号SENSING_1。当第二感测信号SENSING_1被激活时，第二感测组件242#1中的感测节点SN_1处的外部电源电压VCCE的电平可以响应于内部电源电压VCCI的下降而改变，使得可以降低全局感测节点SN_Global的电位。
响应于第二感测信号SENSING_1的激活，电压比较器244可以重新执行根据第一感测信号SENSING_0的激活而执行的操作。参照图6，可以确定第二感测组件242#1中的感测节点SN_1处的响应于内部电源电压VCCI的下降而改变的外部电源电压VCCE的电平小于具有四个不同电平的参考电压REF中的一个并且大于其它三个电平的参考电压REF。
如上所述，当半导体装置芯片200中的组件220基于外部命令执行能够执行操作或预设任务的操作时，电负载的量可以根据半导体装置芯片200的区域或位置而变化。此外，根据基于区域或位置的电负载的量，内部电源电压VCCI的电平下降或改变的程度存在差异。参照图6，可以确定布置在不同位置的第一感测组件242#0和第二感测组件242#1在对应区域或位置中内部电源电压VCCI是否已经下降或改变。另外，可以基于由电压比较器244生成的具有不同电平的多个参考电压REF来确定内部电源电压VCCI的电平下降或改变了多少。电源电路210可以确定由于在半导体装置芯片200中的组件220操作时发生的电负载而导致内部电源电压VCC在哪个位置或区域改变或下降以及内部电源电压VCCI的电平改变或下降了多少。另外，电源电路210可以检测由半导体装置芯片200中的组件220所执行的何种类型的操作导致内部电源电压VCCI的下降或改变。电源电路210可以基于由组件220执行的操作来识别或估计内部电源电压VCCI的电平在哪个位置或区域改变或下降以及内部电源电压VCCI的电平改变或下降了多少。
图7例示了根据本公开的另一实施方式的电源电路。在本文中，描述可以集中在参照图5和图7描述的电源电路之间的差异。
参照图7，可以将多个开关添加到全局感测节点SN_Global。参照图5和图7，六个感测组件242#0至242#5连接到单个电压比较器244。当六个感测组件242#0至242#5布置在半导体装置芯片200的不同位置时，全局感测节点SN_Global可以是非常长的线(例如，导线)。在这种情况下，随着线的长度增加，在全局感测节点SN_Global中生成的电阻、电容或电负载可能更大。在全局感测节点SN_Global中生成的电阻、电容或电负载可能会降低电压传感器214的性能。当六个感测组件242#0至242#5中的一个向电压比较器244输出感测电源电压VCCE_S时，其它感测组件不向电压比较器244输出感测电源电压VCCE_S。当六个感测组件242#0至242#5中的一个输出感测电源电压VCCE_S时，连接到其它感测组件的线(导线)可以被多个开关阻断或切断。虽然多个开关可以仅将六个感测组件242#0至242#5中的一个联接到电压比较器244，但是可以减少或缩短与全局感测节点SN_Global相对应的线或导线的长度。例如，当六个感测组件242#0至242#5当中的第一感测组件242#0将感测电源电压VCCE_S的电平输出到电压比较器244时，电源电路210可以控制第一开关控制信号SW_FOR_SEN0。连接到第二感测组件242#1至第六感测组件242#5的全局感测节点SN_Global可以被电切断。
在图7中，例示了针对第一感测组件242#0的由第一开关控制信号SW_FOR_SEN0控制的两个开关，但是基于半导体装置芯片200中的电源电路210的布置，还可以包括多个开关。多个开关可以通过多个开关控制信号选择性地接通或断开，所述多个开关控制信号与六个感测组件242#0至242#5中的将感测电源电压VCCE_S的电平输出至电压比较器244的感测组件相对应。
包括在电压比较器244中的电阻器组282和复用器284可以以各种方式设计。尽管图5和图7所示的电阻器组282中的多个电阻器串联连接，但是可以通过将具有相同或不同阈值电压的MOS晶体管串联或并联连接来获得各种参考电压电平。另外，即使复用器284未选择多个参考电压电平中的一个，电源电路210也会改变或控制包括在电阻器组282中的MOS晶体管的体偏置，以改变MOS晶体管的阈值电压，使得可以调整或改变在同一位置处输出的电压电平。此外，根据另一实施方式，电阻器组282和比较器286可以在包括模数转换器(ADC)的电路或逻辑中实现。
响应于电压传感器214中的多个感测信号SENSING_0至SENSING_5，感测电源电压VCCE_S从六个感测组件242#0至242#5的感测节点SN传送到全局感测节点SN_Global。感测节点SN和全局感测节点SN_Global已被外部电源电压VCCE预充电。然后，感测节点SN处的感测电源电压VCCE_S可以响应于内部电源电压VCCI的下降而下降或改变，并且多个感测信号SENSING_0至SENSING_5可以允许将感测节点SN处的具有改变的电平的感测电源电压VCCE_S传送到利用外部电源电压VCCE预充电的全局感测节点SN_Global。改变的外部电源电压的这种发送可以通过电荷共享来发生，使得细微或微小的改变可能难以从感测节点SN向全局感测节点SN_Global传送。根据一个实施方式，为了更容易地传送感测节点SN和全局感测节点SN_Global之间的细微或微小的改变，将感测节点SN的电容设计为大于全局感测节点SN_Global的电容。例如，如果将感测节点SN的电容设计为比全局感测节点SN_Global的电容大大约100倍，则细微或微小的改变可以很容易地从感测节点SN传送到全局感测节点SN_Global。当感测节点SN的电容过大时，可能不会响应于内部电源电压VCCI的下降而出现感测节点SN处的感测电源电压VCCE_S的电平改变。在这种情况下，为了响应于内部电源电压VCCI的下降而充分引起感测节点SN处的感测电源电压VCCE_S的电平改变，可以使每个电压检测器(或每个感测组件)242的操作重复执行数次至数十次。
如上所述，在根据本公开的一个实施方式的电源电路210中，可以在半导体装置芯片200上设置多个感测组件，以使得电源电路210可以识别或确定内部电源电压VCCI的电平在半导体装置芯片200中的哪个位置改变或下降或者改变或下降了多少。
根据本公开的一个实施方式的半导体装置可以高效地识别在半导体装置的芯片中电源电压下降的位置。当特定位置处出现电源电压的下降时，提供给其它区域的电源电压可以被用于补偿该特定位置处的电源电压的下降。
另外，因为根据本公开的实施方式的半导体装置可以指定用于监测或补偿电源电压的下降的时间点和位置，所以可以减少用于检测半导体装置内部的电源电压的下降的过程的不必要开销。
虽然已经关于特定实施方式说明和描述了本教导，但是根据本公开内容，对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求中所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。此外，实施方式可以组合以形成附加的实施方式。
相关申请的交叉引用
本专利申请要求于2021年3月31日提交的韩国专利申请No.10-2021-0041877的权益，该韩国专利申请的全部公开内容通过引用并入本文中。

Claims (20)

1.一种电源电路，该电源电路包括：
至少一个电源检测器，所述至少一个电源检测器联接到经由引脚或焊盘输入的第一电源电压和提供给组件的第二电源电压，并且响应于所述第二电源电压的下降而输出从所述第一电源电压改变的感测电源电压；以及
比较器，所述比较器将所述感测电源电压与参考电压进行比较以输出电源感测结果。
2.根据权利要求1所述的电源电路，其中，所述至少一个电源检测器包括第一元件，所述第一元件接收所述第一电源电压，输出所述第二电源电压，并且将所述第一电源电压和所述第二电源电压之间的差值保持在预设值以下。
3.根据权利要求2所述的电源电路，其中，所述第一元件在所述第一电源电压与所述第二电源电压的差值等于或大于所述预设值时导通，并且在所述差值小于所述预设值时截止。
4.根据权利要求3所述的电源电路，其中，所述第一元件包括二极管，所述二极管包括联接到所述感测电源电压的阳极和联接到所述第二电源电压的阴极。
5.根据权利要求2所述的电源电路，其中，所述至少一个电源检测器包括：
第二元件，所述第二元件选择性地传送所述第一电源电压；
第三元件，所述第三元件保持由所述第二元件传送的所述第一电源电压的电平；以及
第四元件，所述第四元件响应于感测信号而将通过所述第一元件和所述第三元件保持或改变的所述感测电源电压传送到所述比较器。
6.根据权利要求5所述的电源电路，
其中，所述感测信号被输入到所述至少一个电源检测器和所述比较器，并且
其中，所述比较器在所述感测信号被激活时输出所述电源感测结果。
7.根据权利要求6所述的电源电路，其中，所述至少一个电源检测器包括N个电源检测器，所述感测信号包括多个感测信号，所述多个感测信号分别输入到所述N个电源检测器，并且当所述多个感测信号之一被激活时，所述比较器输出所述电源感测结果。
8.根据权利要求7所述的电源电路，该电源电路还包括至少一个开关，所述至少一个开关将所述N个电源检测器中的每一个联接到所述比较器。
9.一种半导体装置，该半导体装置包括：
多个引脚或焊盘，所述多个引脚或焊盘联接到从外部装置输入的第一电源电压；
电源电路，所述电源电路联接到所述多个引脚或焊盘，并且输出第二电源电压；以及
多个内部电路，所述多个内部电路联接到所述电源电路，并且使用所述第二电源电压来存储或处理数据项，
其中，所述电源电路包括：
多个电源检测器，所述多个电源检测器分别联接到所述多个引脚或焊盘中的一个，并且响应于所述第二电源电压的下降而分别输出从所述第一电源电压改变的感测电源电压；以及
比较器，所述比较器将从所述多个电源检测器中的一个输出的所述感测电源电压与参考电压进行比较，以输出电源感测结果。
10.根据权利要求9所述的半导体装置，其中，所述电源电路还包括低压差LDO调节器，所述LDO调节器接收所述第一电源电压并输出具有能够使由所述多个内部电路执行的操作稳定的最低输入/输出电压差值的所述第二电源电压。
11.根据权利要求9所述的半导体装置，其中，所述电源电路还包括多个开关，所述多个开关将所述多个电源检测器中的每一个联接到所述比较器。
12.根据权利要求9所述的半导体装置，其中，所述多个电源检测器中的每一个包括第一元件，所述第一元件接收所述第一电源电压，输出所述第二电源电压，并且将所述第一电源电压和所述第二电源电压之间的差值保持在预设值以下。
13.根据权利要求12所述的半导体装置，其中，所述第一元件在所述第一电源电压与所述第二电源电压的差值等于或大于所述预设值时导通，并且在所述差值小于所述预设值时截止。
14.根据权利要求13所述的半导体装置，其中，所述第一元件包括二极管，所述二极管包括联接到所述感测电源电压的阳极和联接到所述第二电源电压的阴极。
15.根据权利要求12所述的半导体装置，其中，所述多个电源检测器中的每一个包括：
第二元件，所述第二元件选择性地传送所述第一电源电压；
第三元件，所述第三元件保持由所述第二元件传送的所述第一电源电压的电平；以及
第四元件，所述第四元件响应于感测信号而将通过所述第一元件和所述第三元件保持或改变的所述感测电源电压传送到所述比较器。
16.根据权利要求9所述的半导体装置，
其中，多个感测信号中的每一个被输入到所述多个电源检测器中的每一个和所述比较器，并且
其中，在所述多个感测信号中的一个被激活时，所述比较器输出与激活的感测信号相对应的所述电源感测结果。
17.根据权利要求16所述的半导体装置，其中，当所述多个感测信号中的一个被激活时，所述比较器将响应于所激活的感测信号而从所述多个电源检测器中的一个输出的所述感测电源电压与所述参考电压进行比较，以输出所述电源感测结果。
18.一种电源感测电路，所述电源感测电路联接到经由多个引脚或焊盘从外部装置输入的第一电源电压并且联接到提供给内部电路的第二电源电压，并且当所述第二电源电压发生改变时，将基于所述第二电源电压的改变而改变的第一电源电压与参考电压进行比较，以输出电源感测结果，其中，所述电源感测电路在不影响所述第二电源电压的电平的情况下检测所述第二电源电压的改变。
19.根据权利要求18所述的电源感测电路，该电源感测电路包括二极管，所述二极管包括联接到所述第一电源电压的阳极和联接到所述第二电源电压的阴极，并且将所述第一电源电压与所述第二电源电压之间的差值保持在预设值以下。
20.根据权利要求19所述的电源感测电路，其中，所述二极管在所述第一电源电压与所述第二电源电压之间的所述差值等于或大于所述预设值时导通，并且在所述差值小于所述预设值时截止。
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