CN115132668A - 半导体结构及其形成方法 - Google Patents

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Abstract

本公开涉及半导体结构及其形成方法。在一些实施例中，本公开涉及一种半导体结构。该半导体结构包括堆叠半导体衬底，该堆叠半导体衬底具有设置在基础半导体衬底之上的半导体材料。该基础半导体衬底具有第一热膨胀系数并且半导体材料具有第二热膨胀系数，该第二热膨胀系数不同于第一热膨胀系数。该堆叠半导体衬底包括一个或多个侧壁，该一个或多个侧壁限定止裂环沟槽，该止裂环沟槽在堆叠半导体衬底的中心区域和堆叠半导体衬底的围绕中心区域的外围区域之间的闭合路径中连续地延伸。堆叠半导体衬底的外围区域包括多个裂纹，而中心区域基本上没有裂纹。

Description

半导体结构及其形成方法
技术领域
本公开总体涉及半导体结构及其形成方法。
背景技术
现代集成芯片包括形成在半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。基于硅的半导体器件，例如晶体管和光电二极管，在过去四十年中一直是半导体行业的标准。然而，基于替代材料的半导体器件越来越受到关注。例如，基于III-N族半导体(例如，氮化镓(GaN))的半导体器件已广泛用于高功率应用、光电应用、高温应用等。
发明内容
根据本公开的一个方面，提供了一种半导体结构，包括：堆叠半导体衬底，所述堆叠半导体衬底包括设置在基础半导体衬底之上的半导体材料，其中，所述基础半导体衬底具有第一热膨胀系数并且所述半导体材料具有第二热膨胀系数，所述第二热膨胀系数不同于所述第一热膨胀系数；其中，所述堆叠半导体衬底包括一个或多个侧壁，所述一个或多个侧壁限定止裂环沟槽，该止裂环沟槽在所述堆叠半导体衬底的中心区域和所述堆叠半导体衬底的围绕所述中心区域的外围区域之间的闭合路径中连续地延伸；并且其中，所述堆叠半导体衬底的外围区域包括多个裂纹，而所述中心区域没有裂纹。
根据本公开的另一方面，提供了一种半导体结构，包括：包括缓冲层的堆叠半导体衬底，所述缓冲层包括设置在基础半导体衬底之上的第一半导体材料，所述基础半导体衬底包括第二半导体材料，其中，所述堆叠半导体衬底包括具有多个管芯区域的中心区域和围绕所述中心区域的外围区域；半导体器件，设置在所述堆叠半导体衬底之上并且在所述多个管芯区域之一的器件区域内；第一多个电介质材料，设置在由所述堆叠半导体衬底的侧壁限定的止裂环沟槽内，其中，第一角度将沿着所述堆叠半导体衬底的直径延伸的第一线和所述堆叠半导体衬底的一个侧壁分开；其中，所述堆叠半导体衬底包括裂纹侧壁，所述裂纹侧壁在所述堆叠半导体衬底的最外边缘和所述止裂环沟槽之间限定多个裂纹，所述第一线以第二角度与沿着所述多个裂纹中的最靠近的裂纹延伸的第二线分开，所述第二角度小于所述第一角度；并且其中，第二多个电介质材料被设置在所述多个裂纹内，所述第一多个电介质材料包括比所述第二多个电介质材料更多的电介质材料。
根据本公开的又一方面，提供了一种形成半导体结构的方法，包括：在第一温度下在基础硅衬底之上形成III族氮化物III-N半导体材料；将所述III-N半导体材料和所述基础硅衬底冷却到低于所述第一温度的第二温度，其中，冷却所述III-N半导体材料和所述基础硅衬底导致在所述III-N半导体材料的外围区域内形成多个裂纹，所述III-N半导体材料的外围区域围绕所述III-N半导体材料的中心区域；以及对所述III-N半导体材料和所述基础硅衬底进行蚀刻，以形成围绕所述III-N半导体材料的中心区域延伸的止裂环沟槽，其中，所述止裂环沟槽将所述III-N半导体材料的中心区域与所述III-N半导体材料的外围区域分开。
附图说明
当结合附图阅读时，从以下具体实施方式可以最好地理解本公开的各方面。需要注意的是，根据行业中的标准做法，各种特征并未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或缩小了。
图1A-图1B示出了包括止裂环沟槽的半导体结构的一些实施例，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
图2A-图2B示出了包括止裂环沟槽的半导体结构的一些附加实施例，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
图3A-图3B示出了包括止裂环沟槽的半导体结构的一些附加实施例的俯视图。
图4示出了包括止裂环沟槽的半导体结构的一些附加实施例的截面图。
图5示出了包括止裂环沟槽和具有晶体管器件的器件区域的半导体结构的一些附加实施例的截面图。
图6示出了包括止裂环沟槽和具有光电器件的器件区域的半导体结构的一些附加实施例的截面图。
图7示出了包括止裂环沟槽和密封环结构的半导体结构的一些附加实施例的截面图。
图8-图26示出了形成包括止裂环沟槽的半导体结构的方法的一些实施例的截面图，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
图27示出了形成包括止裂环沟槽的半导体结构的方法的一些实施例的流程图，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
图28示出了形成包括止裂环沟槽的半导体结构的方法的一些附加实施例的流程图，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
在过去的四十年中，基于硅的半导体晶体管已广泛应用于半导体行业。然而，随着半导体组件的尺寸不断按比例缩小(例如，收缩)，在硅衬底上制造更高性能的晶体管变得越来越困难。随着硅器件的缩小变得越来越困难，基于替代材料的半导体器件越来越受到关注。氮化镓(GaN)材料是硅材料的一种替代材料。GaN器件具有高载流子迁移率和大带隙，这可提供高电压和/或高功率应用。例如，对于给定的导通电阻和/或击穿电压，较高的载流子迁移率使得GaN晶体管器件能够具有比硅晶体管器件更小的物理尺寸。
硅上GaN(GaN-on-silicon)技术(例如，在基础硅衬底上形成GaN)已成为GaN半导体器件越来越有吸引力的选择。硅衬底成本低，可提供大直径，并且具有良好表征的电学特性和热学特性。因此，在硅衬底上形成GaN允许通过使用与现有CMOS(互补金属氧化物半导体)硅工艺机器和/或工艺相兼容的工艺，以相对低的成本来形成所得堆叠半导体衬底。然而，GaN通常在相对较高的温度(例如，大于或等于约500℃)下生长到下面的硅衬底上。因为GaN的热膨胀系数(CTE)比硅更大(例如，大约大了54％)，所以堆叠半导体衬底在形成GaN之后冷却至室温时会弯曲。已经认识到，当弯曲导致曲率超过堆叠半导体衬底的机械强度时，将沿着堆叠半导体衬底的外边缘形成裂纹。在下游制造工艺(例如，热退火)期间，裂纹可能随后在整个堆叠半导体衬底中传播。如果裂纹到达堆叠半导体衬底内的器件区域，则裂纹会对器件区域内的器件产生负面影响。例如，裂纹可能会导致良率损失、可靠性问题、器件运行不稳定(例如，高温反向偏置(HTRB)烧坏)等。
在一些实施例中，本公开涉及一种半导体结构，其具有被配置为减轻裂纹在堆叠半导体衬底内的传播的止裂环沟槽。在一些实施例中，该半导体结构包括堆叠半导体衬底，该堆叠半导体衬底具有设置在硅基半导体衬底(例如，基础硅衬底)之上的III-N族半导体。堆叠半导体衬底包括具有多个器件区域的中心区域和围绕该中心区域的外围区域。堆叠半导体衬底包括一个或多个侧壁，该一个或多个侧壁限定在中心区域和外围区域之间的闭合路径中连续延伸的止裂环沟槽。止裂环沟槽被配置为防止外围区域内的多个裂纹传播到中心区域，使得中心区域基本上没有裂纹。通过防止多个裂纹传播到中心区域中，止裂环沟槽能够防止裂纹传播到器件区域中，从而提高器件区域内器件的良率、可靠性和性能。
图1A-图1B示出了包括止裂环沟槽的半导体结构100的一些实施例，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
如图1A的截面图所示，半导体结构100包括堆叠半导体衬底101，该堆叠半导体衬底101包括设置在基础半导体衬底102之上的一个或多个堆叠半导体材料104-108。在一些实施例中，基础半导体衬底102可以包括或者可以是具有第一热膨胀系数(CTE)的第一半导体材料，并且一个或多个堆叠半导体材料104-108可以包括具有不同于(例如，大于)第一CTE的第二CTE的第二半导体材料。在一些实施例中，第一半导体材料还可以具有第一晶格常数，该第一晶格常数不同于第二半导体材料的第二晶格常数。
在一些实施例中，一个或多个堆叠半导体材料104-108可以包括设置在基础半导体衬底102之上的缓冲层104。在一些另外的实施例中，一个或多个堆叠半导体材料104-108还可以包括设置在缓冲层104之上的阻挡层106，以及设置在阻挡层106之上的掺杂半导体层108。在一些实施例中，基础半导体衬底102可以包括或者可以是硅基半导体衬底(例如，硅晶圆)，并且缓冲层104可以包括或者可以是III族氮化物(III-N)半导体(例如，氮化镓(GaN))。在一些另外的实施例中，阻挡层106可以包括或者可以是氮化铝镓(AlGaN)，并且掺杂半导体层108可以包括或者可以是掺杂Ⅲ-N半导体(例如，掺杂有p型掺杂剂的GaN(p-GaN))。
堆叠半导体衬底101包括中心区域110和围绕该中心区域110的外围区域112。中心区域110包括一个或多个器件区域，其被配置为具有一个或多个半导体器件(例如，晶体管器件、光电器件等)。外围区域112包括由堆叠半导体衬底101的裂纹侧壁114s限定的多个裂纹114。堆叠半导体衬底101还包括限定止裂环沟槽116的一个或多个侧壁116s，该止裂环沟槽116延伸到中心区域110和外围区域112之间的堆叠半导体衬底101中。在一些实施例中，止裂环沟槽116可以从掺杂半导体层108的上表面延伸到基础半导体衬底102内。在一些实施例中，一个或多个电介质材料118可以设置在止裂环沟槽116内。
如图1B的俯视图120所示，止裂环沟槽116在围绕中心区域110的第一闭合路径中连续延伸。外围区域112在围绕止裂环沟槽116的第二闭合路径中、并沿着堆叠半导体衬底101的最外边缘(例如，最外周边)连续延伸。止裂环沟槽116将外围区域112内的多个裂纹114与中心区域110横向分开。在一些实施例中，多个裂纹114从堆叠半导体衬底101的最外边缘连续延伸到通过止裂环沟槽116而与中心区域110分开的端部。在一些实施例中，多个裂纹114可以终止于电介质材料118和/或电介质材料118内。
止裂环沟槽116被配置为阻止多个裂纹114从外围区域112传播到中心区域110，使得中心区域110基本上没有裂纹。通过防止多个裂纹114传播到中心区域110中，止裂环沟槽116防止多个裂纹114影响中心区域110内的器件(例如，晶体管器件、光子器件等)，并防止导致良率损失、高温反向偏置(HTRB)和/或潜在的可靠性问题。
图2A示出了包括止裂环沟槽的半导体结构200的一些附加实施例的截面图，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
堆叠半导体衬底101包括设置在基础半导体衬底102之上的多个半导体材料。在一些实施例中，多个半导体材料可以包括基础半导体衬底102之上的缓冲层104、缓冲层104之上的有源层202(例如，通道层)、有源层202之上的阻挡层106、以及阻挡层106之上的掺杂半导体层108。在一些另外的实施例中，多个半导体材料可以包括设置在缓冲层104和基础半导体衬底102之间的成核层204。
在一些实施例中，基础半导体衬底102可以包括或者可以是硅，成核层204可以包括或者可以是氮化铝，缓冲层104可以包括或者可以是氮化镓，有源层202可以包括或者可以是氮化镓，阻挡层106可以包括或者可以是氮化铝镓，并且掺杂半导体层108可以包括或者可以是p掺杂氮化镓。在一些实施例中，缓冲层104可以包括被配置为提高上覆器件的性能(例如，减少上覆器件内的泄露电流)的掺杂剂物质。例如，在各种实施例中，缓冲层104可以包括碳掺杂剂物质、铁掺杂剂物质等。
在一些实施例中，缓冲层104(以及有源层202和成核层204)可以具有第一厚度206。第一厚度206可以在约5nm到约10微米之间、约10nm到约5微米之间的范围内、或其他类似值。在一些实施例中，阻挡层106可以具有第二厚度208。第二厚度208可以在约1nm到约100nm之间、约1nm到约30nm之间、约10nm到约30nm之间的范围内、约20nm、或其他类似值。在一些实施例中，掺杂半导体层108可以具有第三厚度210。第三厚度210可以在约1nm到约100nm之间、约50nm到约100nm之间、约80nm到约100nm之间的范围内、约90nm、或其他类似值。
堆叠半导体衬底101包括限定止裂环沟槽116的侧壁116s，该止裂环沟槽116设置在堆叠半导体衬底101的中心区域110和堆叠半导体衬底101的外围区域112之间。在一些实施例中，在经过缓冲层104测量时，侧壁116s可以相对于缓冲层104的底部成锐角116θ，使得止裂环沟槽116的宽度212随着止裂环沟槽116的深度增加而减小。在一些实施例中，止裂环沟槽116的宽度212可以在约3微米(μm)到约5μm之间、约3μm到约4μm之间的范围内、约3.5μm、或其他类似值。在一些实施例中，止裂环沟槽116可以由基础半导体衬底102、成核层204、缓冲层104、有源层202、阻挡层106和/或掺杂半导体层108中的一个或多个的侧壁来限定。在一些另外的实施例中，止裂环沟槽116可以延伸到基础半导体衬底102中达非零距离214。在一些实施例中，非零距离214可以在约100nm到约150nm之间、约75nm到约200nm之间、约50nm到约250nm之间的范围内、或其他类似值。
在一些实施例中，多个裂纹114a-114b布置在外围区域112内。在一些实施例中，多个裂纹114a-114b可以包括填充有电介质材料的第一多个裂纹114a。在一些实施例中，第一多个裂纹114a可以延伸到掺杂半导体层108的最上表面。在一些附加实施例中，多个裂纹114a-114b还可以包括没有固体材料的第二多个裂纹114b。在一些这样的实施例中，第二多个裂纹114b可以填充有气体并且具有由有源层202的下表面限定的上边界。
在一些实施例中，外围区域112的宽度216(例如，从堆叠半导体衬底101的最外周边到止裂环沟槽116的距离)可以介于约2毫米(mm)到约5mm之间、约3mm到约5mm之间、约3mm到约4mm之间、约3.5mm、约3.4mm、或其他类似值。在一些实施例中，从堆叠半导体衬底101的侧壁到止裂环沟槽116的相应外侧壁的距离可以根据裂纹114在一个晶圆上的位置而调整或改变，并且可以不小于从堆叠半导体衬底101的侧壁到相应裂纹114的相应内部端子的距离。止裂环沟槽116可以提前将裂纹114与器件区域分开。
如图2B的俯视图218所示，在一些实施例中，外围区域112的宽度216(例如，沿着延伸穿过堆叠半导体衬底101的中心的直线测量)可以在堆叠半导体衬底101的直径220的约1％到约3％之间。在其他实施例中，外围区域112的宽度216可以在堆叠半导体衬底101的直径220的约2％到约5％之间。
在一些实施例中，止裂环沟槽116可以包括基本上圆形的沟槽。在其他实施例中，止裂环沟槽116可以包括基本上方形的沟槽、基本上多边形的沟槽等。在一些实施例中，多个裂纹114可以部分地延伸穿过止裂环沟槽116内的电介质材料118。例如，在一些实施例中，多个裂纹114可以延伸到电介质材料118中达止裂环沟槽116的宽度(例如，图2A的212)的约0％到90％之间。
在一些实施例中，第一角度θ1可以将沿着堆叠半导体衬底101的直径延伸的第一线222与堆叠半导体衬底101的形成止裂环沟槽116的侧壁116s分开。在一些实施例中，第二角度θ2可以将沿着堆叠半导体衬底101的直径延伸的第一线222与沿着多个裂纹114中最靠近第一线222的裂纹延伸的第二线224分开。在一些实施例中，第一角度θ1可大于第二角度θ2。
图3A示出了包括止裂环沟槽的半导体结构300的一些附加实施例的俯视图。
半导体结构300包括堆叠半导体衬底101，其包括设置在基础半导体衬底之上的一个或多个半导体材料。在一些实施例中，堆叠半导体衬底101可以包括沿着堆叠半导体衬底101的最外周边布置的凹口(notch)302。
堆叠半导体衬底101还包括设置在堆叠半导体衬底101的中心区域110和堆叠半导体衬底101的外围区域112之间的止裂环沟槽116。在一些实施例中，一个或多个对准标记304可以布置在堆叠半导体衬底101的外围区域112内。一个或多个对准标记304被配置为与光刻掩模版上的对准标记对准，以在光刻工艺期间提供对准(例如，当印刷上覆处理层时，掩模版上的对准标记与一个或多个对准标记304对准以正确地对准掩模版)。在一些实施例中，一个或多个对准标记304可以包括布置在堆叠半导体衬底101内的凹陷(depression)。
在一些实施例中，多个晶圆识别标记306也可以设置在堆叠半导体衬底101的外围区域112内。多个晶圆识别标记306可以包括多个字母-数字字符，这些字符彼此紧挨布置为字符串。在一些实施例中，多个晶圆识别标记306可以包括布置在堆叠半导体衬底101内的凹陷。
多个管芯区域308设置在中心区域110内。多个管芯区域308通过划线(scribeline)310彼此分开，划线310被配置为在将堆叠半导体衬底101分割为多个单独的管芯期间被去除。在一些实施例中，划线310沿着多个管芯区域308的外周边延伸。在一些实施例中，多个管芯区域308还可以包括密封环结构312，其在围绕包括一个或多个半导体器件的器件区域314的闭合路径中延伸。在各种实施例中，一个或多个半导体器件可以包括晶体管器件(例如，高电子迁移率晶体管(HEMT)器件)、光电或光子器件(例如，光电二极管，发光二极管等)等。在一些实施例中，止裂环沟槽116可以延伸到多个管芯区域308中的一个或多个内(例如，到一个或多个外围管芯区域内)。在一些实施例中(未示出)，半导体衬底101可以包括一个或多个裂纹114，该一个或多个裂纹114延伸到多个管芯区域308的外围管芯区域中或附近。在一些实施例中，止裂环沟槽116可以延伸穿过外围管芯区域，以便将一个或多个裂纹114与多个管芯区域的内部管芯区域分开，并且因此保护内部管芯区域免受一个或多个裂纹114延伸的影响。在这样的实施例中，外围管芯区域可以包括一个或多个裂纹和止裂环沟槽116。在一些实施例中，外围管芯区域可以是虚设管芯或测试管芯。
图3B示出了包括止裂环沟槽的一部分的管芯316的一些实施例的俯视图。
管芯316包括具有一个或多个半导体器件的器件区域314。在一些实施例中，密封环结构312围绕器件区域314。密封环结构312被配置为在分割期间减轻管芯锯切应力和/或减轻污染物引入到堆叠半导体衬底的器件区域314中。止裂环沟槽116的一部分延伸到管芯316内。在一些这样的实施例中，止裂环沟槽116的一部分可以沿着管芯316的一侧或多侧延伸。在一些实施例中，密封环结构312可以布置在止裂环沟槽116的该部分和器件区域314之间。
图4示出了半导体结构400的一些附加实施例的截面图，该半导体结构400包括将中心区域与周围的外围区域分开的止裂环沟槽。
半导体结构400包括堆叠半导体衬底101，该堆叠半导体衬底101具有堆叠在基础半导体衬底102上的多个半导体材料。在一些实施例中，多个半导体材料可以包括设置在基础半导体衬底102之上的缓冲层104、缓冲层104之上的有源层202(请参见图5)、有源层202之上的阻挡层106以及阻挡层106之上的掺杂半导体层108。止裂环沟槽116延伸穿过阻挡层106、有源层202、缓冲层104，并延伸到基础半导体衬底102中。
多个电介质材料401设置在堆叠半导体衬底101之上、止裂环沟槽116内、和/或多个裂纹114中的一个或多个内。在一些实施例中，第一多个电介质材料可以设置在止裂环沟槽116内，并且第二多个电介质材料可以设置在多个裂纹114内。在一些实施例中，第一多个电介质材料可以包括比第二多个电介质材料更多的电介质材料(例如，从而在止裂环沟槽116中存在比在多个裂纹114中更多的电介质材料)。
在一些实施例中，多个电介质材料401包括设置在掺杂半导体层108之上、止裂环沟槽116内、和/或多个裂纹114中的一个或多个内的第一电介质材料402。第一电介质材料402可以具有沿着堆叠半导体衬底101的侧壁116s延伸的外侧壁、和在第一电介质材料402的上表面内限定第一凹部的内侧壁。在一些实施例中，第一电介质材料402可以被配置为钝化堆叠半导体衬底101内的表面陷阱(例如，沿着基础半导体衬底102、缓冲层104、有源层202、阻挡层106和/或掺杂半导体层108的侧壁)。在一些实施例中，第一电介质材料402可以包括氧化物(例如，氧化硅)。
在一些另外的实施例中，多个电介质材料401还可以包括设置在第一电介质材料402上和止裂环沟槽116内的第二电介质材料404。在一些实施例中，第二电介质材料404可以填充第一电介质材料402的上表面内的第一凹部。在一些实施例中，第二电介质材料404可以包括在第二电介质材料404的上表面内的第二凹部。第二凹部可以设置在第一凹部的正上方。在一些实施例中，第一电介质材料402可以包括氧化物(例如，二氧化硅)。
在一些另外的实施例中，多个电介质材料401还可以包括设置在第二电介质材料404之上的第三电介质材料406和设置在第三电介质材料406之上的第四电介质材料408。在一些实施例中，第三电介质材料406可以具有限定第三凹部的侧壁，该第三凹部位于第三电介质材料406的上表面内并且第二凹部的正上方。在一些实施例中，第四电介质材料408可以具有限定第四凹部410的侧壁，该第四凹部410位于第四电介质材料408的上表面内并且第三凹部的正上方。在一些实施例中，第三电介质材料406和第四电介质材料408可以分别包括层间电介质(ILD)层，其被配置为围绕一个或多个导电互连(未示出)。在一些实施例中，第三电介质材料406和第四电介质材料408可以分别包括氧化物(例如，二氧化硅)。
图5示出了包括止裂环沟槽和具有晶体管器件的器件区域的半导体结构500的一些附加实施例的截面图。
半导体结构500包括堆叠半导体衬底101，该堆叠半导体衬底101包括基础半导体衬底102之上的缓冲层104、缓冲层104之上的有源层202、有源层202之上的阻挡层106、和阻挡层106之上的掺杂半导体层108。止裂环沟槽116延伸到中心区域110和外围区域112之间的堆叠半导体衬底101中。中心区域110包括具有一个或多个半导体器件的器件区域314。多个电介质材料401设置在堆叠半导体衬底101之上和/或止裂环沟槽116内。
在一些实施例中，一个或多个半导体器件可以包括高电子迁移率晶体管(HEMT)器件502，其设置在堆叠半导体衬底101之上。HEMT器件502包括横向设置在源极接触件506和漏极接触件508之间的栅极结构504。在一些实施例中，源极接触件506和/或漏极接触件508可以垂直地延伸穿过多个电介质材料401中的一个或多个并穿过掺杂半导体层108而到达与阻挡层106接触的底表面。在一些实施例中，栅极结构504可以垂直地延伸穿过多个电介质材料401中的一个或多个至与掺杂半导体层108接触的底表面。在一些实施例中，栅极结构可以包括从栅极结构504的侧壁向外延伸到多个电介质材料401的第一电介质材料402之上的场板区域(field plate region)505。
二维电子气(2DEG)固有地存在于有源层202和阻挡层106之间的异质结处。因为2DEG固有地存在于有源层202和阻挡层106之间，所以电子能够沿着界面自由地移动。栅极结构504被配置为在HEMT器件502的操作期间控制电子在源极接触件506和漏极接触件508之间的流动(例如，中断下面的2DEG以防止电子在栅极结构下方自由地移动)。在一些实施例中，掺杂半导体层108允许栅极结构504防止不需要的电流在源极接触件和漏极接触件之间流动(即，在“常关”模式下形成HEMT器件502)。
在一些实施例中，栅极结构504可以包括第一导电材料，例如金属(例如，铝、钛、铜、钨、钽等)或掺杂的多晶硅。在一些实施例中，源极接触件506和/或漏极接触件508可以包括第二导电材料，例如金属(例如，铝、钛、铜、钨、钽等)。
栅极结构504、源极接触件506和漏极接触件508电连接到一个或多个导电层510。在一些实施例中，一个或多个导电层510可以设置在上层间电介质(ILD)层512内，该上ILD层512设置在多个电介质材料401之上。在一些另外的实施例中，一个或多个导电层510可以设置在多个电介质材料401中的一个或多个内。在一些实施例中，一个或多个导电层510可以包括互连，这些互连包括导电接触件514、互连线516和/或互连过孔518。在一些另外的实施例(未示出)中，一个或多个导电层510还可以包括再分布层、中介层衬底内的导电层、印刷电路板上的导电迹线等。在各种实施例中，一个或多个导电层510可以包括铜、钨、钌、铝、碳纳米管等。在一些实施例中，上ILD层512可以包括以下项中的一项或多项：二氧化硅、氮化硅、掺杂碳的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、多孔电介质材料等。
图6示出了包括止裂环沟槽和具有光子器件的器件区域的半导体结构600的一些附加实施例的截面图。
半导体结构600包括堆叠半导体衬底101，该堆叠半导体衬底101包括基础半导体衬底102之上的缓冲层104、缓冲层104之上的第一掺杂半导体层602、第一掺杂半导体层602之上的多量子阱(MQW)结构604(例如，氮化铟镓InGaN)，以及MQW结构604之上的第二掺杂半导体层606。第一掺杂半导体层602可以具有第一掺杂类型(例如，n型掺杂)，该第一掺杂类型不同于第二掺杂半导体层606的第二掺杂类型(例如，p型掺杂)。在一些实施例中，第一掺杂半导体层602和第二掺杂半导体层606可以包括相同的半导体材料(例如，GaN)。
止裂环沟槽116延伸到中心区域110和外围区域112之间的堆叠半导体衬底101中。中心区域110包括具有一个或多个半导体器件的器件区域314。多个电介质材料401设置在堆叠半导体衬底101之上和/或止裂环沟槽116内。
在一些实施例中，一个或多个半导体器件可以包括光电器件或光子器件。例如，在一些实施例中，一个或多个半导体器件可以包括光电二极管608。在这样的实施例中，光电二极管608可以包括堆叠，该堆叠包括第一掺杂半导体层602、MQW结构604和第二掺杂半导体层606。第一导电接触件610布置在第二掺杂半导体层606上，并且第二导电接触件612布置在第一掺杂半导体层602上。在一些实施例中，欧姆接触层614a(例如，氧化铟锡(ITO))可以设置在第二掺杂半导体层606和第一导电接触件610之间。在其他实施例中，第一导电接触件610可以直接接触第二掺杂半导体层606。
在其他实施例中，一个或多个半导体器件可以包括发光二极管(LED)616。在这样的实施例中，LED 616可以包括堆叠，该堆叠包括第一掺杂半导体层602、MQW结构604和第二掺杂半导体层606。第三导电接触件618布置在第二掺杂半导体层606上，并且第四导电接触件620布置在第一掺杂半导体层602上。在一些实施例中，欧姆接触层614b(例如，氧化铟锡(ITO))可以设置在第二掺杂半导体层606和第三导电接触件618之间。在其他实施例中，第三导电接触件618可以直接接触第二掺杂半导体层606。
图7示出了半导体结构700的一些附加实施例的截面图，该半导体结构700包括围绕中心区域的止裂环沟槽，该中心区域包括一个或多个半导体器件。
半导体结构700包括堆叠半导体衬底101，该堆叠半导体衬底101包括基础半导体衬底102之上的缓冲层104、缓冲层104之上的有源层202、有源层202之上的阻挡层106和阻挡层106之上的掺杂半导体层108。止裂环沟槽116延伸到堆叠半导体衬底101的中心区域110和外围区域112之间的堆叠半导体衬底101中。中心区域110包括具有一个或多个半导体器件的器件区域314、以及设置在器件区域314和止裂环沟槽116之间的密封环结构312。多个电介质材料401设置在堆叠半导体衬底101之上和/或止裂环沟槽116内。
密封环结构312被配置为在分割期间减轻管芯锯切应力和/或减轻污染物引入到堆叠半导体衬底的器件区域314中。在一些实施例中，密封环结构312可以包括多个堆叠导电层(例如，互连层)，其设置在多个电介质材料401和覆盖在多个电介质材料401上的上ILD层512内。在一些实施例中，密封环结构312可以包括导电接触件704、互连线706和/或互连过孔708，它们彼此堆叠并且被布置在围绕器件区域314的连续和不间断的导电结构中(例如，如图3B的俯视图所示)。
图8-图26示出了形成包括止裂环沟槽的半导体结构的方法的一些实施例的截面图800-2600，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。虽然图8-图26描述了与方法相关的内容，但是应当理解，图8-图26中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而独立存在。
如图8的截面图800所示，提供基础半导体衬底102。在各种实施例中，基础半导体衬底102可以是硅衬底、硅晶圆等。在一些实施例中，基础半导体衬底102可以包括或者可以是具有第一热膨胀系数(CTE)的第一半导体材料。在一些附加实施例中，第一半导体材料可以包括第一晶格常数。
如图9的截面图900所示，缓冲层104形成在基础半导体衬底102上。缓冲层104可以在高于室温的第一温度下形成在基础半导体衬底102上。在一些实施例中，第一温度可以大于约500℃、大于约800℃、大于约1000℃或其他类似值。在一些实施例中，可以在形成缓冲层104之前在基础半导体衬底102上形成成核层。
缓冲层104包括或者是第二半导体材料。在各种实施例中，第二半导体材料可以包括或者可以是III族氮化物(III-N)半导体，例如氮化镓层。缓冲层104可以形成为在约5纳米到约10微米之间的范围内的厚度。在一些实施例中，第二半导体材料可以包括不同于(例如，大于)第一CTE的第二CTE。在一些另外的实施例中，第二半导体材料可以包括不同于(例如，大于)第一晶格常数的第二晶格常数。在一些实施例中，第一晶格常数和第二晶格常数之间可能存在大于约14％的晶格失配，从而在缓冲层104上产生应力。在一些实施例中，缓冲层104可以通过沉积工艺(例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、分子有机化学气相沉积(MOCVD)等)、分子束外延(MBE)工艺等形成在基础半导体衬底102上。
如图10的截面图1000所示，在一些实施例中，可以在缓冲层104上形成有源层202。在各种实施例中，有源层202可以包括III-N半导体材料，例如氮化镓层。在一些实施例中，有源层202可以通过沉积工艺(例如，CVD、PE-CVD、ALD、PVD、MOCVD工艺等)、MBE工艺等形成在缓冲层104上。在一些实施例中，有源层202可以在室温或高于室温(例如，大于约500℃、大于约800℃、大于约1000℃或其他类似值)下形成。
如图11的截面图1100所示，在有源层202之上形成阻挡层106。阻挡层106可以包括氮化铝镓。在各种实施例中，阻挡层106可以通过MOCVD工艺、MBE工艺等形成。在一些实施例中，阻挡层106可以在室温或高于室温(例如，大于约500℃、大于约800℃、大于约1000℃或其他类似值)下形成。
如截面图1200所示，掺杂半导体层108可以形成在阻挡层106之上以形成堆叠半导体衬底101。掺杂半导体层108可以包括p掺杂氮化镓(p-GaN)层。在一些实施例中，掺杂半导体层108可以通过MOCVD工艺、MBE工艺等形成。在一些实施例中，掺杂半导体层108可以在室温或高于室温(例如，大于约500℃、大于约800℃、大于约1000℃或其他类似值)下形成。
如截面图1300所示，堆叠半导体衬底101被冷却到低于第一温度的第二温度。在一些实施例中，第二温度可以小于或等于约20℃、小于或等于约30℃、小于或等于约50℃、或其他类似值。因为缓冲层104具有与基础半导体衬底102不同(例如，更大)的热膨胀系数(CTE)，所以当堆叠半导体衬底101冷却到第二温度时会弯曲或成曲形。在一些实施例中，堆叠半导体衬底101的弯曲可能导致堆叠半导体衬底101的最外边缘处于从堆叠半导体衬底101的中心垂直偏移非零距离1302的高度处。
如图14的截面图1400所示，在冷却到第二温度之后，堆叠半导体衬底101将返回到基本平坦的结构。然而，如果堆叠半导体衬底101的曲率(如图13的截面图1300所示)超过材料的机械强度，则会在堆叠半导体衬底101中形成多个裂纹114。多个裂纹114可以形成在堆叠半导体衬底101的外围区域112内。如图14的俯视图1402所示，堆叠半导体衬底101的外围区域112围绕堆叠半导体衬底101的中心区域110。在一些实施例中，由基础半导体衬底102和缓冲层104之间的晶格失配引起的应力连同由不同CTE引起的热应力也可能贡献于形成多个裂纹114。
如图15的截面图1500和俯视图1502所示，在堆叠半导体衬底101内形成止裂环沟槽116。止裂环沟槽116在围绕堆叠半导体衬底101的连续且闭合的路径中延伸。止裂环沟槽116将堆叠半导体衬底101的外围区域112与堆叠半导体衬底101的中心区域110分开。在一些实施例中，堆叠半导体衬底101的中心区域110可以包括多个管芯区域308，其被配置为随后包含一个或多个半导体器件。
在一些实施例，止裂环沟槽116可以从掺杂半导体层108的上表面垂直延伸到基础半导体衬底102内。在一些实施例中，止裂环沟槽116可以通过蚀刻工艺形成。在这样的实施例中，堆叠半导体衬底101可以根据形成在堆叠半导体衬底101之上的掩蔽层而选择性地暴露于一种或多种蚀刻剂。在一些实施例中，一种或多种蚀刻剂可以包括干法蚀刻剂(例如，反应离子蚀刻剂、电感耦合反应离子蚀刻剂)。在各种实施例中，掩蔽层可以包括电介质材料(例如，二氧化硅、氮化硅等)、光敏材料(例如，光致抗蚀剂)等。在其他实施例中，止裂环沟槽116可以通过激光钻孔工艺或其他类似工艺形成。
如图16的截面图1600和俯视图1602所示，一个或多个对准标记304可以形成在堆叠半导体衬底101的外围区域112内。一个或多个对准标记304被配置为与光刻掩模版上的对准标记对准以在光刻工艺期间提供对准。在一些实施例中，一个或多个对准标记304可以通过蚀刻工艺形成，该蚀刻工艺在堆叠半导体衬底101的上表面内形成凹陷。
在一些另外的实施例中，多个晶圆识别标记306也可以形成在堆叠半导体衬底101的外围区域112内。多个晶圆识别标记306可以包括多个字母-数字字符，这些字符彼此紧挨布置为字符串。在一些实施例中，多个晶圆识别标记306可以通过蚀刻工艺形成，该蚀刻工艺形成布置在堆叠半导体衬底101内的凹陷。
如图17的截面图1700所示，第一电介质材料402形成在堆叠半导体衬底101之上并且沿着堆叠半导体衬底101的限定止裂环沟槽116的侧壁形成。在一些实施例中，第一电介质材料402内衬在堆叠半导体衬底101的限定止裂环沟槽116的侧壁上，并且具有在第一电介质材料402的上表面内限定第一凹部的内侧壁。在一些另外的实施例中，第一电介质材料402可以填充多个裂纹114中的一个或多个。在一些实施例中，第一电介质材料402可以包括氧化物(例如，二氧化硅)。在一些实施例中，第一电介质材料402可以通过沉积工艺(例如，CVD、PE-CVD、ALD、PVD等)形成。在一些实施例中，第一电介质材料402可以被配置为钝化在形成止裂环沟槽116期间生成的表面缺陷(例如，表面陷阱)。钝化表面缺陷可以减少随后形成在堆叠半导体衬底101中的器件内的电流泄漏。
如图18的截面图1800所示，执行第一图案化工艺以对第一电介质材料402进行图案化。第一图案化工艺去除第一电介质材料402的部分以形成源极/漏极开口1702，其暴露堆叠半导体衬底101的中心区域110内的器件区域314内的阻挡层106的上表面。
在一些实施例中，第一图案化工艺可以根据形成在阻挡层106之上的第一掩蔽结构1804而将第一电介质材料402选择性地暴露于第一蚀刻剂1802。在一些实施例中，第一掩蔽结构1804可以包括光敏材料(例如，光致抗蚀剂)。在其他实施例中，第一掩蔽结构1804可以包括电介质掩蔽层(例如，氧化硅、二氧化硅等)、硬掩模等。在一些实施例中，第一蚀刻剂1802可以包括干法蚀刻剂(例如，具有氟化学物、氯化学物等)。在其他实施例中，第一蚀刻剂1802可以包括湿法蚀刻剂(例如，包括氢氟酸、氢氧化钾等)。
如图19的截面图1900所示，在源极/漏极开口1702内形成源极接触件506和漏极接触件508。在一些实施例中，源极接触件506和漏极接触件508可以通过以下方式形成：在源极/漏极开口1702内和第一电介质材料402之上形成导电材料(例如，铝、铜等)。随后对导电材料进行蚀刻以限定源极接触件506和漏极接触件508。在一些实施例中，导电材料可以通过沉积工艺和/或电镀工艺形成。
如图20的截面图2000所示，在第一电介质材料402的上表面之上并沿着第一电介质材料402的内侧壁来形成第二电介质材料404。在一些实施例中，第二电介质材料404的上表面位于止裂环沟槽116的正上方并且垂直位于堆叠半导体衬底101的上表面上方。在一些另外的实施例中，第二电介质材料404可以具有限定第二凹部2002的一个或多个侧壁，该第二凹部2002位于止裂环沟槽116正上方。在一些实施例中，第二电介质材料404可以包括氮化物(例如，氮化硅)。在一些实施例中，第二电介质材料404可以通过沉积工艺(例如，CVD、PE-CVD、ALD、PVD等)形成。
如图21的截面图2100所示，执行第二图案化工艺以对第一电介质材料402和第二电介质材料404进行图案化，以形成暴露器件区域314内的掺杂半导体层108的上表面的栅极开口2102。在一些实施例中，第二图案化工艺可以根据形成在第二电介质材料404之上的第二掩蔽结构2106而将第一电介质材料402和第二电介质材料404选择性地暴露于第二蚀刻剂2104。在各种实施例中，第二掩蔽结构2106可以包括光敏材料(例如，光致抗蚀剂)、电介质掩蔽层(例如，氧化硅、二氧化硅等)、硬掩模等。在各种实施例中，第二蚀刻剂2104可以包括干法蚀刻剂或湿法蚀刻剂。
如图22的截面图2200所示，栅极结构504形成在栅极开口2102内。在一些实施例中，栅极结构504可以通过以下方式形成：在栅极开口2102内和第二电介质材料404之上形成导电材料(例如，铝、铜、掺杂的多晶硅等)。随后蚀刻导电材料以限定栅极结构504。在一些实施例中，导电材料可以通过沉积工艺和/或电镀工艺形成。
如图23的截面图2300所示，第三电介质材料406形成在第二电介质材料404的上表面之上。在一些实施例中，第三电介质材料406可以具有限定第三凹部2302的一个或多个侧壁，该第三凹部2302位于止裂环沟槽116正上方。在一些实施例中，第三电介质材料406可以包括氧化物(例如，二氧化硅)。
如图24的截面图2400所示，第四电介质材料408形成在第三电介质材料406的上表面之上。在一些实施例中，第四电介质材料408可以具有限定第四凹部2402的一个或多个侧壁，该第四凹部2402位于止裂环沟槽116正上方。在一些实施例中，第四电介质材料408可以包括氧化物(例如，二氧化硅)。
如图25的截面图2500所示，上层间电介质(ILD)层512形成在第四电介质材料408的上表面之上。在一些实施例中，上ILD层512可以包括以下项中的一项或多项：二氧化硅、氮化硅、掺杂碳的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、未掺杂的酸盐硅玻璃(USG)、多孔电介质材料等。
如图26的截面图2600所示，多个导电层510形成在多个电介质材料402-408和/或上ILD层512内。在一些实施例中，多个导电层510可以包括通过镶嵌工艺和/或双镶嵌工艺形成的互连。在一些这样的实施例中，上ILD层512被蚀刻以形成孔洞和/或沟槽，这些孔洞和/或沟槽随后被填充导电材料(例如，钨、铜和/或铝)。随后执行化学机械平坦化(CMP)工艺以从上ILD层512之上去除多余的导电材料。
图27示出了形成包括止裂环沟槽的半导体结构的方法2700的一些实施例的流程图，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
虽然所公开的方法(例如，方法2700和2800)在本文中被示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示排序不应当被解释为限制性含义。例如，除了本文示出和/或描述的那些之外，一些动作可以以不同的顺序和/或与其他动作或事件并行发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在动作2702，提供作为具有第一热膨胀系数(CTE)的第一半导体材料的基础半导体衬底。在一些实施例中，第一半导体材料可以是硅。图8示出了对应于动作2702的一些实施例的截面图800。
在动作2704，具有不同于第一CTE的第二CTE的第二半导体材料在第一温度下形成在基础半导体衬底上。在一些实施例中，第二半导体材料可以是III族氮化物(III-N)半导体材料。图9示出了对应于动作2704的一些实施例的截面图900。
在动作2706，基础半导体衬底和第二半导体材料被冷却到低于第一温度的第二温度。图13-图14示出了对应于动作2706的一些实施例的截面图1300-1400。
在动作2708，基础半导体衬底和第二半导体材料被图案化以限定在闭合路径中延伸的止裂环沟槽，该止裂环沟槽将第二半导体材料的中心区域和第二半导体材料的外围区域分开。图15示出了对应于动作2708的一些实施例的截面图1500。
图28示出了形成包括止裂环沟槽的半导体结构的方法2800的一些附加实施例的流程图，该止裂环沟槽被配置为减轻裂纹在堆叠半导体衬底内的传播。
在动作2802，在第一温度下形成具有被外围区域围绕的中心区域的堆叠半导体衬底。在一些实施例中，堆叠半导体衬底可以根据动作2804-2810形成。
在动作2804，在基础半导体衬底上形成缓冲层。图9示出了对应于动作2804的一些实施例的截面图900。
在动作2806，在缓冲层上形成有源层。图10示出了对应于动作2806的一些实施例的截面图1000。
在动作2808，在有源层上形成阻挡层。图11示出了对应于动作2808的一些实施例的截面图1100。
在动作2810，在阻挡层上形成掺杂半导体层。图12示出了对应于动作2810的一些实施例的截面图1200。
在动作2812，堆叠半导体衬底被冷却到低于第一温度的第二温度。图13-图14示出了对应于动作2812的截面图1300-1400。
在动作2814，对堆叠半导体衬底进行图案化以限定在围绕中心区域的闭合路径中延伸的止裂环沟槽。图15示出了对应于动作2814的一些实施例的截面图1500。
在动作2816，在堆叠半导体衬底上形成对准标记。图16示出了对应于动作2816的一些实施例的截面图1600。
在动作2818，在堆叠半导体衬底上以及止裂环沟槽内形成一个或多个电介质材料。图17、图20以及图23-图25示出了对应于动作2818的一些实施例的截面图1700、2000、2300-2500。
在动作2820，在堆叠半导体衬底上形成半导体器件。图18-图22示出了对应于动作2820的一些实施例的截面图1800-2200。
在动作2822，在堆叠半导体衬底之上形成一个或多个互连。图23-图27示出了对应于动作2822的一些实施例的截面图2300-2700。
在动作2824，在堆叠半导体衬底之上形成密封环结构。图23-图27示出了对应于动作2824的一些实施例的截面图2300-2700。
因此，在一些实施例中，本公开涉及一种半导体结构，该半导体结构包括堆叠半导体衬底，该堆叠半导体衬底具有被配置为减轻裂纹在堆叠半导体衬底内的传播的止裂环沟槽。止裂环沟槽被配置为防止多个裂纹从堆叠半导体衬底的外围区域传播到堆叠半导体衬底的中心区域内的器件区域，从而提高器件区域内的器件的良率、可靠性和/或性能。
在一些实施例中，本公开涉及一种半导体结构，该半导体结构包括堆叠半导体衬底，该堆叠半导体衬底包括设置在基础半导体衬底之上的半导体材料，基础半导体衬底具有第一热膨胀系数并且半导体材料具有第二热膨胀系数，该第二热膨胀系数不同于第一热膨胀系数；该堆叠半导体衬底包括一个或多个侧壁，该一个或多个侧壁限定止裂环沟槽，该止裂环沟槽在堆叠半导体衬底的中心区域和堆叠半导体衬底的围绕中心区域的外围区域之间的闭合路径中连续地延伸；以及堆叠半导体衬底的外围区域包括多个裂纹，而中心区域基本上没有裂纹。在一些实施例中，中心区域包括分别具有一个或多个半导体器件的多个器件区域。在一些实施例中，多个裂纹分别地且连续地从堆叠半导体衬底的最外边缘延伸到通过止裂环沟槽而与中心区域分开的端部。在一些实施例中，止裂环沟槽包括基本上圆形的沟槽。在一些实施例中，基础半导体衬底包括硅晶圆，并且半导体材料包括氮化镓缓冲层。在一些实施例中，堆叠半导体衬底还包括具有设置在氮化镓缓冲层之上的氮化铝镓的阻挡层。在一些实施例中，止裂环沟槽由半导体材料的侧壁和基础半导体衬底的侧壁来限定。在一些实施例中，半导体结构还包括：设置在止裂环沟槽内的一个或多个电介质材料，一个或多个电介质材料从止裂环沟槽内连续地延伸到堆叠半导体衬底之上。在一些实施例中，中心区域包括多个管芯区域，该多个管芯区域通过一个或多个划线彼此分开，该一个或多个划线被配置为在堆叠半导体衬底的分割期间被去除。
在其他实施例中，本公开涉及一种半导体结构，该半导体结构包括具有缓冲层的堆叠半导体衬底，该缓冲层包括设置在基础半导体衬底之上的第一半导体材料，该基础半导体衬底包括第二半导体材料，该堆叠半导体衬底包括具有多个管芯区域的中心区域和围绕该中心区域的外围区域；半导体器件，设置在堆叠半导体衬底之上并且在多个管芯区域之一的器件区域内；第一多个电介质材料，设置在由堆叠半导体衬底的侧壁限定的止裂环沟槽内，第一角度将沿着堆叠半导体衬底的直径延伸的第一线和堆叠半导体衬底的一个侧壁分开；堆叠半导体衬底具有裂纹侧壁，这些裂纹侧壁在堆叠半导体衬底的最外边缘和止裂环沟槽之间限定多个裂纹，第一线以第二角度与沿着多个裂纹中的最靠近的裂纹延伸的第二线开，该第二角度小于第一角度；并且第二多个电介质材料被设置在多个裂纹内，第一多个电介质材料包括比第二多个电介质材料更多的电介质材料。在一些实施例中，第二多个电介质材料包括氧化物。在一些实施例中，多个管芯区域分别包括在围绕器件区域的第二闭合路径中延伸的密封环结构。在一些实施例中，止裂环沟槽的宽度在约3微米到约4微米之间的范围内。在一些实施例中，外围区域沿着直线连续地延伸一定宽度，该宽度在堆叠半导体衬底的直径的约1％到约3％之间的范围内。在一些实施例中，第一多个电介质材料中的一个或多个延伸到基础半导体衬底中。在一些实施例中，基础半导体衬底是硅，并且缓冲层是氮化镓。在一些实施例中，止裂环沟槽延伸到多个管芯区域中的一个或多个中。
在其他实施例中，本公开涉及一种形成半导体结构的方法，该方法包括在第一温度下在基础硅衬底之上形成III族氮化物(III-N)半导体材料；将III-N半导体材料和基础硅衬底冷却到低于第一温度的第二温度，冷却III-N半导体材料和基础硅衬底导致在III-N半导体材料的外围区域内形成多个裂纹，该III-N半导体材料的外围区域围绕III-N半导体材料的中心区域；以及对III-N半导体材料和基础硅衬底进行蚀刻，以形成围绕III-N半导体材料的中心区域延伸的止裂环沟槽，该止裂环沟槽将III-N半导体材料的中心区域与III-N半导体材料的外围区域分开。在一些实施例中，中心区域在III-N半导体材料内基本上没有裂纹。在一些实施例中，多个裂纹从III-N半导体材料的最外边缘连续地延伸到止裂环沟槽。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体结构，包括：堆叠半导体衬底，所述堆叠半导体衬底包括设置在基础半导体衬底之上的半导体材料，其中，所述基础半导体衬底具有第一热膨胀系数并且所述半导体材料具有第二热膨胀系数，所述第二热膨胀系数不同于所述第一热膨胀系数；其中，所述堆叠半导体衬底包括一个或多个侧壁，所述一个或多个侧壁限定止裂环沟槽，该止裂环沟槽在所述堆叠半导体衬底的中心区域和所述堆叠半导体衬底的围绕所述中心区域的外围区域之间的闭合路径中连续地延伸；并且其中，所述堆叠半导体衬底的外围区域包括多个裂纹，而所述中心区域没有裂纹。
示例2.根据示例1所述的半导体结构，其中，所述中心区域包括分别具有一个或多个半导体器件的多个器件区域。
示例3.根据示例1所述的半导体结构，其中，所述多个裂纹分别地且连续地从所述堆叠半导体衬底的最外边缘延伸到通过所述止裂环沟槽而与所述中心区域分开的端部。
示例4.根据示例1所述的半导体结构，其中，所述止裂环沟槽包括圆形的沟槽。
示例5.根据示例1所述的半导体结构，其中，所述基础半导体衬底包括硅晶圆，并且所述半导体材料包括氮化镓缓冲层。
示例6.根据示例5所述的半导体结构，其中，所述堆叠半导体衬底还包括阻挡层，所述阻挡层包括设置在所述氮化镓缓冲层之上的氮化铝镓。
示例7.根据示例1所述的半导体结构，其中，所述止裂环沟槽由所述半导体材料的侧壁和所述基础半导体衬底的侧壁来限定。
示例8.根据示例1所述的半导体结构，还包括：设置在所述止裂环沟槽内的一个或多个电介质材料，其中，所述一个或多个电介质材料从所述止裂环沟槽内连续地延伸到所述堆叠半导体衬底之上。
示例9.根据示例1所述的半导体结构，其中，所述中心区域包括多个管芯区域，所述多个管芯区域通过一个或多个划线彼此分开，所述一个或多个划线被配置为在所述堆叠半导体衬底的分割期间被去除。
示例10.一种半导体结构，包括：包括缓冲层的堆叠半导体衬底，所述缓冲层包括设置在基础半导体衬底之上的第一半导体材料，所述基础半导体衬底包括第二半导体材料，其中，所述堆叠半导体衬底包括具有多个管芯区域的中心区域和围绕所述中心区域的外围区域；半导体器件，设置在所述堆叠半导体衬底之上并且在所述多个管芯区域之一的器件区域内；第一多个电介质材料，设置在由所述堆叠半导体衬底的侧壁限定的止裂环沟槽内，其中，第一角度将沿着所述堆叠半导体衬底的直径延伸的第一线和所述堆叠半导体衬底的一个侧壁分开；其中，所述堆叠半导体衬底包括裂纹侧壁，所述裂纹侧壁在所述堆叠半导体衬底的最外边缘和所述止裂环沟槽之间限定多个裂纹，所述第一线以第二角度与沿着所述多个裂纹中的最靠近的裂纹延伸的第二线分开，所述第二角度小于所述第一角度；并且其中，第二多个电介质材料被设置在所述多个裂纹内，所述第一多个电介质材料包括比所述第二多个电介质材料更多的电介质材料。
示例11.根据示例10所述的半导体结构，其中，所述第二多个电介质材料包括氧化物。
示例12.根据示例10所述的半导体结构，其中，所述多个管芯区域分别包括在围绕所述器件区域的第二闭合路径中延伸的密封环结构。
示例13.根据示例10所述的半导体结构，其中，所述止裂环沟槽的宽度在3微米到4微米之间的范围内。
示例14.根据示例10所述的半导体结构，其中，所述外围区域沿着直线连续地延伸一定宽度，该宽度在所述堆叠半导体衬底的直径的1％到3％之间的范围内。
示例15.根据示例10所述的半导体结构，其中，所述第一多个电介质材料中的一个或多个延伸到所述基础半导体衬底中。
示例16.根据示例10所述的半导体结构，其中，所述基础半导体衬底是硅，并且所述缓冲层是氮化镓。
示例17.根据示例10所述的半导体结构，其中，所述止裂环沟槽延伸到所述多个管芯区域中的一个或多个中。
示例18.一种形成半导体结构的方法，包括：在第一温度下在基础硅衬底之上形成III族氮化物III-N半导体材料；将所述III-N半导体材料和所述基础硅衬底冷却到低于所述第一温度的第二温度，其中，冷却所述III-N半导体材料和所述基础硅衬底导致在所述III-N半导体材料的外围区域内形成多个裂纹，所述III-N半导体材料的外围区域围绕所述III-N半导体材料的中心区域；以及对所述III-N半导体材料和所述基础硅衬底进行蚀刻，以形成围绕所述III-N半导体材料的中心区域延伸的止裂环沟槽，其中，所述止裂环沟槽将所述III-N半导体材料的中心区域与所述III-N半导体材料的外围区域分开。
示例19.根据示例18所述的方法，其中，所述中心区域在所述III-N半导体材料内没有裂纹。
示例20.根据示例18所述的方法，其中，所述多个裂纹从所述III-N半导体材料的最外边缘连续地延伸到所述止裂环沟槽。

Claims (10)

1.一种半导体结构，包括：
堆叠半导体衬底，所述堆叠半导体衬底包括设置在基础半导体衬底之上的半导体材料，其中，所述基础半导体衬底具有第一热膨胀系数并且所述半导体材料具有第二热膨胀系数，所述第二热膨胀系数不同于所述第一热膨胀系数；
其中，所述堆叠半导体衬底包括一个或多个侧壁，所述一个或多个侧壁限定止裂环沟槽，该止裂环沟槽在所述堆叠半导体衬底的中心区域和所述堆叠半导体衬底的围绕所述中心区域的外围区域之间的闭合路径中连续地延伸；并且
其中，所述堆叠半导体衬底的外围区域包括多个裂纹，而所述中心区域没有裂纹。
2.根据权利要求1所述的半导体结构，其中，所述中心区域包括分别具有一个或多个半导体器件的多个器件区域。
3.根据权利要求1所述的半导体结构，其中，所述多个裂纹分别地且连续地从所述堆叠半导体衬底的最外边缘延伸到通过所述止裂环沟槽而与所述中心区域分开的端部。
4.根据权利要求1所述的半导体结构，其中，所述止裂环沟槽包括圆形的沟槽。
5.根据权利要求1所述的半导体结构，其中，所述基础半导体衬底包括硅晶圆，并且所述半导体材料包括氮化镓缓冲层。
6.根据权利要求5所述的半导体结构，其中，所述堆叠半导体衬底还包括阻挡层，所述阻挡层包括设置在所述氮化镓缓冲层之上的氮化铝镓。
7.根据权利要求1所述的半导体结构，其中，所述止裂环沟槽由所述半导体材料的侧壁和所述基础半导体衬底的侧壁来限定。
8.根据权利要求1所述的半导体结构，还包括：
设置在所述止裂环沟槽内的一个或多个电介质材料，其中，所述一个或多个电介质材料从所述止裂环沟槽内连续地延伸到所述堆叠半导体衬底之上。
9.一种半导体结构，包括：
包括缓冲层的堆叠半导体衬底，所述缓冲层包括设置在基础半导体衬底之上的第一半导体材料，所述基础半导体衬底包括第二半导体材料，其中，所述堆叠半导体衬底包括具有多个管芯区域的中心区域和围绕所述中心区域的外围区域；
半导体器件，设置在所述堆叠半导体衬底之上并且在所述多个管芯区域之一的器件区域内；
第一多个电介质材料，设置在由所述堆叠半导体衬底的侧壁限定的止裂环沟槽内，其中，第一角度将沿着所述堆叠半导体衬底的直径延伸的第一线和所述堆叠半导体衬底的一个侧壁分开；
其中，所述堆叠半导体衬底包括裂纹侧壁，所述裂纹侧壁在所述堆叠半导体衬底的最外边缘和所述止裂环沟槽之间限定多个裂纹，所述第一线以第二角度与沿着所述多个裂纹中的最靠近的裂纹延伸的第二线分开，所述第二角度小于所述第一角度；并且
其中，第二多个电介质材料被设置在所述多个裂纹内，所述第一多个电介质材料包括比所述第二多个电介质材料更多的电介质材料。
10.一种形成半导体结构的方法，包括：
在第一温度下在基础硅衬底之上形成III族氮化物III-N半导体材料；
将所述III-N半导体材料和所述基础硅衬底冷却到低于所述第一温度的第二温度，其中，冷却所述III-N半导体材料和所述基础硅衬底导致在所述III-N半导体材料的外围区域内形成多个裂纹，所述III-N半导体材料的外围区域围绕所述III-N半导体材料的中心区域；以及
对所述III-N半导体材料和所述基础硅衬底进行蚀刻，以形成围绕所述III-N半导体材料的中心区域延伸的止裂环沟槽，其中，所述止裂环沟槽将所述III-N半导体材料的中心区域与所述III-N半导体材料的外围区域分开。
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