CN115132247A - 字线驱动电路以及动态随机存储器 - Google Patents

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Abstract

本发明提供了一种字线驱动电路以及动态随机存储器。所述字线驱动电路包括驱动模块及控制模块，所述控制模块包括：控制单元；第一开关单元，具有控制端、第一端及第二端，所述控制端与所述控制单元电连接，所述第一端与第一供电电压电连接，所述第二端与所述驱动模块的第三输入端电连接；第二开关单元，具有控制端、第一端及第二端，所述控制端与所述控制单元电连接，所述第一端与第二供电电压电连接，所述第二端与所述驱动模块的第三输入端电连接，其中，所述第二供电电压大于接地电压。本发明优点是，待机模式下减少了芯片驱动模块的静态功耗，延长电路中元器件的使用寿命。

Description

字线驱动电路以及动态随机存储器
技术领域
本发明涉及电子电路领域，尤其涉及一种字线驱动电路以及动态随机存储器。
背景技术
附图1所示是现有技术中的一种动态随机存储器的字线驱动电路。字线驱动电路包括：第一反相器A1、第二反相器A2、第三反相器A3、P型驱动晶体管P、第一N型驱动晶体管N以及第二N型驱动晶体管N2，P型驱动晶体管P和第一N型驱动晶体管N的栅极电连接外部控制信号bMWL。
所述第一反相器A1的输入端电连接外部电路，所述第二反相器A2的输入端电连接至所述第一反相器A1的输出端，所述第三反相器A3的输入端电连接外部电路，所述第三反相器A3的输出端电连接至所述第二N型驱动晶体管N2的栅极，所述P型驱动晶体管P的源极电连接所述第二反相器A2的输出端，所述P型驱动晶体管P和所述第一N型驱动晶体管N的漏极电连接信号输出端WL，所述第二N型驱动晶体管N2的漏极电连接所述信号输出端WL，所述第一N型驱动晶体管N和所述第二N型驱动晶体管N2的源极电连接接地电压Vss。
外部信号经过所述第一反相器A1的输入端输入，并经第二反相器A2的输出端输出信号PXID，所述P型驱动晶体管的源极接收所述信号PXID，另一外部信号经过所述第三反相器A3的输入端输入，并经所述第三反相器A3输出端输出信号PXIB，所述第二N型驱动晶体管N2的栅极接收所述信号PXIB。
在激活(active)模式下，控制与所述P型驱动晶体管P和所述第一N型驱动晶体管N的栅极电连接的外部控制信号bMWL为低电位，一外部信号通过所述第一反相器A1及第二反相器A2控制所述信号PXID为高电位，另一外部信号通过所述第三反相器A3控制所述信号PXIB为低电位，则所述P型驱动晶体管P导通，第一N型驱动晶体管N以及第二N型驱动晶体管N2断开，所述信号输出端WL输出为高电位，开启相应的字线。
但是，当电路处于待机(standby)模式下，控制与所述P型驱动晶体管P和所述第一N型驱动晶体管N的栅极电连接的外部控制信号bMWL为高电位，一外部信号通过所述第一反相器A1及第二反相器A2控制所述信号PXID为低电位，另一外部信号通过所述第三反相器A3控制所述信号PXIB为高电位，则所述第一N型驱动晶体管N以及第二N型驱动晶体管N2导通，所述P型驱动晶体管P断开，所述信号输出端WL输出为低电位，关闭相应的字线。处于该种模式下，所述P型驱动晶体管P的源极和漏极电压为接地电压Vss，栅极电压为开启字线所需的高电位，则所述P型驱动晶体驱动管P的栅极与漏极以及栅极与源极间形成较大的电压差，在CMOS场效应管栅极和漏极重叠区域，由于高电场在空乏区产生电子空穴对，漏极表面带与带之间的沟道容易形成栅致漏极漏电流(GIDL)，不仅增加了芯片功耗的产生还影响晶体管的使用寿命。
因此，如何解决P型驱动晶体管的漏电，从而降低所述字线驱动电路的静态功耗，是现有技术需要解决的问题。
发明内容
本发明所要解决的技术问题是提供一种字线驱动电路以及动态随机存储器，能够降低动态随机存储器的功耗。
为了解决上述问题，本发明提供了一种字线驱动电路，其包括：
驱动模块，具有第一输入端、第二输入端、第三输入端及输出端，所述第一输入端用于接收第一外部驱动信号，所述第二输入端用于接收第二外部驱动信号，所述输出端用于输出字线驱动信号；
控制模块，包括：
控制单元；
第一开关单元，具有控制端、第一端及第二端，所述控制端与所述控制单元电连接，所述第一端与第一供电电压电连接，所述第二端与所述驱动模块的第三输入端电连接；第二开关单元，具有控制端、第一端及第二端，所述控制端与所述控制单元电连接，所述第一端与第二供电电压电连接，所述第二端与所述驱动模块的第三输入端电连接，其中，所述第二供电电压大于接地电压。
可选的，当所述字线驱动电路处于待机模式时，所述控制单元控制所述第一开关单元断开，所述第二开关单元导通，以使所述驱动模块的第三输入端接收所述第二供电电压。
可选的，当所述字线驱动电路处于激活模式时，所述控制单元控制所述第一开关单元导通，所述第二开关单元断开，以使所述驱动模块的第三输入端接收所述第一供电电压。
可选的，所述控制单元与所述第一供电电压电连接，所述第一开关单元的第一端通过所述控制单元与所述第一供电电压电连接。
可选的，所述控制单元还包括：第一反相器，具有输入端及输出端，所述第一反相器的输入端用于接收第三外部驱动信号，所述第一反相器的输出端与所述第一开关单元及第二开关单元的控制端电连接；第二反相器，与所述第一供电电压电连接，且所述第二反相器具有输入端及输出端，所述第二反相器的输入端与所述第一反相器的输出端电连接，所述第二反相器的输出端与所述第一开关单元的第一端电连接。
可选的，当所述字线驱动电路处于待机模式时，所述第三外部驱动信号提供低电位，所述第一开关单元断开，所述第二开关单元导通，以使所述驱动模块的第三输入端接收所述第二供电电压。
可选的，当所述字线驱动电路处于激活模式时，所述第三外部驱动信号提供高电位，所述第一开关单元导通，所述第二开关单元断开，以使所述驱动模块的第三输入端接收所述第一供电电压。
可选的，所述第一反相器由奇数个子反相器串联而成，和/或所述第二反相器由奇数个子反相器串联而成。
可选的，所述第一开关单元为第一PMOS晶体管，所述第二开关单元为第一NMOS晶体管。
可选的，所述第一供电电压大于所述第二供电电压。
可选的，所述第二供电电压为芯片电源电压。
可选的，所述第二供电电压为源极电源电压；所述第二供电电压的数值范围为0.2～0.5V。
可选的，所述第二供电电压小于所述第二开关单元的阈值电压。
可选的，所述驱动模块包括：P型驱动晶体管，具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端电连接，所述第一端与所述驱动模块的第三输入端电连接，所述第二端与所述驱动模块的输出端电连接；N型驱动晶体管，具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端电连接，所述第一端与所述驱动模块的输出端电连接，所述第二端与接地端电连接；第二NMOS晶体管，具有控制端、第一端及第二端，所述控制端与所述驱动模块的第二输入端电连接，所述第一端与所述驱动模块的输出端电连接，所述第二端与接地端电连接。
可选的，当所述字线驱动电路处于待机模式时，所述第一外部驱动信号提供高电位，所述第二外部驱动信号提供高电位。
可选的，当所述字线驱动电路处于激活模式时，所述第一外部驱动信号提供低电位，所述第二外部驱动信号提供低电位。
可选的，所述驱动模块还包括第三反相器，所述第三反相器具有输入端及输出端，所述第三反相器的输入端与所述驱动模块的第二输入端电连接，用于接收所述第二外部驱动信号，所述第三反相器的输出端与所述第二NMOS晶体管的控制端电连接。
可选的，当所述字线驱动电路处于待机模式时，所述第一外部驱动信号提供高电位，所述第二外部驱动信号提供低电位；当所述字线驱动电路处于激活模式时，所述第一外部驱动信号提供低电位，所述第二外部驱动信号提供高电位。
可选的，所述第三反相器由奇数个子反相器串联而成。
本发明还提供了一种动态随机存储器，包括上述字线驱动电路。
本发明的优点在于，在字线驱动电路的驱动模块的第三输入端设置包括第一开关单元和第二开关单元的控制模块，使得字线驱动电路处于待机模式时，所述驱动模块的第三输入端与所述第二供电电压电连接，而所述第二供电电压大于接地电压，进而上拉所述驱动模块的第三输入端的电压，减小P型驱动晶体驱动管的栅极与源极间的电压差，从而减小栅致漏极漏电流(GIDL)，达到待机模式下减少所述驱动模块的芯片功耗的目的，延长了电路中元器件的使用寿命。
附图说明
图1是现有技术中字线驱动电路的电路图。
图2是本发明第一实施例提供的一种字线驱动电路的电路图。
图3是本发明第二实施例提供的一种字线驱动电路的电路图。
图4是本发明第三实施例提供的一种字线驱动电路的电路图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一输入端称为第二输入端，且类似地，可将第二输入端称为第一输入端。第一输入端和第二输入端两者都是输入端，但其不是同一输入端。
可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
需要说明的是，下述实施例所称高电位、低电位均为相对的概念(即高电位的电压值高于与其对应的低电位的电压值)，不限定高电位的具体电压值，也不限定低电位的具体电压值。并且也并不限定本具体实施例中不同信号线上施加的高电位均相等，也不限定特定信号线在不同状态下的高电位相等。本领域内技术人员应该理解，根据工艺节点、速度要求、可靠性要求等可自行设置相应高电位和低电位的值。
下面结合附图对本发明提供的一种字线驱动电路以及动态随机存储器的实施例做详细说明。本发明所述的电连接包括直接连接、通过晶体管连接以及其他等效的连接方式。
附图2所示是本发明第一实施例提供的一种字线驱动电路的电路图。请参阅附图2，所述字线驱动电路包括驱动模块及控制模块。
所述驱动模块具有第一输入端bMWL、第二输入端PXIB、第三输入端PXID及输出端WL。所述第一输入端bMWL用于接收第一外部驱动信号，所述第二输入端PXIB用于接收第二外部驱动信号，所述输出端WL用于输出字线驱动信号。
所述控制模块包括控制单元C1、第一开关单元P1及第二开关单元N1。
所述控制单元C1能够接收第三外部驱动信号。
所述第一开关单元P1具有控制端、第一端及第二端，所述控制端与所述控制单元C1电连接于A点，所述第一端与第一供电电压Vpp电连接，所述第二端与所述驱动模块的第三输入端PXID电连接。在本实施例中，所述控制单元C1与所述第一供电电压Vpp电连接，所述第一开关单元P1的第一端通过所述控制单元C1与所述第一供电电压Vpp电连接，在本发明其他实施例中，所述第一开关单元P1的第一端也可直接与所述第一供电电压Vpp电连接。
所述第二开关单元N1具有控制端、第一端及第二端，所述控制端与所述控制单元C1电连接于A点，所述第一端与第二供电电压Vsl电连接，所述第二端与所述驱动模块的第三输入端PXID电连接，其中，所述第二供电电压Vsl大于接地电压Vss。
当所述字线驱动电路处于待机模式(standby)时，所述控制单元C1接收第三外部驱动信号，并根据所述第三外部信号控制所述第一开关单元P1断开，所述第二开关单元N1导通，以使所述驱动模块的第三输入端PXID接收所述第二供电电压Vsl。
当所述字线驱动电路处于激活模式(active)时，所述控制单元C1接收第三外部驱动信号，并根据所述第三外部信号控制所述第一开关单元导通P1，所述第二开关单元N1断开，以使所述驱动模块的第三输入端PXID接收所述第一供电电压Vpp。
本发明字线驱动电路在驱动模块的第三输入端设置包括第一开关单元和第二开关单元的控制模块，使得字线驱动电路处于待机模式时，所述驱动模块的第三输入端与所述第二供电电压电连接，而所述第二供电电压大于接地电压，进而上拉所述驱动模块的第三输入端的电压，减小驱动模块的P型驱动晶体管P的栅极与源极间的电压差，从而减小栅致漏极漏电流(GIDL)，达到待机模式下减少所述驱动模块的静态功耗的目的，延长了电路中元器件的使用寿命。
进一步的，所述第一开关单元P1为PMOS晶体管，所述第二开关单元N1为NMOS晶体管。当所述字线驱动电路处于待机模式时，所述控制单元C1控制所述A点为高电位，所述第一开关单元P1断开，所述第二开关单元N1导通，以使所述驱动模块的第三输入端PXID接收所述第二供电电压Vsl，进而上拉所述驱动模块的第三输入端PXID的电压，减小驱动模块的P型驱动晶体管P的栅极与源极间的电压差，从而减小栅致漏极漏电流(GIDL)，达到待机模式下减少所述驱动模块的静态功耗的目的；当所述字线驱动电路处于激活模式时，所述控制单元C1控制所述A点为低电位，所述第一开关单元P1导通，所述第二开关单元N1断开，以使所述驱动模块的第三输入端PXID接收所述第一供电电压Vpp。
进一步，所述第二供电电压Vsl小于所述第二开关单元N1的阈值电压。在该实施例中，所述第二供电电压Vsl为源极电源电压，其数值范围可为0.2～0.5V。
进一步的，所述驱动模块包括P型驱动晶体管P、N型驱动晶体管N及第二NMOS晶体管N2。
所述P型驱动晶体管P具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端bMWL电连接，所述第一端与所述驱动模块的第三输入端PXID电连接，所述第二端与所述驱动模块的输出端WL电连接。
所述N型驱动晶体管N具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端bMWL电连接，所述第一端与所述驱动模块的输出端WL电连接，所述第二端与接地端Vss电连接。
所述第二NMOS晶体管N2具有控制端、第一端及第二端，所述控制端与所述驱动模块的第二输入端PXIB电连接，所述第一端与所述驱动模块的输出端WL电连接，所述第二端与接地端Vss电连接。
当所述字线驱动电路处于待机模式时，所述第一外部驱动信号提供高电位，所述P型驱动晶体管P断开，所述N型驱动晶体管N导通，以使所述输出端WL与接地端Vss电连接；所述第二外部驱动信号提供高电位，所述第二NMOS晶体管N2导通，以进一步使所述输出端WL与接地端Vss电连接，以输出低电位的字线驱动信号，关闭相应的字线。同时，所述控制单元C1接收第三外部驱动信号，并根据所述第三外部驱动信号控制所述第一开关单元P1断开，所述第二开关单元N1导通，以使所述P型驱动晶体管P的第一端接收所述第二供电电压Vsl，减小了所述P型驱动晶体管P的栅源极之间的电压差，从而减少字线驱动电路中由于P型驱动晶体管P的栅源极电压差导致的栅致漏极漏电流(GIDL)，达到待机模式下减少P型驱动晶体管P的静态功耗的目的，延长电路中元器件的使用寿命。
当所述字线驱动电路处于激活模式时，所述第一外部驱动信号提供低电位，所述P型驱动晶体管P导通，所述N型驱动晶体管N断开，以使所述输出端WL与所述P型驱动晶体管P的第一端电连接；所述第二外部驱动信号提供低电位，所述第二NMOS晶体管N2断开，以避免所述输出端WL与接地端Vss电连接。同时，所述控制单元C1接收第三外部驱动信号，并根据所述第三外部信号控制所述第一开关单元P1导通，所述第二开关单元N1断开，所述P型驱动晶体管P的第一端接收所述第一供电电压VPP，进而使所述输出端WL与第一供电电压VPP电连接，输出高电位的字线驱动信号，实现字线的驱动。
本发明还提供了一第二实施例，所述第二实施例与第一实施例的区别在于，在所述第二实施例中提供了控制单元的一种实现方式。请参阅图3，其为本发明第二实施例提供的字线驱动电路的电路图。
所述字线驱动电路包括驱动模块及控制模块。
所述驱动模块具有第一输入端bMWL、第二输入端PXIB、第三输入端PXID及输出端WL，所述第一输入端bMWL用于接收第一外部驱动信号，所述第二输入端PXIB用于接收第二外部驱动信号，所述输出端WL用于输出字线驱动信号。
所述控制模块包括控制单元C1、第一开关单元P1及第二开关单元N1。
所述第一开关单元P1具有控制端、第一端及第二端，所述控制端与所述控制单元电连接于A点，所述第一端与第一供电电压Vpp电连接，所述第二端与所述驱动模块的第三输入端PXID电连接。
所述第二开关单元N1具有控制端、第一端及第二端，所述控制端与所述控制单元电连接于A点，所述第一端与第二供电电压Vsl电连接，所述第二端与所述驱动模块的第三输入端PXID电连接，其中，所述第二供电电压大于接地电压Vss。
在本实施例中，所述控制单元C1包括第一反相器A1及第二反相器A2。
所述第一反相器A1具有输入端及输出端，所述第一反相器A1的输入端用于接收第三外部驱动信号，所述第一反相器A1的输出端于A点与所述第一开关单元P1及第二开关单元N1的控制端电连接。
所述第二反相器A2与所述第一供电电压Vpp电连接，且所述第二反相器A2具有输入端及输出端，所述第二反相器A2的输入端与所述第一反相器A1的输出端电连接，所述第二反相器A2的输出端与所述第一开关单元P1的第一端电连接。在本实施例中，所述第一开关单元P1的第一端通过所述第二反相器A2与所述第一供电电压Vpp电连接。
当所述字线驱动电路处于待机模式时，所述第三外部驱动信号提供低电位，所述第一反相器A1的输入端接收所述第三外部驱动信号，且在输出端输出高电位，从而控制所述第一开关单元P1断开，所述第二开关单元N1导通，以使所述驱动模块的第三输入端PXID接收所述第二供电电压Vsl。
当所述字线驱动电路处于激活模式时，所述第三外部驱动信号提供高电位，所述第一反相器A1的输入端接收所述第三外部驱动信号，且在输出端输出低电位，从而控制所述第一开关单元P1导通，所述第二开关单元N1断开，以使所述驱动模块的第三输入端PXID接收所述第一供电电压Vpp。
进一步的，所述第一反相器A1由奇数个子反相器串联而成，所述第二反相器A2由奇数个子反相器串联而成。例如，在本实施例中，所述第一反相器A1由一个子反相器构成，所述第二反相器A2由一个子反相器构成，在另一实施例中，所述第一反相器A1由三个子反相器构成，所述第二反相器A2由三个子反相器构成。其中，构成所述第一反相器A1的子反相器的数量与构成所述第二反相器A2的子反相器的数量可相同，也可不同，本申请不进行限制。
进一步的，所述第一开关单元P1为第一PMOS晶体管，所述第二开关单元N1为第一NMOS晶体管。
进一步的，所述驱动模块包括P型驱动晶体管P、N型驱动晶体管N及第二NMOS晶体管N2。
所述P型驱动晶体管P具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端bMWL电连接，所述第一端与所述驱动模块的第三输入端PXID电连接，所述第二端与所述驱动模块的输出端WL电连接。
所述N型驱动晶体管N具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端bMWL电连接，所述第一端与所述驱动模块的输出端WL电连接，所述第二端与接地端Vss电连接。
所述第二NMOS晶体管N2具有控制端、第一端及第二端，所述第一端与所述驱动模块的输出端WL电连接，所述第二端与接地端Vss电连接。
进一步的，在该第二实施例中，所述驱动模块还包括第三反相器A3。所述第三反相器A3与第一供电电压VPP电连接，以实现供电。所述第三反相器A3具有输入端及输出端，所述第三反相器A3的输入端与所述驱动模块的第二输入端PXIB电连接，用于接收所述第二外部驱动信号，所述第三反相器A3的输出端与所述第二NMOS晶体管N2的控制端电连接。
进一步的，所述第三反相器A3由奇数个子反相器串联而成。例如，在本实施例中，所述第三反相器A3由一个子反相器构成，而在另一实施例中，所述第一反相器A3由三个子反相器构成，构成所述第三反相器A3的所述子反相器的数量可根据实际需求设置，本申请不进行限制。
当所述字线驱动电路处于待机模式时，所述第一外部驱动信号提供高电位，所述P型驱动晶体管P断开，所述N型驱动晶体管N导通，以使所述输出端WL与接地端Vss电连接；所述第二外部驱动信号提供低电位，所述第三反相器A3输出高电位，所述第二NMOS晶体管N2导通，以进一步使所述输出端WL与接地端Vss电连接，以输出低电位的字线驱动信号，关闭相应的字线。同时，所述第三外部驱动信号提供低电位，所述第一反相器A1的输入端接收所述第三外部驱动信号，且在输出端输出高电位，从而控制所述第一开关单元P1断开，所述第二开关单元N1导通，以使所述驱动模块的第三输入端PXID接收所述第二供电电压Vsl，而所述第二供电电压Vsl大于接地电压Vss，从而减小了所述P型驱动晶体管P的栅源极之间的电压差，减少字线驱动电路中由于P型驱动晶体管P栅源极电压差导致的栅致漏极漏电流(GIDL)，达到待机模式下减少P型驱动晶体管P的静态功耗的目的，延长电路中元器件的使用寿命。
当所述字线驱动电路处于激活模式时，所述第一外部驱动信号提供低电位，所述P型驱动晶体管P导通，所述N型驱动晶体管N断开，以使所述输出端WL与所述P型驱动晶体管P的第一端电连接；所述第二外部驱动信号提供高电位，所述第三反相器A3输出低电位，所述第二NMOS晶体管N2断开，以避免所述输出端WL与接地端Vss电连接。同时，所述第三外部驱动信号提供高电位，所述第一反相器A1的输入端接收所述第三外部驱动信号，且在输出端输出低电位，从而控制所述第一开关单元P1导通，所述第二开关单元N1断开，以使所述驱动模块的第三输入端PXID接收所述第一供电电压Vpp，进而使所述输出端WL与第一供电电压VPP电连接，输出高电位的字线驱动信号，实现字线的驱动，以保证字线驱动电路正常工作。
在该实施例中，在待机模式时，由于第一PMOS晶体管P1和第一NMOS晶体管N1直接电连接在第一反相器的输出端A，此时A点为高电位，第一PMOS晶体管P1关闭，第一NMOS晶体管N1开启，实际导致第二反相器A2与P型驱动晶体管P之间的电学隔离。P型驱动晶体P的源极电压由第一NMOS晶体管N1控制，即PXID的电位由第二供电电压Vsl控制，因此P型驱动晶体管P的源极电压为Vsl。当P型驱动晶体管P的源极电压大于第二反相器输出电压Vss，即Vsl大于Vss时，与现有技术方案相比本方案的P型驱动晶体管P的栅源极电压差减小，从而减少动态随机存储器的字线驱动电路中由于P型驱动晶体管P的栅源极电压差导致的栅致漏极漏电流(GIDL)，达到待机模式下减少P型驱动晶体管P的静态功耗的目的，延长电路中元器件的使用寿命。
本发明第三实施例还提供一种字线驱动电路，所述第三实施例与第二实施例的区别在于，所述第二供电电压不同。请参阅图4，其为本发明第三实施例提供的一种字线驱动电路的电路图。
所述字线驱动电路包括驱动模块及控制模块。
所述驱动模块具有第一输入端bMWL、第二输入端PXIB、第三输入端PXID及输出端WL，所述第一输入端bMWL用于接收第一外部驱动信号，所述第二输入端PXIB用于接收第二外部驱动信号，所述输出端WL用于输出字线驱动信号。
所述控制模块包括控制单元C1、第一开关单元P1及第二开关单元N1。
所述第一开关单元P1具有控制端、第一端及第二端，所述控制端与所述控制单元电连接于A点，所述第一端与第一供电电压Vpp电连接，所述第二端与所述驱动模块的第三输入端PXID电连接。
所述第二开关单元N1具有控制端、第一端及第二端，所述控制端与所述控制单元电连接于A点，所述第一端与第二供电电压Vdd电连接，所述第二端与所述驱动模块的第三输入端PXID电连接，其中，所述第二供电电压Vdd大于接地电压Vss。
在第三实施例中，所述第二供电电压Vdd为芯片电源电压。进一步，在该实施例中，所述第一供电电压Vpp大于所述第二供电电压Vdd。
当所述字线驱动电路处于待机模式时，所述控制单元C1接收第三外部驱动信号，并根据所述第三外部信号控制所述第一开关单元P1断开，所述第二开关单元N1导通，以使所述驱动模块的第三输入端PXID接收所述第二供电电压Vdd。
当所述字线驱动电路处于激活模式时，所述控制单元C1接收第三外部驱动信号，并根据所述第三外部信号控制所述第一开关单元导通P1，所述第二开关单元N1断开，以使所述驱动模块的第三输入端PXID接收所述第一供电电压Vpp。
在该实施例中，字线驱动电路处于待机模式时，所述驱动模块的第三输入端与所述第二供电电压Vdd电连接，而所述第二供电电压Vdd大于接地电压Vss，进而上拉所述驱动模块的第三输入端的电压，与现有技术方案相比本方案的P型驱动晶体管P的栅源极电压差减小，从而减少动态随机存储器的字线驱动电路中由于P型驱动晶体管P的栅源极电压差导致的栅致漏极漏电流(GIDL)，达到待机模式下减少P型驱动晶体管P的静态功耗的目的，延长电路中元器件的使用寿命。
本发明还提供一种动态驱动存储器，所述动态驱动存储器包括字线及上述字线驱动电路，所述字线驱动电路的输出端WL与字线电连接，以实现对字线的驱动。当所述字线驱动电路处于待机模式时，所述字线未被驱动，当所述字线驱动电路处于激活模式时，所述字线被驱动，处于工作状态。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (22)

1.一种字线驱动电路，其特征在于，包括：
驱动模块，具有第一输入端、第二输入端、第三输入端及输出端，所述第一输入端用于接收第一外部驱动信号，所述第二输入端用于接收第二外部驱动信号，所述输出端用于输出字线驱动信号；
控制模块，包括：
控制单元；
第一开关单元，具有控制端、第一端及第二端，所述控制端与所述控制单元电连接，所述第一端与第一供电电压电连接，所述第二端与所述驱动模块的第三输入端电连接；
第二开关单元，具有控制端、第一端及第二端，所述控制端与所述控制单元电连接，所述第一端与第二供电电压电连接，所述第二端与所述驱动模块的第三输入端电连接，其中，所述第二供电电压大于接地电压。
2.根据权利要求1所述的字线驱动电路，其特征在于，当所述字线驱动电路处于待机模式时，所述控制单元控制所述第一开关单元断开，所述第二开关单元导通，以使所述驱动模块的第三输入端接收所述第二供电电压。
3.根据权利要求1所述的字线驱动电路，其特征在于，当所述字线驱动电路处于激活模式时，所述控制单元控制所述第一开关单元导通，所述第二开关单元断开，以使所述驱动模块的第三输入端接收所述第一供电电压。
4.根据权利要求1所述的字线驱动电路，其特征在于，所述控制单元与所述第一供电电压电连接，所述第一开关单元的第一端通过所述控制单元与所述第一供电电压电连接。
5.根据权利要求4所述的字线驱动电路，其特征在于，所述控制单元包括：
第一反相器，具有输入端及输出端，所述第一反相器的输入端用于接收第三外部驱动信号，所述第一反相器的输出端与所述第一开关单元及第二开关单元的控制端电连接；
第二反相器，与所述第一供电电压电连接，且所述第二反相器具有输入端及输出端，所述第二反相器的输入端与所述第一反相器的输出端电连接，所述第二反相器的输出端与所述第一开关单元的第一端电连接。
6.根据权利要求5所述的字线驱动电路，其特征在于，当所述字线驱动电路处于待机模式时，所述第三外部驱动信号提供低电位，所述第一开关单元断开，所述第二开关单元导通，以使所述驱动模块的第三输入端接收所述第二供电电压。
7.根据权利要求5所述的字线驱动电路，其特征在于，当所述字线驱动电路处于激活模式时，所述第三外部驱动信号提供高电位，所述第一开关单元导通，所述第二开关单元断开，以使所述驱动模块的第三输入端接收所述第一供电电压。
8.根据权利要求5所述的字线驱动电路，其特征在于，所述第一反相器由奇数个子反相器串联而成，和/或所述第二反相器由奇数个子反相器串联而成。
9.根据权利要求1所述的字线驱动电路，其特征在于，所述第一开关单元为第一PMOS晶体管，所述第二开关单元为第一NMOS晶体管。
10.根据权利要求1所述的字线驱动电路，其特征在于，所述第二供电电压为芯片电源电压。
11.根据权利要求1所述的字线驱动电路，其特征在于，所述第二供电电压为源极电源电压。
12.根据权利要求11所述的字线驱动电路，其特征在于，所述第二供电电压的数值范围为0.2～0.5V。
13.根据权利要求1所述的字线驱动电路，其特征在于，所述第二供电电压小于所述第二开关单元的阈值电压。
14.根据权利要求1所述的字线驱动电路，其特征在于，所述第一供电电压大于所述第二供电电压。
15.根据权利要求1所述的字线驱动电路，其特征在于，所述驱动模块包括：
P型驱动晶体管，具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端电连接，所述第一端与所述驱动模块的第三输入端电连接，所述第二端与所述驱动模块的输出端电连接；
N型驱动晶体管，具有控制端、第一端及第二端，所述控制端与所述驱动模块的第一输入端电连接，所述第一端与所述驱动模块的输出端电连接，所述第二端与接地端电连接；
第二NMOS晶体管，具有控制端、第一端及第二端，所述控制端与所述驱动模块的第二输入端电连接，所述第一端与所述驱动模块的输出端电连接，所述第二端与接地端电连接。
16.根据权利要求15所述的字线驱动电路，其特征在于，当所述字线驱动电路处于待机模式时，所述第一外部驱动信号提供高电位，所述第二外部驱动信号提供高电位。
17.根据权利要求15所述的字线驱动电路，其特征在于，当所述字线驱动电路处于激活模式时，所述第一外部驱动信号提供低电位，所述第二外部驱动信号提供低电位。
18.根据权利要求15所述的字线驱动电路，其特征在于，所述驱动模块还包括第三反相器，所述第三反相器具有输入端及输出端，所述第三反相器的输入端与所述驱动模块的第二输入端电连接，用于接收所述第二外部驱动信号，所述第三反相器的输出端与所述第二NMOS晶体管的控制端电连接。
19.根据权利要求18所述的字线驱动电路，其特征在于，当所述字线驱动电路处于待机模式时，所述第一外部驱动信号提供高电位，所述第二外部驱动信号提供低电位。
20.根据权利要求18所述的字线驱动电路，其特征在于，当所述字线驱动电路处于激活模式时，所述第一外部驱动信号提供低电位，所述第二外部驱动信号提供高电位。
21.根据权利要求18所述的字线驱动电路，其特征在于，所述第三反相器由奇数个子反相器串联而成。
22.一种动态随机存储器，其特征在于，包括如权利要求1～21任意一项所述的字线驱动电路。
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