CN115129370A - 在计算架构中支持8位浮点格式操作数 - Google Patents
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- 230000008093 supporting effect Effects 0.000 title description 6
- 238000007667 floating Methods 0.000 claims abstract description 167
- 239000011159 matrix material Substances 0.000 claims abstract description 90
- 238000012545 processing Methods 0.000 claims description 239
- 238000000034 method Methods 0.000 claims description 190
- 241001442055 Vipera berus Species 0.000 claims description 71
- 238000009825 accumulation Methods 0.000 claims description 66
- 230000015654 memory Effects 0.000 description 214
- 239000000047 product Substances 0.000 description 126
- 230000006870 function Effects 0.000 description 95
- 230000008569 process Effects 0.000 description 85
- 238000010586 diagram Methods 0.000 description 66
- 238000006243 chemical reaction Methods 0.000 description 61
- 230000035508 accumulation Effects 0.000 description 52
- 239000013598 vector Substances 0.000 description 38
- 238000013528 artificial neural network Methods 0.000 description 34
- 238000012549 training Methods 0.000 description 33
- 239000000758 substrate Substances 0.000 description 27
- 239000000872 buffer Substances 0.000 description 25
- 238000013461 design Methods 0.000 description 25
- 238000010801 machine learning Methods 0.000 description 24
- 238000010606 normalization Methods 0.000 description 20
- 101100534231 Xenopus laevis src-b gene Proteins 0.000 description 18
- 238000004891 communication Methods 0.000 description 18
- 238000013519 translation Methods 0.000 description 17
- 239000004744 fabric Substances 0.000 description 16
- 239000012634 fragment Substances 0.000 description 16
- 230000014616 translation Effects 0.000 description 16
- 239000003607 modifier Substances 0.000 description 15
- 230000001133 acceleration Effects 0.000 description 13
- 238000013135 deep learning Methods 0.000 description 13
- 238000012360 testing method Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 10
- 230000004044 response Effects 0.000 description 10
- 238000007792 addition Methods 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000009877 rendering Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 230000001976 improved effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000004088 simulation Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000004422 calculation algorithm Methods 0.000 description 6
- 238000013507 mapping Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 229920006395 saturated elastomer Polymers 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000003190 augmentative effect Effects 0.000 description 5
- 238000007726 management method Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 238000013473 artificial intelligence Methods 0.000 description 4
- 230000006399 behavior Effects 0.000 description 4
- 238000013527 convolutional neural network Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 4
- 238000012805 post-processing Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 210000004556 brain Anatomy 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000033001 locomotion Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 101100534229 Caenorhabditis elegans src-2 gene Proteins 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 208000019300 CLIPPERS Diseases 0.000 description 1
- 102100030148 Integrator complex subunit 8 Human genes 0.000 description 1
- 101710092891 Integrator complex subunit 8 Proteins 0.000 description 1
- 101100317378 Mus musculus Wnt3 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004931 aggregating effect Effects 0.000 description 1
- 230000003542 behavioural effect Effects 0.000 description 1
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000007958 sleep Effects 0.000 description 1
- 239000004984 smart glass Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 238000010624 twisted pair cabling Methods 0.000 description 1
- 230000003827 upregulation Effects 0.000 description 1
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Abstract
公开了一种用于促进在计算架构中支持8位浮点格式操作数的装置。该装置包括：处理器，该处理器包括：解码器，用于将取出以供执行的指令解码为经解码的指令，其中，经解码的指令是矩阵指令，矩阵指令对8位浮点操作数进行操作以使处理器执行并行点积操作；控制器，用于调度经解码的指令并且根据由经解码的指令指示的8位浮点数据格式来提供用于8位浮点操作数的输入数据；以及脉动点积电路，用于使用脉动层执行经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成8位浮点操作数的点积。
Description
技术领域
本申请总体上涉及数据处理，并且更具体地涉及在计算架构中支持8位浮点格式操作数。
背景技术
当前的并行图形数据处理包括被开发成对图形数据执行特定操作的系统和方法，这些特定操作诸如例如，线性内插、曲面细分、栅格化、纹理映射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近已使图形处理器的多个部分变得可编程，从而使得此类处理器能够支持更宽泛种类的操作以处理顶点数据和片段数据。
为了进一步提升性能，图形处理器典型地实现诸如流水线化的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多数据(SIMD)或单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMD架构中，具有多个处理元件的计算机尝试同时对多个数据点执行相同操作。在SIMT架构中，成组的并行线程尝试尽可能频繁地一起同步地执行程序指令以提高处理效率。
图形处理器经常被用于人工智能(AI)和机器学习(ML)领域中的应用。这些领域中的进展已经使ML模型能够利用低精度算术来训练神经网络。传统的训练平台在高性能脉动阵列实现方式中支持浮点16(FP16)和脑浮点16(bfloat16或BF16)数据格式。已取得最近的进展以支持使用较低精度的数据格式(诸如8位数据格式)来训练深度神经网络。然而，传统系统不为使用8位浮点格式操作数执行操作提供硬件支持。
附图说明
因此，为了可详细地理解上文陈述的当前实施例的特征的方式，可参照实施例进行对上文简要概述的实施例的更特定的描述，在所附附图中图示实施例中的一些。然而，应注意的是，所附附图仅图示典型实施例，并且因此不应视为限制实施例的范围。
图1是处理系统的框图。
图2A-图2D图示计算系统和图形处理器。
图3A-图3C图示附加的图形处理器和计算加速器架构的框图。
图4是图形处理器的图形处理引擎的框图。
图5A-图5B图示包括在图形处理器核中采用的处理元件阵列的线程执行逻辑。
图6图示附加执行单元。
图7是图示图形处理器指令格式的框图。
图8是附加的图形处理器架构的框图。
图9A-图9B图示图形处理器命令格式和命令序列。
图10图示用于数据处理系统的示例图形软件架构。
图11A是图示IP核开发系统的框图。
图11B图示集成电路封装组件的横截面侧视图。
图11C图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片(例如，基础管芯)。
图11D图示包括可互换小芯片的封装组件。
图12是图示示例芯片上系统集成电路的框图。
图13A-图13B是图示用于在SoC内使用的示例图形处理器的框图。
图14是根据实施例的数据处理系统的框图。
图15是图示根据实施例的脑浮点8(BFLOAT8或BF8)二进制格式的框图。
图16是图示根据实施例的由指令流水线执行的脉动DP 8位FP格式操作的框图。
图17A-图17B是图示根据实施例的用于对8位浮点格式输入操作数执行脉动点积累加的脉动阵列电路的框图。
图18A图示根据本文所描述的实施例的可由脉动阵列电路执行的指令。
图18B图示根据实施例的程序代码编译过程。
图19是图示用于执行用于对8位浮点格式输入操作数的脉动点积累加的指令的方法的实施例的流程图。
图20是图示用于对8位浮点格式输入操作数的脉动点积累加的方法的实施例的流程图。
图21是图示根据实施例的由指令流水线执行的8位FP格式转换操作的框图。
图22A图示根据本文所描述的实施例的可由处理单元执行的指令。
图22B图示根据实施例的程序代码编译过程。
图23是图示用于执行用于将浮点数据转换为8位浮点格式数据的指令的方法的实施例的流程图。
图24是图示用于将浮点数据转换为8位浮点格式数据的方法的实施例的流程图。
图25是图示根据实施例的由指令流水线执行的利用随机舍入的8位FP格式转换操作的框图。
图26是图示根据实施例的尾数和随机数的符号-大小表示的定点加法的框图。
图27A图示根据本文所描述的实施例的可由处理单元执行的指令。
图27B图示根据实施例的程序代码编译过程。
图28是图示用于执行用于对浮点值执行高效随机舍入的指令的方法的实施例的流程图。
图29是图示用于对浮点值执行高效随机舍入的方法的实施例的流程图。
图30是图示根据实施例的使用不同二进制编码和指数偏置的两种8位浮点格式的框图。
图31是图示根据实施例的由指令流水线执行的混合8位FP格式脉动操作的框图。
图32是图示根据实施例的用于执行混合浮点脉动操作的脉动阵列电路的混合FMA单元的框图。
图33A图示根据本文所描述的实施例的可由脉动阵列电路执行的指令。
图33B图示根据实施例的程序代码编译过程。
图34是图示用于执行用于混合浮点脉动操作的指令的方法的实施例的流程图。
图35是图示用于混合浮点脉动操作的方法的实施例的流程图。
图36是图示根据实施例的由指令流水线执行的混合模式8位FP格式操作的框图。
图37示出根据实施例的用于使用至少一个8位FP格式操作数来执行混合模式MAC操作的硬件电路的示例示意性表示。
图38A图示根据本文所描述的实施例的可由处理单元执行的一组指令。
图38B图示根据实施例的程序代码编译过程。
图39是图示用于执行用于利用8位浮点格式操作数执行混合模式操作的指令的方法的实施例的流程图。
图40是图示用于利用8位浮点格式操作数执行混合模式操作的方法的实施例的流程图。
具体实施方式
图形处理单元(GPU)通信地耦合至主机/处理器核以加速例如图形操作、机器学习操作、模式分析操作、和/或各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合至主机处理器/核。替代地，GPU可与核集成在同一封装或芯片上，并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至核。无论GPU被连接所采取的方式如何，处理器核都可将工作以工作描述符中所包含的命令/指令序列的形式分配给GPU。GPU随后使用专用电路/逻辑来高效地处理这些命令/指令。
在以下描述中，陈述了众多特定细节以提供更透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有这些特定细节中的一个或多个细节的情况下实践本文中描述的实施例。在其他实例中，未描述公知的特征以免混淆当前实施例的细节。
系统概览
图1是根据实施例的处理系统100的框图。系统100可被用在以下各项中：单处理器台式机系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入在芯片上系统(SoC)集成电路内的处理平台，该芯片上系统(SoC)集成电路用于在移动设备、手持式设备或嵌入式设备中使用，诸如，用于在具有至局域网或广域网的有线或无线连接性的物联网(IoT)设备内使用。
在一个实施例中，系统100可包括以下各项，可与以下各项耦合，或可集成在以下各项内：基于服务器的游戏平台、包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网连接的设备(诸如，具有低内部存储容量的笔记本)的部分。处理系统100也可包括以下各项，与以下各项耦合，或被集成在以下各项内：可穿戴设备，诸如，智能手表可穿戴设备；利用增强现实(AR)或虚拟现实(VR)特征来增强以提供视觉、音频或触觉输出来补充现实世界视觉、音频或触觉体验或以其他方式提供文本、音频、图形、视频、全息图像或视频、或触觉反馈的智能眼镜或服装；其他增强现实(AR)设备；或其他虚拟现实(VR)设备。在一些实施例中，处理系统100包括电视机或机顶盒设备，或者是电视机或机顶盒设备的部分。在一个实施例中，系统100可包括自动驾驶运载工具，与自动驾驶运载工具耦合，或集成在自动驾驶运载工具内，该自动驾驶运载工具诸如，公共汽车、拖拉机拖车、汽车、电机或电力循环、飞机或滑翔机(或其任何组合)。自动驾驶运载工具可使用系统100来处理在该运载工具周围感测到的环境。
在一些实施例中，一个或多个处理器102各自都包括用于处理指令的一个或多个处理器核107，这些指令当被执行时，执行用于系统或用户软件的操作。在本文中的实施例中，处理器可以指用于高效地处理命令/指令的专用硬件电路，并且可以被称为处理器电路。在一些实施例中，一个或多个处理器核107中的至少一个被配置成处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)或经由超长指令字(VLIW)的计算。一个或多个处理器核107可以处理不同的指令集109，不同的指令集109可包括用于促进对其他指令集的仿真的指令。处理器核107还可包括其他处理设备，诸如数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级的内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各种组件之间被共享。在一些实施例中，处理器102也使用外部高速缓存(例如，第三级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享该外部高速缓存。寄存器堆106可附加地被包括在处理器102中，并且可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以专用于处理器102的设计。
在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其他组件之间传输通信信号，诸如，地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(DMI)总线的某个版本。然而，处理器总线不限于DMI总线，并且可以包括一个或多个外围组件互连总线(例如，PCI、PCI express)、存储器总线、或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与系统100的其他组件之间的通信，而平台控制器中枢(PCH)130提供经由本地I/O总线至I/O设备的连接。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为用于系统100的系统存储器来操作，以存储数据122和指令121用于在一个或多个处理器102执行应用或进程时使用。存储器控制器116也与任选的外部图形处理器118耦合，该任选的外部图形处理器118可与处理器102中的一个或多个图形处理器108通信以执行图形操作和媒体操作。在一些实施例中，可由加速器112辅助图形操作、媒体操作或计算操作，该加速器112是可被配置用于执行专业的图形操作、媒体操作或计算操作的集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，该光线追踪加速器可用于与图形处理器108一致地执行光线追踪操作。在一个实施例中，可替代加速器112使用外部加速器119，或可与加速器112一致地使用外部加速器119。
在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，诸如，用于在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示设备。
在一些实施例中，平台控制器中枢130使外围设备能够经由高速I/O总线而连接至存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易失性存器、硬盘驱动器、闪存、NAND、3D NAND、3D XPoint等)。数据存储设备124可以经由存储接口(例如，SATA)或经由外围总线(诸如外围组件互连总线(例如，PCI、PCI express))连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，该移动网络收发器诸如3G、4G、5G或长期演进(LTE)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可启用到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(PS/2))设备耦合至系统的任选的传统I/O控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入设备，诸如，键盘和鼠标143组合、相机144、或其他USB输入设备。
将会理解，所示的系统100是示例而非限制性的，因为也可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立的外部图形处理器中，该分立的外部图形处理器诸如外部图形处理器118。在一个实施例中，平台控制器中枢130和/或存储器控制器116可以在一个或多个处理器102外部。例如，系统100可包括外部存储器控制器116和平台控制器中枢130，该外部存储器控制器116和平台控制器中枢130可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。
例如，可使用电路板(“橇板(sled)”)，在该电路板上被放置的组件(诸如，CPU、存储器和其他组件)经设计以实现提升的热性能。在一些示例中，诸如处理器之类的处理组件位于橇板的顶侧上，而诸如DIMM之类的附近存储器位于橇板的底侧上。作为由该设计提供的增强的气流的结果，组件能以比典型系统更高的频率和功率等级来操作，由此提高性能。此外，橇板配置成盲配机架中的功率和数据通信线缆，由此增强它们被快速地移除、升级、重新安装和/或替换的能力。类似地，位于橇板上的各个组件(诸如，处理器、加速器、存储器和数据存储驱动器)由于它们相对于彼此增加的间距而被配置成易于升级。在说明性实施例中，组件附加地包括用于证明它们的真实性的硬件认证特征。
数据中心可利用支持多个其他网络架构的单个网络架构(“结构”)，多个其他网络架构包括以太网和全方位路径。橇板可经由光纤耦合至交换机，这提供比典型的双绞线布线(例如，5类、5e类、6类等)更高的带宽和更低的等待时间。由于高带宽、低等待时间的互连和网络架构，数据中心在使用中可集中在物理上解散的诸如存储器、加速器(例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等)和数据存储驱动器之类的资源，并且基于请求将它们提供给计算资源(例如，处理器)，从而使计算资源能够就好像被集中的资源在本地那样访问这些被集中的资源。
功率供应或功率源可将电压和/或电流提供给系统100或本文中描述的任何组件或系统。在一个示例中，功率供应包括用于插入到墙壁插座中的AC-DC(交流-直流)适配器。此类AC功率可以是可再生能源(例如，太阳能)功率源。在一个示例中，功率源包括DC功率源，诸如，外部AC-DC转换器。在一个示例中，功率源或功率供应包括用于通过接近充电场来充电的无线充电硬件。在一个示例中，功率源可包括内部电池、交流供应、基于动作的功率供应、太阳能功率供应、或燃料电池源。
图2A-图2D图示由本文中描述的实施例提供的计算系统和图形处理器。图2A-图2D的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件可以与本文中其他地方描述的方式类似的任何方式操作或运行，但不限于此。
图2A是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214以及集成图形处理器208。处理器200可以包括附加的核，这些附加的核多达由虚线框表示的附加核202N并包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核也具有对一个或多个共享高速缓存单元206的访问权。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个级别的指令和数据高速缓存以及一个或多个级别的共享的中级高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)、或其他级别的高速缓存，其中，在外部存储器之前的最高级别的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。
在一些实施例中，处理器200还可包括一个或多个总线控制器单元的集合216和系统代理核210。一个或多个总线控制器单元216管理外围总线的集合，诸如一个或多个PCI总线或PCI express总线。系统代理核210提供对各处理器组件的管理功能。在一些实施例中，系统代理核210包括用于管理对各种外部存储器设备(未示出)的访问的一个或多个集成存储器控制器214。
在一些实施例中，处理器核202A-202N中的一个或多个处理器核包括对同步多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间协调并操作核202A-202N的组件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。
在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括用于将图形处理器输出驱动到一个或多个经耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部组件。然而，可以使用替代的互连单元，诸如，点对点互连、交换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213而与环形互连212耦合。
示例I/O链路213表示多个各种各样的I/O互连中的至少一种，包括促进各处理器组件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每一个处理器核以及图形处理器208可将嵌入式存储器模块218用作共享的末级高速缓存。
在一些实施例中，处理器核202A-202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A-202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-202N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N在微架构方面是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。在一个实施例中，处理器核202A-202N在计算能力方面是异构的。另外，处理器200可在一个或多个芯片上实现，或者被实现为除其他组件之外还具有所图示的组件的SoC集成电路。
图2B是根据本文中所描述的一些实施例的图形处理器核219的硬件逻辑的框图。图2B的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。图形处理器核219(有时称为核切片)可以是模块化图形处理器内的一个或多个图形核。图形处理器核219是一个图形核切片的示例，并且基于目标功率包络和性能包络，如本文中所描述的图形处理器可以包括多个图形核切片。每个图形处理器核219可包括固定功能块230，该固定功能块230与多个子核221A-221F(也称为子切片)耦合，多个子核221A-221F包括模块化的通用和固定功能逻辑的块。
在一些实施例中，固定功能块230包括几何/固定功能流水线231，该几何/固定功能流水线231例如在较低性能和/或较低功率的图形处理器实现中可由图形处理器核219中的所有子核共享。在各实施例中，几何/固定功能流水线231包括3D固定功能流水线(例如，如在下文描述的图3A和图4中的3D流水线312)、视频前端单元、线程生成器和线程分派器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理统一返回缓冲器(例如，如下文所描述的在图4中的统一返回缓冲器418)。
在一个实施例中，固定功能块230还包括图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232提供图形处理器核219与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器233是可配置成管理图形处理器核219的各种功能的可编程子处理器，这些功能包括线程分派、调度和抢占。媒体流水线234(例如，图3A和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221A-221F内的计算或采样逻辑的请求来实现媒体操作。
在一个实施例中，SoC接口232使图形处理器核219能够与通用应用处理器核(例如，CPU)和/或SoC内的其他组件进行通信，其他组件包括诸如共享的末级高速缓存存储器之类的存储器层级结构元件、系统RAM、和/或嵌入式芯片上或封装上DRAM。SoC接口232还可启用与SoC内的诸如相机成像流水线的固定功能设备的通信，并且启用全局存储器原子性的使用和/或实现全局存储器原子性，该全局存储器原子性可在图形处理器核219与SoC内的CPU之间被共享。SoC接口232还可实现针对图形处理器核219的功率管理控制，并且启用图形核219的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口232使得能够从命令流转化器和全局线程分派器接收命令缓冲器，该命令流转化器和全局线程分派器被配置成将命令和指令提供给图形处理器内的一个或多个图形核中的每一个图形核。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线234，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线231、几何和固定功能流水线237)。
图形微控制器233可被配置成执行针对图形处理器核219的各种调度任务和管理任务。在一个实施例中，图形微控制器233可对子核221A-221F内的执行单元(EU)阵列222A-222F、224A-224F内的各个图形并行引擎执行图形和/或计算工作负载调度。在该调度模型中，在包括图形处理器核219的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)中的一个图形处理器门铃来提交工作负载，这调用了对适当的图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负载，将工作负载提交到命令流转化器，抢占在引擎上运行的现有工作负载，监测工作负载的进度，以及当工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进图形处理器核219的低功率或空闲状态，从而向图形处理器核219提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转变来保存和恢复图形处理器核219内的寄存器的能力。
图形处理器核219可具有多于或少于所图示的子核221A-221F，多达N个模块化子核。对于每组N个子核，图形处理器核219还可包括共享功能逻辑235、共享和/或高速缓存存储器236、几何/固定功能流水线237、以及用于加速各种图形和计算处理操作的附加的固定功能逻辑238。共享功能逻辑235可以包括与图4的共享功能逻辑420(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)相关联的、可由图形处理器核219内的每N个子核共享的逻辑单元。共享和/或高速缓存存储器236可以是用于图形处理器核219内的N个子核的集合221A-221F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线237而不是几何/固定功能流水线231可被包括在固定功能块230内，并且几何/固定功能流水线237可包括相同或类似的逻辑单元。
在一个实施例中，图形处理器核219包括附加的固定功能逻辑238，该附加的固定功能逻辑238可包括供由图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括供在仅位置着色中使用的附加的几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线238、231内的完全几何流水线；以及剔除流水线，其是可被包括在附加的固定功能逻辑238内的附加的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的精简版本。完全流水线和剔除流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的长剔除运行，从而在一些实例中使得能够更早地完成着色。例如并且在一个实施例中，附加的固定功能逻辑238内的剔除流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成结果，因为剔除流水线仅取出顶点的位置属性并对顶点的位置属性进行着色，而不向帧缓冲器执行对像素的栅格化和渲染。剔除流水线可以使用所生成的结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被剔除。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗该可见性信息以跳过被剔除的三角形，从而仅对最终被传递到栅格化阶段的可见的三角形进行着色。
在一个实施例中，附加的固定功能逻辑238还可包括机器学习加速逻辑，诸如，固定功能矩阵乘法逻辑，该机器学习加速逻辑用于包括针对机器学习训练或推断的优化的实现方式。
在每个图形子核221A-221F内包括可用于响应于由图形流水线、媒体流水线、或着色器程序作出的请求而执行图形操作、媒体操作和计算操作的执行资源的集合。图形子核221A-221F包括：多个EU阵列222A-222F、224A-224F；线程分派和线程间通信(TD/IC)逻辑223A-223F；3D(例如，纹理)采样器225A-225F；媒体采样器206A-206F；着色器处理器227A-227F；以及共享的本地存储器(SLM)228A-228F。EU阵列222A-222F、224A-224F各自包括多个执行单元，这些执行单元是能够执行浮点和整数/定点逻辑操作以服务于图形操作、媒体操作或计算操作(包括图形程序、媒体程序或计算着色器程序)的通用图形处理单元。TD/IC逻辑223A-223F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可以交替地包括统一3D和媒体采样器。在子核221A-221F中的每一个子核内的执行单元上执行的线程可利用每个子核内的共享的本地存储器228A-228F，以使在线程组内执行的线程能够使用芯片上存储器的公共池来执行。
图2C图示图形处理单元(GPU)239，该GPU 239包括布置为多核组240A-240N的专用的图形处理资源的集合。虽然提供仅单个多核组240A的细节，但是将理解，其他多核组240B-240N可配备有图形处理资源的相同或类似的集合。
如所图示，多核组240A可包括图形核的集合243、张量核的集合244以及光线追踪核的集合245。调度器/分派器241调度和分派图形线程以用于在各个核243、244、245上执行。寄存器堆的集合242存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器堆可包括例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储紧缩数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的片寄存器。在一个实施例中，片寄存器被实现为组合的向量寄存器的集合。
一个或多个组合的第一级(L1)高速缓存和共享存储器单元247在本地将图形数据存储在每个多核组240A内，图形数据诸如纹理数据、顶点数据、像素数据、光线数据、包围体数据等。一个或多个纹理单元247也可用于执行纹理操作，诸如，纹理映射和采样。由所有多核组240A-240N或多核组240A-240N的子集共享的第二级(L2)高速缓存253存储用于多个并发的图形线程的图形数据和/或指令。如所图示，可跨多个多核组240A-240N共享L2高速缓存253。一个或多个存储器控制器248将GPU 239耦合至存储器249，该存储器249可以是系统存储器(例如，DRAM)和/或专用图形存储器(例如，GDDR6存储器)。
输入/输出(I/O)电路250将GPU 239耦合至一个或多个I/O设备252，这一个或多个I/O设备252诸如数字信号处理器(DSP)、网络控制器或用户输入设备。芯片上互连可用于将I/O设备252耦合至GPU 239和存储器249。I/O电路250的一个或多个I/O存储器管理单元(IOMMU)251直接将I/O设备252耦合至系统存储器249。在一个实施例中，IOMMU251管理用于将虚拟地址映射到系统存储器249中的物理地址的多个集合的页表。在该实施例中，I/O设备252、(多个)CPU 246和(多个)GPU 239可共享相同的虚拟地址空间。
在一个实现方式中，IOMMU 251支持虚拟化。在这种情况下，IOMMU 251可以管理用于将宾客/图形虚拟地址映射到宾客/图形物理地址的第一集合的页表以及用于将宾客/图形物理地址映射到(例如，系统存储器249内的)系统/主机物理地址的第二集合的页表。第一集合的页表和第二集合的页表中的每一个的基址可被存储在控制寄存器中，并且在上下文切换时被换出(例如，使得新上下文被提供有对相关集合的页表的访问权)。虽然未在图2C中图示，但是核243、244、245和/或多核组240A-240N中的每一个可包括转换后备缓冲器(TLB)，这些TLB用于对宾客虚拟至宾客物理转换、宾客物理至主机物理转换以及宾客虚拟至主机物理转换进行高速缓存。
在一个实施例中，CPU 246、GPU 239和I/O设备252被集成在单个半导体芯片和/或芯片封装上。所图示的存储器249可集成在同一芯片上，或者可经由芯片外接口被耦合至存储器控制器248。在一个实现方式中，存储器249包括共享与其他物理系统级存储器相同的虚拟地址空间的GDDR6存储器，但是本文中的实施例的根本性原理不限于该特定的实现方式。
在一个实施例中，张量核244包括专门设计成用于执行矩阵操作的多个执行单元，这些矩阵操作是用于执行深度学习操作的基本计算操作。例如，可将同步矩阵乘法操作用于神经网络训练和推断。张量核244可使用各种操作数精度来执行矩阵处理，操作数精度包括单精度浮点(例如，32位)、半精度浮点(例如，16位)、整数字(16位)、字节(8位)和半字节(4位)。在一个实施例中，神经网络实现方式提取每个经渲染场景的特征，从而潜在地组合来自多个帧的细节，以构建高质量的最终图像。
在深度学习实现方式中，可调度并行的矩阵乘法工作用于在张量核244上执行。神经网络的训练尤其利用大量矩阵点积操作。为了处理N x N x N矩阵乘法的内积公式化，张量核244可包括至少N个点积处理元件。在矩阵乘法开始之前，一个完整的矩阵被加载到片寄存器中，并且对于N个循环中的每个循环，第二矩阵的至少一列被加载。对于每个循环，存在被处理的N个点积。
取决于特定的实现方式，能以不同精度来存储矩阵元素，包括16位的字、8位的字节(例如，INT8)以及4位的半字节(例如，INT4)。可为张量核244指定不同的精度模式以确保将最高效的精度用于不同的工作负载(例如，诸如推断工作负载，其可容忍至字节和半字节的离散化(quantization))。
在一个实施例中，光线追踪核245加速用于实时光线追踪实现方式和非实时光线追踪实现方式两者的光线追踪操作。具体而言，光线追踪核245包括光线遍历/相交电路，该光线遍历/相交电路用于使用包围体层级结构(BVH)来执行光线遍历并识别封围在BVH容体内的光线与基元之间的相交。光线追踪核245还可包括用于执行深度测试和剔除(例如，使用Z缓冲器或类似布置)的电路。在一个实现方式中，光线追踪核245与本文中描述的图像降噪技术一致地执行遍历和相交操作，该图像降噪技术的至少部分可在张量核244上执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行对由光线追踪核245生成的帧的降噪。然而，(多个)CPU 246、图形核243和/或光线追踪核245还可实现降噪和/或深度学习算法中的全部或一部分。
此外，如上文所描述，可采用对于降噪的分布式方法，在该分布式方法中，GPU 239在通过网络或高速互连而耦合至其他计算设备的计算设备中。在该实施例中，经互连的计算设备共享神经网络学习/训练数据以改善整个系统学习执行用于不同类型的图像帧和/或不同的图形应用的降噪的速度。
在一个实施例中，光线追踪核245处理所有的BVH遍历和光线-基元相交，从而使图形核243免于被针对每条光线的数千条指令过载。在一个实施例中，每个光线追踪核245包括用于执行包围盒测试(例如，用于遍历操作)的第一集合的专业电路以及用于执行光线-三角形相交测试(例如，使已被遍历的光线相交)的第二集合的专业电路。由此，在一个实施例中，多核组240A可简单地发起光线探测，并且光线追踪核245独立地执行光线遍历和相交，并将命中数据(例如，命中、无命中、多个命中等)返回到线程上下文。当光线追踪核245执行遍历和相交操作时，其他核243、244被释放以执行其他图形或计算工作。
在一个实施例中，每个光线追踪核245包括用于执行BVH测试操作的遍历单元以及执行光线-基元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多个命中”响应，该相交单元将这些响应提供给适当的线程。在遍历和相交操作期间，其他核(例如，图形核243和张量核244)的执行资源被释放以执行其他形式的图形工作。
在下文描述的一个特定实施例中，使用在其中工作被分布在图形核243与光线追踪核245之间的混合式栅格化/光线追踪方法。
在一个实施例中，光线追踪核245(和/或其他核243、244)包括对光线追踪指令集的硬件支持，光线追踪指令集诸如：微软的DirectX光线追踪(DXR)，其包括DispatchRays命令；以及光线生成着色器、最近命中着色器、任何命中着色器和未命中着色器，它们启用为每个对象指派着色器和纹理的集合。可由光线追踪核245、图形核243和张量核244支持的另一光线追踪平台是Vulkan 1.1.85。然而，要注意本文中的实施例的根本性原理不限于任何特定的光线追踪ISA。
一般而言，各个核245、244、243可支持包括用于以下各项的指令/函数的光线追踪指令集：光线生成、最近命中、任何命中、光线-基元相交、逐基元和层级结构包围盒构建、未命中、拜访、和异常。更具体地，一个实施例包括用于执行以下功能的光线追踪指令：
光线生成——可为每个像素、样本或其他用户定义的工作分配执行光线生成指令。
最近命中——可执行最近命中指令以对场景内光线与基元的最近交点定位。
任何命中——任何命中指令识别场景内光线与基元之间的多个相交，从而潜在地识别新的最近交点。
相交——相交指令执行光线-基元相交测试并输出结果。
逐基元包围盒构建——该指令围绕给定的基元或基元组建立包围盒(例如，当建立新BVH或其他加速数据结构时)。
未命中——指示光线未命中场景或场景的指定区域内的所有几何体。
拜访——指示光线将遍历的子容体。
异常——包括各种类型的异常处置器(例如，为各种错误条件调用)。
图2D是根据本文中描述的实施例的通用图形处理单元(GPGPU)270的框图，该GPGPU 270可被配置为图形处理器和/或计算加速器。GPGPU 270可经由一个或多个系统和/或存储器总线来与主机处理器(例如，一个或多个CPU 246)和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246进行共享的系统存储器，而存储器272是专用于GPGPU 270的设备存储器。在一个实施例中，GPGPU 270和设备存储器272内的组件可被映射到可由一个或多个CPU 246访问的存储器地址中。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器访问(DMA)控制器269，或可包括用于执行否则将由DMA控制器执行的操作的逻辑。
GPGPU 270包括多个高速缓存存储器，包括L2高速缓存253、L1高速缓存254、指令高速缓存255、以及共享存储器256，该共享存储器256的至少部分也可被分区为高速缓存存储器。GPGPU 270还包括多个计算单元260A-260N。每个计算单元260A-260N包括向量寄存器的集合261、标量寄存器的集合262、向量逻辑单元的集合263、以及标量逻辑单元的集合264。计算单元260A-260N还可包括本地共享存储器265和程序计数器266。计算单元260A-260N可与常量高速缓存267耦合，该常量高速缓存267可用于存储常量数据，常量数据是在GPGPU 270上执行的核程序或着色器程序的运行期间将不改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的数据可被直接取出到标量寄存器262中。
在操作期间，一个或多个CPU 246可将命令写入到GPGPU270中的寄存器中，或写入到GPGPU 270中的、已经被映射到可访问地址空间中的存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将如何在GPGPU 270内处理那些命令。随后可使用线程分派器258来将线程分派到计算单元260A-260N以执行那些命令。每个计算单元260A-260N可独立于其他计算单元来执行线程。此外，每个计算单元260A-260N可被独立地配置成用于有条件计算，并且可有条件地将计算的结果输出到存储器。当所提交的命令完成时，命令处理器257可中断一个或多个CPU 246。
图3A-图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图。图3A-图3C的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件可以与本文中其他地方描述的方式类似的任何方式操作或运行，但不限于此。
图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或可以是与多个处理核或其他半导体器件集成的图形处理器，其他半导体器件诸如但不限于存储器设备或网络接口。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，该显示控制器302用于将显示输出数据驱动到显示设备318。显示控制器302包括用于显示器的一个或多个叠加平面以及多层的视频或用户界面元素的合成的硬件。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，诸如，虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于将媒体编码到一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体解码，或在一种或多种媒体编码格式之间对媒体转码的视频编解码器引擎306，这一种或多种媒体编码格式包括但不限于：移动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4AVC、H.265/HEVC、开放媒体联盟(AOMedia)VP8、VP9)、以及电影和电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304，用于执行二维(2D)栅格化器操作，包括例如，位边界块传送。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D基元形状(例如，矩形、三角形等)的处理函数来渲染三维图像和场景。3D流水线312包括可编程和固定功能元件，该可编程和固定功能元件执行元件内的各种任务和/或生成到3D/媒体子系统315的执行线程。虽然3D流水线312可用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线316，该媒体流水线316专门用于执行媒体操作，诸如，视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元，用于代替、或代表视频编解码器引擎306来执行一个或多个专业的媒体操作，诸如，视频解码加速、视频去隔行、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元以生成用于在3D/媒体子系统315上执行的线程。所生成的线程在3D/媒体子系统315中所包括的一个或多个图形执行单元上执行用于媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统315包括用于对于对可用的线程执行资源的各种请求进行仲裁和分派的线程分派逻辑。执行资源包括用于处理3D线程和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，该子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，其包括寄存器和可寻址存储器。
图3B图示根据本文中描述的实施例的具有分片架构的图形处理器320。在一个实施例中，图形处理器320包括图形处理引擎集群322，该图形处理引擎集群322在图形引擎片310A-310D内具有图3A中的图形处理器引擎310的多个实例。每个图形引擎片310A-310D可经由片互连的集合323A-323F被互连。每个图形引擎片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器设备326A-326D。存储器设备326A-326D可使用任何图形存储器技术。例如，存储器设备326A-326D可以是图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器设备326A-326D是高带宽存储器(HBM)模块，这些高带宽存储器(HBM)模块可与其相应的图形引擎片310A-310D一起在管芯上。在一个实施例中，存储器设备326A-326D是堆叠式存储器设备，这些堆叠式存储器设备可被堆叠在它们相应的图形引擎片310A-310D的顶部上。在一个实施例中，每个图形引擎片310A-310D和相关联的存储器326A-326D驻留在分开的小芯片上，这些分开的小芯片被键合到基础管芯或基础衬底，如在图11B-图11D中进一步详细地所描述。
图形处理器320可配置有非统一存储器存取(NUMA)系统，在该NUMA系统中，存储器设备326A-326D与相关联的图形引擎片310A-310D耦合。给定的存储器设备可由与该存储器设备直接连接到的图形引擎片不同的片访问。然而，当访问本地片时，对存储器设备326A-326D的访问等待时间可以是最低的。在一个实施例中，启用高速缓存一致的NUMA(ccNUMA)系统，该ccNUMA系统使用片互连323A-323F来启用图形引擎片310A-310D内的高速缓存控制器之间的通信，以便当有多于一个的高速缓存存储相同的存储器位置时保持一致的存储器镜像。
图形处理引擎集群322可与芯片上或封装上结构互连324连接。结构互连324可启用图形引擎片310A-310D与诸如视频编解码器306和一个或多个副本引擎304之类的组件之间的通信。副本引擎304可用于将数据移出存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，将数据移入存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，并且在存储器设备326A-326D与在图形处理器320外部的存储器(例如，系统存储器)之间移动数据。结构互连324还可用于将图形引擎片310A-310D互连。图形处理器320可任选地包括显示控制器302，以启用与外部显示设备318的连接。图形处理器还可被配置为图形加速器或计算加速器。在加速器配置中，显示控制器302和显示设备318可被省略。
图形处理器320可经由主机接口328连接到主机系统。主机接口328可启用图形处理器320、系统存储器和/或其他系统组件之间的通信。主机接口328可以是例如PCIexpress总线或另一类型的主机系统接口。
图3C图示根据本文中描述的实施例的计算加速器330。计算加速器330可包括与图3B中的图形处理器320的架构类似性，并且针对计算加速进行优化。计算引擎集群332可包括计算引擎片的集合340A-340D，计算引擎片的集合340A-340D包括针对并行或基于向量的通用计算操作优化的执行逻辑。在一些实施例中，计算引擎片340A-340D不包括固定功能图形处理逻辑，但是在一个实施例中，计算引擎片340A-340D中的一个或多个可包括用于执行媒体加速的逻辑。计算引擎片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的技术。图形计算引擎片340A-340D还可经由片互连的集合323A-323F被互连，并且可与结构互连324连接和/或由结构互连324互连。在一个实施例中，计算加速器330包括可被配置为设备范围的高速缓存的大型L3高速缓存336。计算加速器330还能以与图3B中的图形处理器320类似的方式经由主机接口328连接至主机处理器和存储器。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3A中示出的GPE 310的某个版本，并且还可表示图3B中的图形引擎片310A-310D。图4的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。例如，图示出图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是任选的，并且可以不显式地被包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。
在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403将命令流提供给3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并将这些命令发送至3D流水线312和/或媒体流水线316。这些命令是从环形缓冲器取出的指示，该环形缓冲器存储用于3D流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可附加地包括存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核(例如，(多个)图形核415A、(多个)图形核415B)的块，每个块包括一个或多个图形核。每个图形核包括图形执行资源的集合，该图形执行资源的集合包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。
在各实施例中，3D流水线312可包括用于通过处理指令以及将执行线程分派到图形核阵列414来处理一个或多个着色器程序的固定功能和可编程逻辑，这一个或多个着色器程序诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器、或其他着色器程序。图形核阵列414提供统一的执行资源块供在处理这些着色器程序时使用。图形核阵列414的(多个)图形核415A-415B内的多功能执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同步执行线程。
在一些实施例中，图形核阵列414包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，执行单元包括通用逻辑，该通用逻辑是可编程的以便除了执行图形处理操作之外还执行并行通用计算操作。通用逻辑可以并行地或结合图1的(多个)处理器核107或如图2A中的核202A-202N内的通用逻辑来执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可附加地用于在图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得阵列包括可变数量的图形核，每个图形核都具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间被共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专业的补充功能的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器421逻辑、数学422逻辑和线程间通信(ITC)423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。
至少在其中对于给定的专业功能的需求不足以包括在图形核阵列414中的情况下实现共享功能。相反，那个专业功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并被包括在图形核阵列414内的确切的功能集因实施例而异。在一些实施例中，共享功能逻辑420内的由图形核阵列414广泛使用的特定共享功能可被包括在图形核阵列414内的共享功能逻辑416内。在各实施例中，图形核阵列414内的共享功能逻辑416可包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除以有利于图形核阵列414内的共享功能逻辑416。
执行单元
图5A-图5B图示根据本文中所描述的实施例的线程执行逻辑500，该线程执行逻辑500包括在图形处理器核中采用的处理元件的阵列。图5A-图5B的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。图5A-图5B图示线程执行逻辑500的概览，该线程执行逻辑500可表示以图2B中的每个子核221A-221F图示的硬件逻辑。图5A表示通用图形处理器内的执行单元，而图5B表示可在计算加速器内被使用的执行单元。
如在图5A中所图示，在一些实施例中，线程执行逻辑500包括着色器处理器502、线程分派器504、指令高速缓存506、包括多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512、以及数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求启用或禁用一个或多个执行单元(例如，执行单元508A、508B、508C、508D，一直到508N-1和508N中的任一个)来动态地缩放。在一个实施例中，所包括的组件经由互连结构而互连，该互连结构链接到组件中的每个组件。在一些实施例中，线程执行逻辑500包括通过指令高速缓存506、数据端口514、采样器510、以及执行单元508A-508N中的一个或多个到存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，508A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立式可编程通用计算单元。在各实施例中，执行单元508A-508N的阵列是可缩放的以包括任何数量的单独执行单元。
在一些实施例中，执行单元508A-508N主要用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且可经由线程分派器504分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形流水线和媒体流水线的线程发起请求进行仲裁并在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点着色器、曲面细分着色器或几何着色器分派到线程执行逻辑以用于处理。在一些实施例中，线程分派器504还可处理来自执行的着色器程序的运行时线程生成请求。
在一些实施例中，执行单元508A-508N支持包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元508A-508N中的每个执行单元都能够进行多发布单指令多数据(SIMD)执行，并且多线程操作在面对较高等待时间的存储器访问时启用高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关联的独立线程状态。对于能够进行整数操作、单精度浮点操作和双精度浮点操作、能够具有SIMD分支能力、能够进行逻辑操作、能够进行超越操作和能够进行其他混杂操作的流水线，执行是针对每个时钟多发布的。在等待来自存储器或共享功能中的一个共享功能的数据时，执行单元508A-508N内的依赖性逻辑使等待的线程休眠，直到所请求的数据已返回。当等待的线程正在休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。各实施例可应用以使用利用单指令多线程(SIMT)的执行，作为对SIMD的使用的替代，或作为对SIMD的使用的附加。对SIMD核或操作的引用也可应用于SIMT，或应用于SIMD与SIMT的组合。
执行单元508A-508N中的每个执行单元对数据元素的数组进行操作。数据元素的数量是“执行尺寸”、或用于指令的通道数量。执行通道是用于指令内的数据元素访问、掩码、和流控制的执行的逻辑单元。通道的数量可独立于用于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可以作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各个元素。例如，当对256位宽的向量进行操作时，向量的256位被存储在寄存器中，并且执行单元将向量操作为四个单独的64位紧缩数据元素(四字(QW)尺寸数据元素)、八个单独的32位紧缩数据元素(双字(DW)尺寸数据元素)、十六个单独的16位紧缩数据元素(字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)。然而，不同的向量宽度和寄存器尺寸是可能的。
在一个实施例中，可以将一个或多个执行单元组合到融合执行单元509A-509N中，该融合执行单元509A-509N具有对于融合EU而言共同的线程控制逻辑(507A-507N)。可以将多个EU融合到EU组中。融合的EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据实施例而有所不同。另外，可以逐EU地执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元509A-509N包括至少两个执行单元。例如，融合执行单元509A包括第一EU 508A、第二EU 508B、以及对于第一EU 508A和第二EU 508B而言共同的线程控制逻辑507A。线程控制逻辑507A控制在融合图形执行单元509A上执行的线程，从而允许融合执行单元509A-509N内的每个EU使用共同的指令指针寄存器来执行。
一个或多个内部指令高速缓存(例如，506)被包括在线程执行逻辑500中，以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，512)被包括，以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可将被显式地管理的数据存储在共享本地存储器511中。在一些实施例中，采样器510被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器510包括专业的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理数据或媒体数据。
在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送到线程执行逻辑500。一旦一组几何对象已经被处理并被栅格化为像素数据，着色器处理器502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用以进一步计算输出信息，并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，各顶点属性的值将跨经栅格化的对象而被内插。在一些实施例中，着色器处理器502内的像素处理器逻辑随后执行应用编程接口(API)供应的像素着色器程序或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504将线程分派至执行单元(例如，508A)。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口514提供存储器访问机制，供线程执行逻辑500将经处理的数据输出至存储器以便在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存512)，以便对数据进行高速缓存供经由数据端口进行存储器访问。
在一个实施例中，执行逻辑500还可包括可提供光线追踪加速功能的光线追踪器505。光线追踪器505可支持光线追踪指令集，该光线追踪指令集包括用于光线生成的指令/函数。光线追踪指令集可与图2C中的光线追踪核245所支持的光线追踪指令集类似或不同。
图5B图示根据实施例的执行单元508的示例内部细节。图形执行单元508可包括指令取出单元537、通用寄存器堆阵列(GRF)524、架构寄存器堆阵列(ARF)526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元(FPU)的集合534、以及在一个实施例中的专用整数SIMD ALU的集合535。GRF 524和ARF 526包括与可在图形执行单元508中活跃的每个同步硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，每线程架构状态被维持在ARF 526中，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态，包括用于每个线程的指令指针，可以被保持在ARF 526中的线程专用寄存器中。
在一个实施例中，图形执行单元508具有作为同步多线程(SMT)与细粒度交织多线程(IMT)的组合的架构。该架构具有模块化配置，该模块化配置可以基于同步线程的目标数量和每个执行单元的寄存器的数量而在设计时进行微调，其中跨用于执行多个同步线程的逻辑来划分执行单元资源。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。
在一个实施例中，图形执行单元508可协同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程508的线程仲裁器522可以将指令分派给以下各项中的一项以供执行：发送单元530、分支单元532或(多个)SIMD FPU 534。每个执行线程可以访问GRF524内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程具有对GRF 524内的4个千字节的访问权，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区为可独立地执行计算操作的七个硬件线程，但是每个执行单元的线程数量也可根据实施例而有所不同。例如，在一个实施例中，支持多达16个硬件线程。在其中七个线程可以访问4个千字节的实施例中，GRF 524可以存储总共28个千字节。在16个线程可访问4个千字节的情况下，GRF 524可存储总共64个千字节。灵活的寻址模式可以准许对多个寄存器一起进行寻址，从而建立实际上更宽的寄存器或者表示跨步式矩形块数据结构。
在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作以及其他较长等待时间的系统通信。在一个实施例中，分支指令被分派给专用分支单元532以促进SIMD发散和最终收敛。
在一个实施例中，图形执行单元508包括用于执行浮点操作的一个或多个SIMD浮点单元(FPU)534。在一个实施例中，(多个)FPU 534还支持整数计算。在一个实施例中，(多个)FPU 534可以SIMD执行多达数量M个32位浮点(或整数)操作，或者SIMD执行多达2M个16位整数或16位浮点操作。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学函数和双精度64位浮点的扩展数学能力。在一些实施例中，8位整数SIMD ALU的集合535也存在，并且可专门优化成执行与机器学习计算相关联的操作。
在一个实施例中，可以在图形子核分组(例如，子切片)中对图形执行单元508的多个实例的阵列进行实例化。为了可缩放性，产品架构师可以选择每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可以跨多个执行通道来执行指令。在进一步的实施例中，在不同通道上执行在图形执行单元508上执行的每个线程。
图6图示根据实施例的附加的执行单元600。执行单元600可以是用于在例如图3C中的计算引擎片340A-340D中使用的计算优化的执行单元，但不限于此。执行单元600的变体也可在如图3B中的图形引擎片310A-310D中使用。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令取出/预取单元603、以及指令解码单元604(本文中也称为解码器)。执行单元600附加地包括寄存器堆606，该寄存器堆606存储可被指派给执行单元内的硬件线程的寄存器。执行单元600附加地包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608能以与图5B中的图形执行单元508的发送单元530和分支单元532类似的方式操作。
执行单元600还包括计算单元610，该计算单元610包括多个不同类型的功能单元。在一个实施例中，计算单元610包括ALU单元611，该ALU单元611包括算术逻辑单元的阵列。ALU单元611可配置成执行64位、32位和16位的整数和浮点操作。可同时执行整数和浮点操作。计算单元610还可包括脉动阵列612和数学单元613。脉动阵列612包括数据处理单元的宽W且深D的网络，其可用于以脉动方式执行向量或其他数据并行操作。在一个实施例中，脉动阵列612可配置成执行矩阵操作，诸如，矩阵点积操作。在一个实施例中，脉动阵列612支持16位浮点操作以及8位和4位整数操作。在一个实施例中，脉动阵列612可配置成加速机器学习操作。在此类实施例中，脉动阵列612可配置有对bfloat 16位浮点格式的支持。在一个实施例中，数学单元613可被包括以便以高效的且比ALU单元611更低功率的方式执行数学操作的特定子集。数学单元613可包括可在由其他实施例提供的图形处理引擎的共享功能逻辑中发现的数学逻辑(例如，图4中的共享功能逻辑420的数学逻辑422)的变体。在一个实施例中，数学单元613可配置成执行32位和64位浮点操作。
线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可包括线程仲裁逻辑，该线程仲裁逻辑用于启动、停止以及抢占执行单元600内线程的执行。线程状态单元602可用于存储用于被指派在执行单元600上执行的线程的线程状态。将线程状态存储在执行单元600内使得能够在线程变得被阻止或空闲时快速抢占那些线程。指令取出/预取单元603可从较高级别执行逻辑的指令高速缓存(例如，如图5A中的指令高速缓存506)取出指令。指令取出/预取单元603还可基于对当前执行线程的分析来发布对要被加载到指令高速缓存中的指令的预取请求。指令解码单元604可用于对要由计算单元执行的指令进行解码。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码为组成的微操作。
执行单元600附加地包括寄存器堆606，该寄存器堆606可由在执行单元600上执行的硬件线程使用。寄存器堆606中的寄存器可跨用于执行执行单元600的计算单元610内的多个同步线程的逻辑而被划分。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。基于所支持的硬件线程的数量，寄存器堆606的尺寸可因实施例而异。在一个实施例中，可使用寄存器重命名来动态地将寄存器分配给硬件线程。
图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持按照多种格式的指令的指令集。实线框图示通常被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令的子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与产生自一旦指令被处理就进行的指令解码的微操作相反。
在一些实施例中，图形处理器执行单元原生地支持128位指令格式710的指令。基于所选择的指令、指令选项和操作数数量，64位紧凑指令格式730可用于一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中受限。64位格式730中可用的原生指令因实施例而异。在一些实施例中，使用索引字段713中的索引值的集合将指令部分地压缩。执行单元硬件基于索引值来引用压缩表的集合，并使用压缩表输出来重构128位指令格式710的原生指令。可以使用其他尺寸和格式的指令。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同步加法操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714启用对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道顺序(例如，混合)。针对128位指令格式710的指令，执行尺寸字段716限制将被并行地执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数src0 720、src1 722以及一个目的地操作数718。在一些实施例中，执行单元支持双目的地指令，其中，双目的地中的一个目的地是隐式的。数据操纵指令可具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即数(例如，硬编码的)值。
在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726例如指定使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐寻址用于所有的源操作数和目的地操作数。
在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、位5、和位6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。混杂指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括0100xxxxb(例如，0x40)形式的逐分量的算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行地执行算术操作。向量数学组750包括0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作数执行算术，诸如点积计算。在一个实施例中，所图示的操作码解码740可用于确定执行单元的哪个部分将用于执行经解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。其他指令(诸如，光线追踪指令(未示出))可被路由至执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。
图形流水线
图8是图形处理器800的另一实施例的框图。图8的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。
在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入、或者经由通过环形互连802发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理组件，诸如其他图形处理器或通用处理器。由命令流转化器803解释来自环形互连802的命令，该命令流转化器803将指令供应至几何流水线820或媒体流水线830的各个组件。
在一些实施例中，命令流转化器803引导顶点取出器805的操作，该顶点取出器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点取出器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点取出器805和顶点着色器807通过经由线程分派器831将执行线程分派至执行单元852A-852B来执行顶点处理指令。
在一些实施例中，执行单元852A-852B是具有用于执行图形操作和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在阵列之间被共享的所附接的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区为在不同分区中包含数据和指令的单个高速缓存。
在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含用于基于粗糙的几何模型来生成详细的几何对象集合的专用逻辑，该粗糙的几何模型作为输入被提供至几何流水线820。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分组件(例如，外壳着色器811、曲面细分器813和域着色器817)。曲面细分组件可基于从顶点着色器807接收的数据进行操作。
在一些实施例中，完整的几何对象可由几何着色器819经由被分派至执行单元852A-852B的一个或多个线程来处理，或者可以直接行进至裁剪器829。在一些实施例中，几何着色器对整个几何对象而不是如在图形流水线的先前的级中那样对顶点或顶点补片进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的以便在曲面细分单元被禁用的情况下执行几何曲面细分。
在栅格化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试组件873分派像素着色器以将几何对象转换为逐像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试组件873，并且经由流出单元823访问未栅格化的顶点数据。
图形处理器800具有互连总线、互连结构、或允许数据和消息在处理器的主要组件之中传递的某个其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可被配置为采样器高速缓存。
在一些实施例中，渲染输出流水线870包含栅格化器和深度测试组件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩码器单元。在一些实施例中，相关联的渲染高速缓存878和深度高速缓存879也是可用的。像素操作组件877对数据执行基于像素的操作，但是在一些实例中，与2D操作相关联的像素操作(例如，利用混合的位块图像传送)由2D引擎841执行，或者在显示时由显示控制器843使用叠加显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形组件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将媒体命令发送至媒体引擎837之前处理该命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构来与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线进行操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者是经由显示设备连接器附接的外部显示设备。
在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图9A是图示根据一些实施例的图形处理器命令格式900的框图。图9B是图示根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示一般被包括在图形命令中的组成部分，而虚线包括任选的或仅被包括在图形命令的子集中的组成部分。图9A的示例图形处理器命令格式900包括用于标识命令的客户端902、命令操作代码(操作码)904和数据906的数据字段。子操作码905和命令尺寸908也被包括在一些命令中。
在一些实施例中，客户端902指定图形设备的处理命令数据的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦由客户端单元接收到命令，客户端单元就读取操作码904以及子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，预期显式的命令尺寸908指定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双字的倍数来对齐命令。可使用其他命令格式。
图9B中的流程图示示例图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的某个版本来建立、执行并终止图形操作的集合。仅出于示例目的示出并描述了样本命令序列，因为实施例不限于这些特定的命令或者该命令序列。而且，命令可以作为批量的命令以命令序列被发布，使得图形处理器将以至少部分地并发的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可开始于流水线转储清除命令912，以便使得任何活跃的图形流水线完成流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不并发地操作。执行流水线转储清除以使得活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘画引擎完成未决操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为“脏”的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步，或者在将图形处理器置于低功率状态之前使用。
在一些实施例中，当命令序列利用图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行上下文中利用一次流水线选择命令913，除非上下文将发布针对两条流水线的命令。在一些实施例中，紧接在经由流水线选择命令913的流水线切换之前利用流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量的命令之前清除来自活跃流水线内的一个或多个高速缓存存储器的数据。
在一些实施例中，返回缓冲器状态命令916用于配置用于相应流水线的返回缓冲器的集合以写入数据。一些流水线操作利用对一个或多个返回缓冲器的分配、选择或配置，在处理期间操作将中间数据写入这一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择要用于流水线操作的集合的返回缓冲器的尺寸和数量。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及将在处理3D基元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过那些元件。
在一些实施例中，3D基元932命令用于提交待由3D流水线处理的3D基元。经由3D基元932命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点取出功能。顶点取出功能使用3D基元932命令数据来生成多个顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去往(go)”或“踢除(kick)”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以便通过图形流水线来转储清除命令序列。3D流水线将执行针对3D基元的几何处理。一旦操作完成，就对所得到的几何对象进行栅格化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体流水线924路径。一般地，针对媒体流水线924进行编程的特定用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被转移到媒体流水线。在一些实施例中，也可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源完全地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，这些计算着色器程序并不明确地与图形基元的渲染相关。
在一些实施例中，以与3D流水线922类似的方式配置媒体流水线924。将用于配置媒体流水线状态940的命令集合分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持使用指向包含批量的状态设置的“间接”状态元件的一个或多个指针。
在一些实施例中，媒体对象命令942供应指向用于由媒体流水线处理的媒体对象的指针。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态应当是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，就经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图10图示根据一些实施例的数据处理系统1000的示例图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，这一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如Direct3D的高级着色器语言(HLSL)、OpenGL着色器语言(GLSL)，等等。应用还包括采用适于由通用处理器核1034执行的机器语言的可执行指令1014。应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的
操作系统、专属的类UNIX操作系统、或使用Linux内核的变体的开源的类UNIX操作系统。操作系统1020可支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3DAPI在使用中时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的某个版本。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换成硬件专用表示。当OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。
IP核实现方式
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。在一些实施例中，机器可读介质在本文中也称为计算机可读介质或非暂态计算机可读介质。当由机器读取时，指令可以使机器制造用于执行本文所述的技术的逻辑。此类表示(被称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为描述集成电路的结构的硬件模型而被存储在有形的、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各客户或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。
图11A是图示根据实施例的可用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可生成采用高级编程语言(例如，C/C++)的IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能仿真、行为仿真和/或时序仿真。随后可从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑级或晶体管级的较低级别设计。由此，初始设计和仿真的特定细节可有所不同。
可以由设计设施进一步将RTL设计1115或等效方案合成到硬件模型1120中，该硬件模型1120可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第三方制造设施1165。替代地，可以通过有线连接1150或无线连接1160(例如，经由互联网)来传输IP核设计。制造设施1165随后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文中描述的至少一个实施例的操作。
图11B图示根据本文中描述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170图示如本文中所描述的一个或多个处理器或加速器设备的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器或其他加速器设备中的任何处理器核、图形处理器或其他加速器设备的一个或多个部分。每个逻辑单元1172、1174可以实现在半导体管芯内，并且经由互连结构1173与衬底1180耦合。互连结构1173可配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可包括互连，该互连诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可配置成路由电信号，诸如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1170可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成在逻辑1172与逻辑1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑1172与逻辑1174之间的芯片到芯片连接。
尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可以包括在一个或多个管芯上的更多或更少的逻辑单元。这一个或多个管芯可以由零个或更多个桥接器连接，因为当逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，在其他可能的配置(包括三维配置)中，多个逻辑单元、管芯和桥接器可被连接在一起。
图11C图示封装组件1190，该封装组件1190包括连接到衬底1180的多个单元的硬件逻辑小芯片(例如，基础管芯)。如本文中所描述的图形处理单元、并行处理器和/或计算加速器可由分开制造的各种硅小芯片组成。在该上下文中，小芯片是至少部分地被封装的集成电路，该至少部分地被封装的集成电路包括可与其他小芯片一起被组装到更大的封装中的不同的逻辑单元。具有不同IP核逻辑的各种集合的小芯片可被组装到单个器件中。此外，小芯片可使用有源插入器技术而被集成到基础管芯或基础小芯片中。本文中描述的概念启用GPU内不同形式的IP之间的互连和通信。IP核可通过使用不同的工艺技术来制造并在制造期间被组成，这避免了尤其是对于具有若干风格的IP的大型SoC的将多个IP聚集到同一制造工艺的复杂性。允许使用多种工艺技术改善了上市时间，并提供具有成本效益的方法来创建多个产品SKU。此外，分解的IP更易修改以被独立地功率门控，对于给定工作负载不在使用中的组件可被关断，从而降低总功耗。
硬件逻辑小芯片可包括专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174、和/或存储器小芯片1175。硬件逻辑小芯片1172以及逻辑或I/O小芯片1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器、并行处理器或其他加速器设备中的任一个的一个或多个部分。存储器小芯片1175可以是DRAM(例如，GDDR、HBM)存储器或高速缓存(SRAM)存储器。
每个小芯片可被制造为单独的半导体管芯，并且经由互连结构1173与衬底1180耦合。互连结构1173可被配置成用于在衬底1180内的各种小芯片和逻辑之间路由电信号。互连结构1173可包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可被配置成用于路由电信号，诸如例如，与逻辑、I/O和存储器小芯片的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。
在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1190可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥接器1187被电耦合，该桥接器1187配置成在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥接器1187可以是为电信号提供路由的密集互连结构。桥接器1187可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑或I/O小芯片1174与存储器小芯片1175之间的芯片到芯片连接。桥接器1187还可被称为硅桥接器或互连桥接器。例如，在一些实施例中，桥接器1187是嵌入式多管芯互连桥接器(EMIB)。在一些实施例中，桥接器1187可以简单地是从一个小芯片到另一小芯片的直接连接。
衬底1180可包括用于I/O 1191、高速缓存存储器1192和其他硬件逻辑1193的硬件组件。结构1185可被嵌入在衬底1180中以启用衬底1180内的各种逻辑小芯片与逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、结构1185、高速缓存、桥接器和其他硬件逻辑1193可被集成到层叠在衬底1180的顶部上的基础管芯中。结构1185可以是在封装组件的各组件之间交换数据分组的芯片上网络互连或另一形式的分组交换型结构。
在各实施例中，封装组件1190可包括由结构1185或一个或多个桥接器1187互连的更少或更多数量的组件和小芯片。封装组件1190内的小芯片能以3D布置或2.5D布置来布置。一般而言，桥接器结构1187可用于促进例如逻辑或I/O小芯片与存储器小芯片之间的点对点互连。结构1185可用于将各种逻辑和/或I/O小芯片(例如，小芯片1172、1174、1191、1193)与其他逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓存存储器1192可充当用于封装组件1190的全局高速缓存，充当分布式全局高速缓存的部分，或充当用于结构1185的专用高速缓存。
图11D图示根据实施例的包括可互换小芯片1195的封装组件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥接器互连1197被耦合，该桥接器互连1197可与本文中描述的其他桥接器互连类似，并且可以是例如EMIB。存储器小芯片也可经由桥接器互连被连接到逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连结构进行通信。基础小芯片各自都能以用于逻辑或I/O或存储器/高速缓存中的一者的标准化格式来支持一个或多个插槽。
在一个实施例中，SRAM和功率递送电路可被制造到基础小芯片1196、1198中的一个或多个中，基础小芯片1196、1198可使用相对于可互换小芯片1195不同的工艺技术来制造，可互换小芯片1195堆叠在基础小芯片的顶部上。例如，可使用较大工艺技术来制造基础小芯片1196、1198，同时可使用较小工艺技术来制造可互换小芯片。可互换小芯片1195中的一个或多个可以是存储器(例如，DRAM)小芯片。可基于针对使用封装组件1194的产品的功率和/或性能来为封装组件1194选择不同的存储器密度。此外，可在组装时基于针对产品的功率和/或性能来选择具有不同数量的类型的功能单元的逻辑小芯片。此外，可将包含具有不同类型的IP逻辑核的小芯片插入到可互换小芯片插槽中，从而启用可混合并匹配不同技术的IP块的混合式处理器设计。
示例芯片上系统集成电路
图12-图13B图示根据本文中所述的各实施例的可以使用一个或多个IP核制造的示例集成电路和相关联的图形处理器。除了所图示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图12是图示根据实施例的可使用一个或多个IP核来制造的示例芯片上系统集成电路1200的框图。示例集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一个都可以是来自相同设计设施或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路可包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示接口1255中的一个或多个。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以获得对SDRAM或SRAM存储器设备的访问。一些集成电路附加地包括嵌入式安全引擎1270。
图13A-图13B是图示根据本文中所描述的实施例的用于在SoC内使用的示例图形处理器的框图。图13A图示根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例图形处理器1310。图13B图示根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加的示例图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能的图形处理器核的示例。图形处理器1310、1340中的每一个都可以是图12的图形处理器1210的变体。
如图13A中所示，图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成基元和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的基元数据和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化以执行如在OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。
图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B以及(多个)电路互连1330A-1330B。这一个或多个MMU 1320A-1320B为图形处理器1310(包括为顶点处理器1305和/或(多个)片段处理器1315A-1315N)提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点数据或图像/纹理数据之外，该虚拟到物理地址映射还可以引用存储在存储器中的顶点数据或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统，系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核对接。
如图13B中所示，图形处理器1340包括图13A的图形处理器1310的一个或多个MMU1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，这一个或多个着色器核提供统一着色器核架构，在该统一着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以因实施例和实现方式而异。另外，图形处理器1340包括核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着色器核1355A-1355N的线程分派器和用于加速对基于片的渲染的分片操作的分片单元1358，在基于片的渲染中，针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。
在一些实施例中，如本文所描述，处理资源表示与图形处理器或GPU中的图形处理器结构(例如，并行处理单元、图形处理引擎、多核组、计算单元、接下来的图形核的计算单元)相关联的处理元件(例如，GPGPU核、光线追踪核、张量核、执行资源、执行单元(EU)、流处理器、流式多处理器(SM)、图形多处理器)。例如，处理资源可以是图形多处理器的GPGPU核、或张量/光线追踪核中的一者；图形多处理器的光线追踪核、张量核或GPGPU核；图形多处理器的执行资源；多核组的GFX核、张量核或光线追踪核中的一者；计算单元的向量逻辑单元或标量逻辑单元中的一者；具有EU阵列的执行单元或EU阵列；执行逻辑的执行单元；和/或执行单元。处理资源也可以是例如图形处理引擎、处理集群、GPGPU、GPGPU、图形处理引擎、图形处理引擎集群和/或图形处理引擎内的执行资源。处理资源也可以是图形处理器、图形处理器和/或图形处理器内的处理资源。
在计算架构中支持8位浮点格式操作数
并行计算是其中许多计算或进程的执行是同时实施的一种计算类型。并行计算可以有各种形式，包括但不限于SIMD或SIMT。SIMD描述了具有同时对多个数据点执行相同操作的多个处理元件的计算机。在一个示例中，上文讨论的图5A-图5B指的是SIMD及其在通用处理器中依据EU、FPU和ALU的实现方式。在常见的SIMD机器中，数据被封装到寄存器中，每个寄存器包含通道阵列。指令对在寄存器的通道n中找到的数据与在另一寄存器的同一通道中找到的数据进行操作。SIMD机器在其中单个指令序列可被同时应用于大量数据的领域中是有优势的。例如，在一个实施例中，图形处理器(例如，GPGPU、GPU等)可用于使用计算着色器程序来执行SIMD向量操作。
各实施例也可应用以使用通过单指令多线程(SIMT)的使用进行的执行，作为对SIMD的使用的替代，或作为对SIMD的使用的附加。对SIMD核或操作的引用也可应用于SIMT，或应用于SIMD与SIMT的组合。下面的描述是依据SIMD机器讨论的。然而，本文中的实施例并不仅限于在SIMD上下文中的应用，也可以应用于其他并行计算范式，诸如例如SIMT。为了易于讨论和解释，下面的描述总体上聚焦于SIMD实现方式。然而，在不修改所描述的技术和方法的情况下，实施例也可以类似地应用于SIMT机器。关于SIMT机器，可以遵循下面讨论的类似模式，以将指令提供至脉动阵列并在SIMT机器上执行指令。其他类型的并行计算机器也可以利用本文中的实施例。
各种实施例可以实现具有矩阵加速电路的GPGPU。此类矩阵加速电路可以用于机器学习(ML)操作加速。
图14是根据实施例的数据处理系统1400的框图。本文讨论的各种实施例可以在诸如数据处理系统1400之类的系统中实现。数据处理系统1400是异构处理系统，其具有处理器1402、统一存储器1410和包括机器学习加速逻辑的GPGPU 1420。处理器1402和GPGPU1420可以是如本文中所描述的处理器和GPGPU/并行处理器中的任一者。处理器1402可执行存储在系统存储器1412中的用于编译器1415的指令。编译器1415在处理器1402上执行，以将源代码1414A编译成经编译代码1414B。经编译代码1414B可以包括可由处理器1402执行的指令和/或可由GPGPU 1420执行的指令。在编译期间，编译器1415可以执行操作以插入元数据，该元数据包括关于经编译代码1414B中存在的数据并行化水平的提示和/或关于与要基于经编译代码1414B而被分派的线程相关联的数据局部性的提示。编译器1415可以包括用于执行此类操作的信息，或者这些操作可以在运行时库1416的辅助下被执行。运行时库1416还可以辅助编译器1415编译源代码1414A，并且还可以包括指令，这些指令在运行时与经编译代码1414B链接以用于促进在GPGPU 1420上执行经编译指令。
统一存储器1410表示可由处理器1402和GPGPU 1420访问的统一地址空间。统一存储器可以包括系统存储器1412和GPGPU存储器1418。GPGPU存储器1418是GPGPU 1420的地址空间内的存储器，并且可以包括系统存储器1412中的一些或全部。在一个实施例中，GPGPU存储器1418还可以包括专用于由GPGPU 1420使用的任何存储器的至少一部分。在一个实施例中，存储在系统存储器1412中的经编译代码1414B可被映射到GPGPU存储器1418中，以供由GPGPU 1420访问。
GPGPU 1420包括多个计算块1424A-1424N，这些计算块可以包括本文中描述的各种计算单元或执行元件中的一个或多个。在一个实施例中，GPGPU 1420附加地包括矩阵加速器1423，该矩阵加速器1423可以包括设计为加速矩阵操作的子集(例如，点积等)的一个或多个专用功能计算单元。GPGPU 1420还可以包括可由计算块1424A-1424N和矩阵加速器1423共享的资源的集合，包括但不限于寄存器的集合1425、功率和性能模块1426、和高速缓存1427。在一个实施例中，寄存器1425包括直接和间接可访问的寄存器，其中间接可访问的寄存器被优化以供由矩阵加速器1423使用。功率和性能模块1426可配置成用于调整用于计算块1424A-1424N的功率递送和时钟频率，以便对计算块1424A-1424N内的空闲组件进行功率门控。在各种实施例中，高速缓存1427可以包括指令高速缓存和/或低级数据高速缓存。GPGPU 1420可以附加地包括L3数据高速缓存1430，该L3数据高速缓存1430可用于对由矩阵加速器1423和/或计算块1424A-1424N内的计算元件从统一存储器1410访问的数据进行高速缓存。在一个实施例中，L3数据高速缓存1430包括共享本地存储器1432，该共享本地存储器1432可以由计算块1424A-1424N内的计算元件和矩阵加速器1423共享。
在一个实施例中，GPGPU 1420包括指令处置逻辑，诸如取出和解码单元1421(本文中也称为解码器，诸如解码器1421)和调度器控制器1422。取出和解码单元1421包括取出单元和解码单元，用于取出和解码指令以供由计算块1424A-1424N中的一个或多个或矩阵加速器1423执行。指令可经由调度器控制器1422被调度到计算块1424A-1424N或矩阵加速器内的适当的功能单元。在一个实施例中，调度器控制器1422是能够配置成执行高级调度操作的ASIC。在一个实施例中，调度器控制器1422是能够执行从固件模块加载的调度器指令的微控制器或低每指令能量的处理核。
在一个实施例中，用于由计算块1424A-1424N执行的一些功能可以被直接调度或转移到矩阵加速器1423。在各种实施例中，矩阵加速器1423包括配置为高效地执行矩阵计算操作的处理元件逻辑，诸如由3D图形或计算着色器程序使用的乘法和加法操作以及点积操作。在一个实施例中，矩阵加速器1423可配置成加速由机器学习框架使用的操作。在一个实施例中，矩阵加速器1423是显式地配置为执行并行矩阵乘法和/或加法操作的特定集合的专用集成电路。在一个实施例中，矩阵加速器1423是现场可编程门阵列(FPGA)，其提供可在工作负载之间被更新的固定功能逻辑。可由矩阵加速器1423执行的矩阵操作的集合相对于可由计算块1424A-1424N执行的操作可能是有限的。然而，矩阵加速器1423能够相对于计算块1424A-1424N以显著更高的吞吐量执行那些操作。
在实施例中，图14的数据处理系统1400可用于人工智能(AI)和机器学习(ML)领域中的应用。这些领域中的进展已经使ML模型能够利用低精度算术来训练神经网络。传统的训练平台在高性能脉动阵列实现方式中支持IEEE-754浮点16(FP16)和脑浮点16(bfloat16或BF16)数据格式。然而，已取得最近的进展可以支持使用较低精度的数据格式(诸如8位浮点数据格式)来训练深度神经网络。一个此类8位浮点数据格式是bfloat8或BF8。BF8的二进制格式为1个符号位、5个指数位和2个尾数位。在一些情况下，与FP16或BF16实现方式相比，利用BF8格式可以对神经网络的训练吞吐量提供多达2倍的改善。然而，传统系统不为使用8位浮点操作数(诸如BF8操作数)执行操作提供硬件支持。
本文中的实施例通过在计算架构中提供对8位浮点格式操作数的支持来解决上述缺点。在一个实现方式中，本文讨论的8位浮点格式是BF8格式。实施例引入了用于在计算架构中支持8位浮点格式操作数的多种技术。实施例的一种技术是对8位浮点格式输入操作数的脉动点积累加。实施例的另一种技术是将浮点数据转换为8位浮点格式数据或从8位浮点格式数据转换为浮点数据。实施例的另一种技术是对浮点格式数据值执行高效随机舍入。实施例的另一种技术是混合浮点脉动操作。实施例的进一步的技术是利用8位浮点格式操作数执行混合模式操作。下面更详细地描述本文中的实施例的技术。
对8位浮点输入操作数的脉动点积累加
实施例提供了对8位浮点格式输入操作数的脉动点积累加。
如先前所讨论，传统训练平台在高性能脉动阵列实现方式中支持IEEE-754FP16和BFLOAT16数据格式。这些数据格式在脉动点积累加(DPAS)引擎中也被支持。如上所述，深度神经网络可以使用8位浮点数据格式(BFLOAT8或BF8，二进制格式＝1s-5e-2m)来训练。与FP16和BFLOAT16实现方式相比，BFLOAT8可以提供训练吞吐量方面的多达2倍的改善。然而，没有支持使用BFLOAT8数值格式的脉动点积操作的已知的传统解决方案。
实施例提供对DPAS(点积累加脉动)引擎的扩展以支持BF8数据格式。实现方式提供用于对三个输入操作数执行矩阵点积c+＝a*b的指令，其中a矩阵和b矩阵具有BF8数据类型。此外，实施例提供硬件电路以取出、解码和执行所述指令。在一些实现方式中，点积的累加结果可以以32位(FP32)或16位(FP16、BF16)浮点来返回。实施例提供以下技术优势：提高脉动计算密度和吞吐量，减少数据移动成本(因为与16位数据格式相比，BF8利用一半的带宽和高速缓存/寄存器空间)，并且通过启用混合精度BFLOAT8训练来加速训练。
实施例提供用于支持对以8位浮点(例如，BF8)数据格式呈现的输入变量的点积和累加操作的DPAS指令。图15是图示根据实施例的BFLOAT8(BF8)二进制格式1500的框图。BF8二进制格式1500利用符号位1510、指数位1520和尾数位1530来表示。符号位1510是1位，指数1520是5位，并且尾数1530是2位。5位指数1520使用偏移值15，该偏移值可以表示6.1e-05与5.7344e+04之间的正规浮点值。BF8二进制格式1500还支持将动态范围向下扩展到最小可表示值1.5e-05的次正规值。
图16是图示根据实施例的由指令流水线1600执行的脉动DP8位FP格式操作1610的框图。指令流水线1600可配置成执行脉动DP 8位格式操作1610，诸如但不限于点积操作。两个向量的点积是等于向量的对应分量的乘积之和的标量值。可以如以下等式(1)中所示来计算点积。
点积可在用于神经网络(诸如卷积神经网络(CNN))的卷积操作中被使用。用于加速硬件指令的指令流水线1600可以包括：指令取出和解码单元1421，其可以取出并解码硬件指令；以及控制器单元1620(诸如调度器控制器1422)，其可以将经解码的指令调度至计算块1424A-1424N(统称为计算块1424)和/或矩阵加速器1423内的一个或多个执行单元。指令流水线1600还可以包括选择电路1630，诸如多路复用器(mux)的集合，用于根据在脉动DP8位格式操作1610的硬件指令中编码的8位FP格式将输入数据路由到计算块1424和/或矩阵加速器1423。
在一个实施例中，可以将硬件指令调度至计算块1424，并且可以将其转移至矩阵加速器1423。用于执行脉动DP 8位FP格式操作1610的一条或多条硬件指令和相关联的数据可以存储在存储器1650中。硬件指令的输出也可以存储在存储器1650中。存储器1650可以是本文所述的存储器中的任一个，包括如图14中的系统存储器1412、GPGPU存储器1418或一个或多个高速缓存存储器1427、1430。在一些实施例中，存储器1650可以是一个或多个寄存器堆。
在一个实施例中，矩阵加速器1423可使用脉动阵列电路1640来执行一条或多条硬件指令以执行脉动DP 8位格式操作1610。脉动阵列电路1640可以包括可编程硬件和固定功能硬件的组合，其能配置成执行点积操作。尽管计算块1424内的功能单元也可以配置成执行点积操作，但脉动阵列电路1640可以配置成以相对于计算块1424而言显著更高的吞吐量来执行点积操作的有限子集。
在本文的实施例中，提供了DPAS指令，以对来自寄存器堆的8位浮点格式(诸如BF8)源操作数执行脉动点积和累加操作，以所选的精度(fp32、fp16、bf16)将结果累加，并且将最终输出写回至寄存器堆。用于执行脉动DP 8位格式操作1610的该DPAS指令接受用于计算c+＝a*b的三个输入操作数，其中‘a’操作数和‘b’操作数具有8位FP类型，诸如BF8。输入操作数和输出操作数的所支持的组合中的一些如下所示。
DPAS是脉动流水线中的利用BFLOAT8输入的乘加和累加操作(src1 x src2)。脉动流水线的每个融合乘法累加(FMA)级表示脉动阵列电路1640中的32位SIMD通道，并对各自来自src1和src2的4个输入元素执行DPAS操作(例如，dp4a操作)。dst和src0接受IEEE754浮点或半浮点操作数，并且src0包含来自脉动阵列中的先前DPAS迭代的累加输出。实施例可以利用块正规化技术的任何迭代，包括但不限于dp4a、dp2a(块＝2)、dp8a(块＝8)、dp32a(块＝32)，等等。每种块正规化技术与其自己的优点(例如，改善的面积效率)和缺点(例如，准确度损失)相关联。所实现的特定块正规化技术可以基于所使用的特定应用。
‘sdepth’参数表示操作的脉动深度，其意味着这些‘sdepth’操作的序列被执行，在连续的寄存器上推进。每个级的输出都维持在32位的精度，这将是到下一个脉动级的累加输入。dst和src0变量可以接受IEEE-754浮点、半浮点或bfloat16数据类型，先前累加的结果经由源寄存器(src0)传递至指令。最终的累加输出被转换为目的地数据格式并写入目的地寄存器(dst)。‘rcount’参数是操作的重复计数，其意味着随着dst和src0在连续寄存器上推进、src1保持不变、并且src2推进32个元素，‘rcount’数量个dpas指令被生成。
在实施例中，累加器操作数‘c’可以是FP32、FP16或BF16。脉动阵列电路1640硬件应当支持输入上的次正规值(即，DAZ＝0)。在实施例中，输入次正规值在被馈送到脉动阵列电路1640的第一级之前可以在网格上被向上转换和正规化。
在一些实现方式中，传递通过输入变量‘c’的部分和可以在脉动链的末尾累加，以使由于内部正规化和加法操作造成的精度损失最小化。这种在脉动链的末尾对累加器输入变量(‘c’)的累加被称为“晚期累加”。在脉动阵列的每个级处的内部和被累加，并使用就近舍入被舍入为FP32值。在一些实施例中，累加器输入变量(‘c’)的累加可以发生在脉动链的第一级处，或者可以发生在脉动链的任何(多个)中间级处。
图17A是图示根据实施例的用于对8位浮点格式输入操作数执行脉动点积累加的脉动阵列电路1700的框图。在一个实施例中，图17A中描绘的对8位浮点格式输入操作数的脉动点积累加是示例dp4a操作。在一个实现方式中，脉动阵列电路1700与参照图16描述的脉动阵列电路1640相同。脉动阵列电路1700可以包括可编程硬件和固定功能硬件的组合，其能配置成执行点积操作。脉动阵列电路1700的电路和元件的其他变型和组合可以被实现，并且不限于本文所示的那些。图17A提供了脉动阵列电路1700的一个示例架构，并且其他架构可以被实现以提供如本文所讨论的对8位浮点格式输入操作数的脉动点积累加操作。
脉动阵列电路1700中的每个FMA单元对来自src1和src2寄存器的4对BF8输入值执行向量点积操作(例如，诸如4元素向量点积操作(dp4a))。在一个实施例中，每个FMA单元包括乘法器1710a-1710d和移位器1715b-1715e对的组合，以及加法器1720。第三输入寄存器src0包含来自先前点积迭代的部分累加和。在脉动阵列中链接在一起的多个此类FMA单元可以执行如下文进一步讨论的DPAS操作。脉动阵列实现方式可以以产生高效的设计的任何可能顺序将这些单独的FMA单元链接，累加的顺序不是问题。
在本文的实施例中，脉动阵列电路1700应当支持BF8输入上的次正规值(例如，DAZ＝0)。这可以通过在网格上扩展输入指数并对次正规输入值进行正规化来实现。可以使用例如4位乘法器1710a-1710d和1730a-1730d来执行乘法，而不损失精度。可以在每个乘法器之后使用移位器来对乘法器1710a-1710d和1730a-1730d的输出进行正规化，移位器诸如32位移位器1715a-1715e和1735a-1735e。虽然移位器1715a-1715e、1735a-1735e被描绘为32位移位器，但在本文的实施例中，移位器1715a-1715e、1735a-1735e可以是任何任意精度。例如，在利用具有大块尺寸32的块正规化操作的情况下，移位器1715a-1715e、1735a-1735e可以增长到48位。由此，尽管为说明性目的示出了32位移位器1715a-1715e、1735a-1735e，但实施例不限于特定的32位移位器尺寸，并且移位器1715a-1715e、1735a-1735e可以是任何任意精度。
从移位器1715a-1715e、1735a-1735e输出的正规化乘积在加法器(诸如5路FP32加法器1720、1740)中被加在一起，并使用就近舍入被舍入以产生FP32输出。在一些实施例中，5路FP32加法器可以是基于为正规化选择的块尺寸的N路加法器树(其中N是可配置的)。在实施例中，在之后(例如，在加法器1720、1740处的)FP32中间结果上的任何次正规值各自被转储清除为零。
如先前所讨论，脉动阵列电路1700可以实现晚期累加。对于晚期累加，src0在脉动链的末尾的最终加法器(诸如FP32加法器1750)处被累加。由此，脉动阵列电路1700的第一级(例如，‘深度0’)的‘c’值为零。晚期累加防止累加输出的数值准确度损失，并且可以提供工作负载级准确度中的改善的性能。如先前所讨论的，在一些实施例中，累加器输入变量(‘c’)的累加可以发生在脉动链的第一级处，或者可以发生在脉动链的任何(多个)中间级处。
晚期累加之后的最终输出(例如，目的地(FP32)1752)由加法器1750使用就近向偶舍入(RNE)来舍入至目的地精度。脉动阵列电路1700的实现方式可以支持多种输出格式，包括FP32、FP16和BF16，仅举几例。在一些实施例中，如果输出是FP32或BF16，则加法器1750的最终输出上的次正规值被转储清除为零。在一些实施例中，在FP16输出上支持次正规值。
图17B是图示根据实施例的用于对8位浮点格式输入操作数执行脉动点积累加的脉动阵列电路1755的框图。在一个实施例中，图17B中描绘的对8位浮点格式输入操作数的脉动点积累加是示例dp2a操作，其是2元素向量点积操作。在一个实现方式中，脉动阵列电路1755与参照图16描述的脉动阵列电路1640相同。脉动阵列电路1755可以包括可编程硬件和固定功能硬件的组合，其能配置成执行点积操作。脉动阵列电路1755的电路和元件的其他变型和组合可以被实现，并且不限于本文所示的那些。图17B提供了脉动阵列电路1755的一个示例架构，并且其他架构可以被实现以提供如本文所讨论的对8位浮点格式输入操作数的脉动点积累加操作。
脉动阵列电路1755中的每个FMA单元对来自src1和src2寄存器的4对BF8输入值执行向量点积操作(例如，诸如2元素向量点积操作(dp2a))。在一个实施例中，每个FMA单元包括重新偏置和正规化电路1760a-1760h、乘法器1770a-1770d、和加法器1780a-b、1785a-b的组合。第三输入寄存器src0包含来自先前点积迭代的部分累加和。在脉动阵列中链接在一起的多个此类FMA单元可以执行如下文进一步讨论的DPAS操作。脉动阵列实现方式可以以产生高效的设计的任何可能顺序将这些单独的FMA单元链接，累加的顺序不是问题。
在本文的实施例中，脉动阵列电路1755应当支持BF8输入上的次正规值(例如，DAZ＝0)。这可以通过在网格上扩展输入指数并对次正规输入值进行正规化来实现。重新偏置和正规化电路1760a-1760h可以将传入操作数(src1(BF8)和src2(BF8))均转换为可以容纳8位FP格式及其次正规值(例如，DAZ＝0)两者的共同的二进制格式(例如，FP32)。
可以使用例如FP32乘法器1770a-1770d来执行乘法，而不损失精度。乘法器1770a-1770d的输出可以在加法器树(例如，基于所选的块尺寸的N路加法器树)中被加在一起，并使用就近舍入(RNE)被舍入以产生FP32输出，该加法器树诸如由FP32加法器1780a、1780b和FP32加法器1785a、1785b提供的加法器树。在实施例中，在之后(例如，在加法器1780a-b、1785a-b处的)FP32中间结果上的任何次正规值各自被转储清除为零。
如先前所讨论，脉动阵列电路1755可以实现晚期累加。对于晚期累加，src0在脉动链的末尾的最终加法器树(诸如由FP32加法器1790、1795提供)处被累加。由此，脉动阵列电路1755的第一级(例如，‘深度0’)的‘c’值为零。晚期累加防止累加输出的数值准确度损失，并可以提供工作负载级准确度中的改善的性能。如先前所讨论的，在一些实施例中，累加器输入变量(‘c’)的累加可以发生在脉动链的第一级处，或者可以发生在脉动链的任何(多个)中间级处。
晚期累加之后的最终输出(例如，目的地(FP32)1792)由加法器1795使用就近向偶舍入(RNE)来舍入至目的地精度。脉动阵列电路1755的实现方式可以支持多种输出格式，包括FP32、FP16和BF16，仅举几例。在实施例中，如果输出是FP32或BF16，则加法器1795的最终输出上的次正规值被转储清除为零。在一些实施例中，在FP16输出上支持次正规值。
以下是用于根据实施例对8位浮点格式输入操作数(诸如BF8操作数)实现脉动点积累加的示例伪代码。
图18A图示根据本文所描述的实施例的可由脉动阵列电路执行的点积与累加指令1800。图18A图示对8位浮点格式输入操作数进行操作并且可由实施例所提供的脉动矩阵逻辑执行的点积与累加指令的字段。图18A图示点积与累加指令1800的字段，该指令在被执行时，使脉动矩阵加速器对8位浮点格式输入操作数(例如，BF8操作数)执行点积与累加。在一个实施例中，指令1800包括操作码字段1802、脉动深度1804(sdepth)、重复计数1806(rcount)、和用于指定目的地1808、第零源1810(src0)、第一源1812(srcl)、和第二源1814(src2)的操作数字段。
操作码字段1802可以指定向执行逻辑标识指令1800的操作码。在一个实施例中，操作码字段1802包括一个或多个位，这一个或多个位当被启用时指示指令要由矩阵加速器(例如，矩阵加速器1423)执行。在一个实施例中，操作码字段1802还可包括一个或多个位，这一个或多个位指定指令1800要由专用点积逻辑执行，专用点积逻辑诸如矩阵加速器1423内的点积逻辑(例如，脉动阵列电路1640)。
脉动深度1804(sdepth)可用于指定用于处理输入数据的脉动层的数量。在一个实施例中，脉动深度1804可以作为立即数值来提供。重复计数1806(rcount)可用于指定在dst和src0在连续寄存器上推进、src1保持不变、并且src2推进N个元素(其中N为目的地格式)的情况下生成的dpas指令的数量。
目的地1808、第零源1810(src0)、第一源1812(src1)、和第二源1814(src2)可用于指定向其写入计算的目的地以及可从其中检取源数据的位置。在一个实施例中，目的地1808可指定要向其写入数据的寄存器。在一个实施例中，目的地1808可以是标量寄存器，但是在一些实施例中，目的地还可以是存储来自多个通道的输出的向量寄存器。第零源1810、第一源1812和第二源1814可以是包括一个或多个通道的源数据的寄存器或立即数值，每个通道具有用于由脉动阵列电路处理的四个元素。
在一些实施例中，可以存在与所示的那些字段不同的附加字段。例如，在一个实施例中，存在源修饰符字段，其指定源操作数的数值修改。在传递至执行流水线之前，源操作数的每个数据元素的值可以可选地使其绝对值被取得并且/或者使其符号反转。可以在取反修饰符之前应用绝对值修饰符，使得可以产生必然的负值。在一个实施例中，存在饱和字段，其可用于控制目的地饱和。当启用饱和时，使去往目的地寄存器的输出数据饱和。具体的饱和操作取决于目的地数据类型。饱和是将在数据类型的饱和目标范围之外的任何数据转换为目标范围内的最接近表示值的操作。
图18B图示根据实施例的程序代码编译过程1815。在一个实施例中，软件程序的源代码级描述1820在编译器1830处被编译(该编译器1830可以包括多个级别的编译)到具有操作1840的级别，该操作1840包括或指定用于由处理逻辑执行的8位点积。操作1840可以是以中间语言指定的操作，或者可以是引用计算框架的基元的程序代码，该基元诸如由机器学习框架提供的基元。然后，包括或指定8位点积的操作1840可以由附加编译器1850(其可以是着色器编译器)进一步编译成机器级目标代码1860，该机器级目标代码1860包括用于由加速器执行以用于矩阵操作的8位点积指令，如本文所述。
图19是图示用于执行用于对8位浮点格式输入操作数的脉动点积累加的指令的方法1900的实施例的流程图。方法1900可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法1900的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图18所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，数据处理系统(诸如图14的数据处理系统1400)可以执行方法1900。
方法1900开始于处理框1910，其中单条指令可以被取出并解码以在GPGPU内被执行。在一个实现方式中，单条指令被解码为经解码的矩阵指令，该经解码的矩阵指令可对8位浮点格式操作数进行操作以使GPGPU执行并行点积操作。在处理框1920处，一组流水线命令被确定以在矩阵加速器上使用一个或多个8位浮点格式操作数(诸如BF8操作数)执行经解码的矩阵指令。
随后，在处理框1930处，该组流水线命令被调度至脉动点积流水线以使用一个或多个8位浮点格式操作数来执行经解码的矩阵指令。最后，在处理框1940处，响应于该组流水线命令的完成，经解码的矩阵指令被引退。
图20是图示用于对8位浮点格式输入操作数的脉动点积累加的方法2000的实施例的流程图。方法2000可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法2000的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图19所描述组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，脉动阵列(诸如图16的脉动阵列电路1640或图17的脉动阵列电路1700)可以执行方法2000。
方法2000开始于处理框2010，其中指令的源值和计算深度被取出以由GPGPU的矩阵操作加速器执行。在一个实现方式中，源值是8位浮点格式操作数(诸如BF8操作数)。在处理框2020处，使用4位乘法器、基于源输入元素的逐元素乘法来生成一组乘积。
在处理框2030处，针对每个乘法器使用32位移位器对乘法器输出进行正规化。然后，在处理框2040处，计算该组正规化乘法器输出的和，并且将和就近向偶舍入。最后，在处理框2050处，在矩阵操作加速器的最后一个深度层处，计算该组正规化乘法器输出与初始累加器值的和。然后使用就近向偶舍入将该和舍入至目的地输出精度。
将浮点数据转换为8位浮点格式或从8位浮点格式转换为浮点数据
本文中的实施例提供了将浮点数据转换为8位浮点格式数据或从8位浮点格式数据转换为浮点数据。
如先前所讨论的，深度学习中的进展已经使ML模型能够利用低精度算术来训练神经网络。传统训练平台在高性能脉动阵列实现方式中支持IEEE-754FP16和BFLOAT16数据格式。这些实现方式使用高精度累加器，以防止在长链的点积计算期间损失准确度。在神经网络内，这些高精度输出在作为输入被发送至下一层之前应当在层的后处理期间被向下舍入到低精度格式。例如，用于神经网络的传统硬件实现支持从FP32到FP16和BF16的舍入。
如上所述，8位FP格式数据(诸如BFLOAT8，1s-5e-2m)可以提高训练和推断性能。BFLOAT8 FMA的硬件实现方式可以使用FP32或FP16累加器来保持数值准确度。然而，传统系统不具有在用于后处理期间将FP32或FP16 FMA输出舍入到BFLOAT8的硬件支持。传统系统可以提供较慢的软件实现方式，该较慢的软件实现方式使用序列算术和逐位指令来执行该舍入操作。例如，该功能可以在软件中使用算术、逐位和比较指令的序列来模拟。该较慢的软件实现方式导致对于通常用于深度神经网络训练的较小的和不规则的核(kernel)的性能损害。
实施例提出了用于将浮点数据转换为8位浮点格式数据的指令。在一个实现方式中，实施例的转换指令执行利用就近向偶舍入的从IEEE-754FP32和FP16到BFLOAT8的向下转换。在一个实现方式中，实施例的转换指令执行从BFLOAT8到FP32和FP16的向上转换，以促进利用BFLOAT8存储器格式的混合精度计算操作。
实施例提供了用于将浮点数据转换为8位浮点格式数据的指令和硬件解决方案。本文中的实施例的指令和硬件技术用可以由编程者使用的单条指令代替一长串指令。这可以产生对神经网络中的不规则核操作的性能改善。实施例还实现混合精度8位浮点格式(例如，BFLOAT8)训练，这可以加速神经网络的训练吞吐量。
图21是图示根据实施例的由指令流水线2100执行的8位FP格式转换操作2110的框图。指令流水线2100可以被配置为执行8位FP格式转换操作2110。用于加速硬件指令的指令流水线2100可以包括：指令取出和解码单元1421，其可以取出并解码硬件指令；以及控制器单元2120(诸如调度器控制器1422)，其可以将经解码的指令调度至计算块1424A-1424N(统称为计算块1424)和/或矩阵加速器1423内的一个或多个执行单元。指令流水线2100还可以包括选择电路2130，诸如多路复用器(mux)的集合，用于根据在8位FP格式转换操作2110的硬件指令中编码的8位FP格式将输入数据路由到计算块1424和/或矩阵加速器1423。
在一个实施例中，可以将硬件指令调度至计算块1424，并且/或者可以将其转移至矩阵加速器1423(例如，用于使用脉动阵列电路2140的计算)。用于执行8位FP格式转换操作2110的一条或多条硬件指令和相关联的数据可以存储在存储器2150中。硬件指令的输出也可以存储在存储器2150中。存储器2150可以是本文所述的存储器中的任一个，包括如图14中的系统存储器1412、GPGPU存储器1418或一个或多个高速缓存存储器1427、1430。
在一个实施例中，计算块1424可以使用处理单元2160执行一条或多条硬件指令以执行8位FP格式转换操作2110。处理单元2160可以包括可配置为执行8位FP格式转换操作的可编程硬件和固定功能硬件的组合。在一些实现方式中，处理单元2160可以是向量处理单元(VPU)。在一些实现方式中，处理单元2160可以是浮点单元(FPU)。处理单元2160可以包括转换电路2162、就近舍入(RNE)舍入电路2164和专用处理电路2166。
在实施例中，用于执行8位FP格式转换操作2110的硬件指令提供IEEE-754FP32或FP16数据与BFLOAT8格式之间的数据转换。数据转换可以包括从FP32/FP16到8位FP格式(例如，BF8)的向下转换或从8位FP格式(例如，BF8)到FP32/FP16的向上转换。上文讨论的图15描绘了示例BF8二进制格式，其可以用作实施例的8位FP格式。BFLOAT8二进制格式被表示为符号、指数和尾数位。5位指数使用偏移值15，该偏移值可以表示6.1e-05与5.7344e+04之间的正规浮点值。该格式还支持将动态范围向下扩展到最小可表示值1.5e-05的次正规值。
当从FP32或FP16向下转换到BF8时，使用就近向偶舍入(RTNE)过程对值进行舍入。在从FP32或FP16转换的两种情况下都支持次正规值。当从BF8向上转换到FP16或FP32时，8位FP格式(BF8)指数值被适当地缩放，并且尾数被零扩展。
在实施例中，转换电路2162可以包括用于执行上述转换过程的可编程和固定功能硬件。RNE舍入电路2164可以包括用于执行对经转换的数据的RNE舍入的可编程和固定功能硬件。专用处理电路2166可以包括解决在对数据进行转换和/或舍入时遇到的边界情况(诸如例如下溢、上溢或非正规)的可编程和固定功能硬件。
在一些实现方式中，用于本文所描述的8位FP格式数据的转换的指令可以采取以下形式：
mov dst,src0
当转换电路2162正在从FP32/FP16向下转换到BF8时，该指令应当保留输出上的次正规值。在一些实施例中，专用处理电路2166可以提供导致上溢的饱和行为(即，大值不被饱和到BF8_MAX)。RNE舍入电路2164应当使用就近向偶舍入过程对尾数进行舍入。在执行从FP32或FP16到BF8的向下转换时，用于8位FP格式数据的转换的指令的一些示例实现方式如下详述：
mov<bf8>,<fp32>
mov<bf8>,<fp16>
当转换电路2162正在从FP32/FP16向上转换到BF8时，指数值被重新缩放，并且值被重新正规化。尾数位在LSB位上利用零来扩展。在执行从BF8到FP32或FP16的向上转换时，用于8位FP格式数据的转换的指令的一些示例实现方式如下详述：
mov<fp32>,<bf8>
mov<fp16>,<bf8>
图22A图示根据本文所描述的实施例的可由处理单元执行的指令2200。图22A图示由实施例提供的用于转换8位浮点格式输入操作数并且可由处理单元(诸如VPU或FPU)执行的mov指令的字段。图22A图示mov指令2200的字段，该指令在被执行时使处理单元执行mov指令，以转换为8位浮点格式输入操作数(例如，BF8操作数)或从8位浮点格式输入操作数转换。mov指令将由其第二操作数引用的数据项(即寄存器内容、存储器内容或常量值)复制到由其第一操作数引用的位置(即寄存器或存储器)中。
在一个实施例中，指令2200包括操作码字段2202和用于指定目的地2204和源2206(src)的操作数字段。
操作码字段2202可以指定向执行逻辑标识指令2200的操作码。在一个实施例中，操作码字段2202包括一个或多个位，这一个或多个位当被启用时指示指令要由计算块(例如，计算块1424)的处理单元执行。
目的地2204和源2206(src)可用于指定向其写入计算的目的地和可从其检取源数据的位置。在一个实施例中，目的地2204可指定要向其写入数据的寄存器。在一个实施例中，目的地2204可以是标量寄存器，但是在一些实施例中，目的地还可以是存储来自多个通道的输出的向量寄存器。源(src)2206可以是包括一个或多个通道的源数据的寄存器或立即数值。
在一些实施例中，可以存在与所示的那些字段不同的附加字段。例如，在一个实施例中，存在源修饰符字段，其指定源操作数的数值修改。在传递至执行流水线之前，源操作数的每个数据元素的值可以可选地使其绝对值被取得并且/或者使其符号反转。可以在取反修饰符之前应用绝对值修饰符，使得可以产生必然的负值。在一个实施例中，存在饱和字段，其可用于控制目的地饱和。当启用饱和时，使去往目的地寄存器的输出数据饱和。具体的饱和操作取决于目的地数据类型。饱和是将在数据类型的饱和目标范围之外的任何数据转换为目标范围内的最接近表示值的操作。
图22B图示根据实施例的程序代码编译过程2215。在一个实施例中，软件程序的源代码级描述2220在编译器2230处被编译(该编译器2230可以包括多个级别的编译)到具有操作2240的级别，该操作2240包括或指定用于由处理逻辑执行的8位FP格式转换指令。操作2240可以是以中间语言指定的操作，或者可以是引用计算框架的基元的程序代码，该基元诸如由机器学习框架提供的基元。然后，包括或指定8位FP格式转换指令的操作2240可以由附加编译器2250(其可以是着色器编译器)进一步编译成机器级目标代码2260，该机器级目标代码2260包括用于由计算块的处理单元(例如，VPU、FPU)执行的8位FP格式转换指令，如本文所述。
以下是根据实施例的用于实现将浮点数据转换为8位浮点格式数据(诸如BF8操作数)或从8位浮点格式数据转换为浮点数据的示例伪代码。
图23是图示用于执行用于将浮点数据转换为8位浮点格式数据的指令的方法2300的实施例的流程图。方法2300可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法2300的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图22B所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，数据处理系统(诸如图14的数据处理系统1400)可以执行方法2300。
方法2300开始于处理框2310，其中单条指令被取出并解码以在GPGPU内被执行。在一个实现方式中，单条指令被解码为经解码的指令，以使GPGPU执行操作数到/从8位浮点格式的转换。在处理框2320处，确定一组命令以在GPGPU的计算块上执行经解码的向量指令。
在处理框2330处，该组命令被调度至GPGPU的计算块以执行经解码的指令，以执行操作数到/从8位浮点格式的转换。然后，在处理框2340处，响应于该组命令的完成，经解码的指令被引退。
图24是图示用于将浮点数据转换为8位浮点格式数据的方法2400的实施例的流程图。方法2400可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法2400的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图23所描述组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，处理单元(诸如图21的处理单元2160)可以执行方法2400。
方法2400开始于处理框2410，其中指令的源值被取出以由GPGPU的计算块执行。在一个实现方式中，源值要被转换为不同的数据格式，并且源值是以下至少一种情况：是8位浮点格式操作数，或者要被转换为8位浮点格式操作数。在决策框2420处，确定源值是否等于0、无穷大或非数(NaN)。如果是，则方法2400前进至处理框2425，其中源值作为特殊用例值(例如，0、无穷大等)被返回至目的地。
如果在决策框2420处源值不等于0、无穷大或NaN，则方法2400前进至处理框2430，其中通过对源值进行重新缩放、正规化和转换将源值转换为目的地的符号大小格式。然后，在处理框2440处，将就近向偶舍入过程应用于经转换的源值。
在决策框2450处，确定是否发生了上溢、下溢或非正规状况。如果是，则方法2400前进至处理框2460，其中经转换和舍入的源值作为特殊用例值(例如，0、无穷大等)被返回。另一方面，如果未发生上溢、下溢或非正规状况，则方法2400前进至处理框2470，其中经转换和舍入的源值作为目的地值被返回。
对浮点格式数据值执行高效随机舍入
实施例提供对浮点格式数据值执行高效随机舍入。
随着深度学习训练正在转向8位浮点格式(例如，BF8，1s-5e-2m)，由于精度损失而引入的数值误差可能对ML模型收敛具有重大影响。补偿精度损失的方法之一是在将FP32或FP16累加FMA输出作为输入传递至神经网络的下一层之前在将其转换为BF8时使用‘舍入’。
然而，在长链的点积操作上积累的舍入误差对用于深度神经网络训练的迭代求解器的数值稳定性也是问题。该问题在较低精度下加剧，因为与FP16(＝4.88e-04)和BF16(＝3.90e-03)相比，BF8的机器‘ε’(＝0.125)更大。
当跨多个工作负载使用BF8数据格式时，随机舍入可以减少舍入错误的积累并辅助实现收敛。随机舍入指的是非确定性的并且将实数舍入到下一个更大或更小的浮点数(概率为1减去距这些数字的相对距离)的舍入过程。对随机舍入的全面硬件支持将包括建立和验证是昂贵的浮点伪随机数生成器。
然而，在深度神经网络学习的上下文中，深度学习训练具有对随机数生成器的较少约束，并且可以经常在不对求解器的数值稳定性产生影响的情况下重复使用随机数。基于减少的随机数生成器约束，实施例提供了硬件和指令的组合，以使用在软件中生成和管理的低精度随机位(例如，用于FP16→BF8的8位和用于FP32→FP16的16位)来加速随机舍入。
本文中的实施例提供一条或多条指令，用于在算术操作的较高精度输出被转换为较低精度格式(例如，BF8(1s-5e-2m)、HF8(1s4e3m)、FP16和BF16浮点格式)时应用随机舍入操作。这些指令可以包括具有较高精度的一个或两个源操作数并包括第三输入操作数，该第三输入操作数包括由基于软件的伪随机数生成器(PRNG)生成的整数随机数。在一些实现方式中，PRNG软件可以使用便宜的PSNR算法，诸如xoroshiro128++或等效算法。输出以在指令中指定的目的地数据格式来存储。
本文中的实施例的指令和硬件提供了以下技术优势：用单条指令代替广泛系列的指令，该单条指令可以由编程者使用以得到神经网络训练的执行的改善的速度和效率。实施例还将PRNG与舍入操作解耦，以降低硬件的复杂性，同时允许编程者使用算法来生成和管理(高速缓存和重复使用)随机数。此外，实施例加速BFLOAT8混合精度训练的反向传播，以得到神经网络训练的改善的速度和效率。
图25是图示根据实施例的由指令流水线2500执行的利用随机舍入的8位FP格式转换操作2510的框图。指令流水线2500可以被配置为执行利用随机舍入的8位FP格式转换操作2510。用于加速硬件指令的指令流水线2500可以包括：指令取出和解码单元1421，其可以取出并解码硬件指令；以及控制器单元2520(诸如调度器控制器1422)，其可以将经解码的指令调度至计算块1424A-1424N(统称为计算块1424)和/或矩阵加速器1423内的一个或多个执行单元。指令流水线2500还可以包括选择电路2530，诸如多路复用器(mux)的集合，用于根据在利用随机舍入的8位FP格式转换操作2510的硬件指令中编码的8位FP格式将输入数据路由到计算块1424和/或矩阵加速器1423。
在一个实施例中，可以将硬件指令调度至计算块1424，并且/或者可以将其转移至矩阵加速器1423(例如，用于使用脉动阵列电路2540的计算)。用于执行利用随机舍入的8位FP格式转换操作2510的一条或多条硬件指令和相关联的数据可以存储在存储器2550中。硬件指令的输出也可以存储在存储器2550中。存储器2550可以是本文所述的存储器中的任一个，包括如图14中的系统存储器1412、GPGPU存储器1418或一个或多个高速缓存存储器1427、1430。
在一个实施例中，计算块1424可以使用处理单元2560执行一条或多条硬件指令以执行利用随机舍入的8位FP格式转换操作2510。处理单元2560可以包括可配置为执行利用随机舍入的8位FP格式转换操作的可编程硬件和固定功能硬件的组合。在一些实现方式中，处理单元2560可以是向量处理单元(VPU)。在一些实现方式中，处理单元2560可以是浮点单元(FPU)。处理单元2560可以包括转换电路2562、随机舍入电路2564和专用处理电路2566。
在实施例中，用于执行利用随机舍入的8位FP格式转换操作的指令可以在从较高精度浮点到较低精度浮点的转换期间执行随机舍入。指令可以采用以下格式：
srnd dest,src0,src1
在该指令中，src0是包含高精度浮点输入的源操作数，并且src1包含由舍入硬件使用的随机整数。随机整数由软件使用PRNG算法(诸如xoroshiro128++)生成。舍入操作的输出以由指令操作码指定的低精度浮点格式被返回到dst中。
在由转换电路2562执行的转换期间，生成src0的正规化符号-大小表示。转换电路2562可以包括用于执行转换过程的可编程和固定功能硬件。然后，随机舍入电路2564利用定点加法器2565将来自src1的随机整数加到src0的正规化符号-大小表示以生成中间结果。随机整数是由软件使用PRNG算法生成的PRNG 2570。然后随机舍入电路2564在执行任何指数调整后将中间结果截断到目的地尾数格式的尺寸。随机舍入电路2564可以包括用于执行随机舍入过程的可编程和固定功能硬件。专用处理电路2566可以包括解决在对数据进行转换和/或舍入时遇到的边界情况(诸如例如下溢、上溢或非正规)的可编程和固定功能硬件。
在一些实施例中，用于舍入操作的随机位的数量可以取决于指令操作码中定义的输入和输出数据格式。下面的表1提供了所支持的示例输入和输出格式以及用于执行舍入操作的随机位的数量的列表。
表1
在一些实施例中，随机数的宽度可以取决于源和目的地数据格式而变化。假设源数据格式具有N位尾数，并且目的地数据格式具有K位尾数，那么(N-K)位随机数可用于执行在随机舍入电路2564处的舍入。
图26是图示根据实施例的尾数的符号-大小表示和随机数的定点加法2600的框图。源尾数2601(具有前导1)和随机数2605被描绘为被相加以生成加法结果2610。源尾数包括N位2602的尾数，其中K位2604的尾数表示以目的地格式使用的尾数位的数量。在加法之前，随机数2605的位被对齐到源尾数2601的(N-K)个最低有效位。加法结果2610描绘了加法的结果，其中存在两个前导位(X)和其余的对尾数位(x)的加法。
图27A图示根据本文所描述的实施例的可由处理单元执行的指令2700。图27A图示用于使用随机舍入来转换浮点格式输入操作数的指令的字段。该指令可由实施例所提供的处理单元(诸如VPU或FPU)执行。图27A图示指令2700的字段，该指令在被执行时，使处理单元执行用于使用随机舍入来转换浮点格式输入操作数的指令。在一个实施例中，指令2700包括操作码字段2702和用于指定目的地2704、第零源(src0)2706和第一源(src1)2708的操作数字段。
操作码字段2702可以指定向执行逻辑标识指令2700的操作码。在一个实施例中，操作码字段2702包括一个或多个位，这一个或多个位当被启用时指示指令要由计算块(例如，计算块1424)的处理单元执行。
目的地2704、第零源2706(src0)和第一源2708(src1)可用于指定向其写入计算的目的地以及可从其中检取源数据的位置。在一个实施例中，目的地2704可指定要向其写入数据的寄存器。在一个实施例中，目的地2704可以是标量寄存器，但是在一些实施例中，目的地还可以是存储来自多个通道的输出的向量寄存器。第零源(src0)2706和第一源(src1)2708可以是包括一个或多个通道的源数据的寄存器或立即数值。
在一些实施例中，可以存在与所示的那些字段不同的附加字段。例如，在一个实施例中，存在源修饰符字段，其指定源操作数的数值修改。在传递至执行流水线之前，源操作数的每个数据元素的值可以可选地使其绝对值被取得并且/或者使其符号反转。可以在取反修饰符之前应用绝对值修饰符，使得可以产生必然的负值。在一个实施例中，存在饱和字段，其可用于控制目的地饱和。当启用饱和时，使去往目的地寄存器的输出数据饱和。具体的饱和操作取决于目的地数据类型。饱和是将在数据类型的饱和目标范围之外的任何数据转换为目标范围内的最接近表示值的操作。
图27B图示根据实施例的程序代码编译过程2715。在一个实施例中，软件程序的源代码级描述2720在编译器2730处被编译(该编译器2730可以包括多个级别的编译)到具有操作2740的级别，该操作2740包括或指定用于由处理逻辑执行的使用随机舍入的FP格式转换指令。操作2740可以是以中间语言指定的操作，或者可以是引用计算框架的基元的程序代码，该基元诸如由机器学习框架提供的基元。然后，包括或指定利用随机舍入的FP格式转换指令的操作2740可以由附加编译器2750(其可以是着色器编译器)进一步编译成机器级目标代码2760，该机器级目标代码2760包括用于由计算块的处理单元(例如，VPU、FPU)执行的利用随机舍入的FP格式转换指令，如本文所述。
以下是根据实施例的用于实现对浮点格式数据值的高效随机舍入的伪代码的第一示例。
以下是根据实施例的用于实现对浮点格式数据值的高效随机舍入的伪代码的第二简化示例。
图28是图示用于执行用于对浮点值执行高效随机舍入的指令的方法2800的实施例的流程图。方法2800可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法2800的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图27B所描述组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，数据处理系统(诸如图14的数据处理系统1400)可以执行方法2800。
方法2800开始于处理框2810，其中单条指令被取出并解码以在GPGPU内被执行。在一个实现方式中，单条指令被解码为经解码的指令，以使GPGPU执行利用随机舍入的对8位浮点格式的转换。然后，在处理框2820处，确定一组命令以在GPGPU的计算块上执行经解码的向量指令。
在处理框2830处，该组命令被调度至GPGPU的计算块以执行经解码的指令，以执行利用随机舍入的对8位浮点格式的转换。最后，在处理框2840处，响应于该组命令的完成，经解码的指令被引退。
图29是图示用于对浮点值执行高效随机舍入的方法2900的实施例的流程图。方法2900可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法2900的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图28所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，处理单元(诸如图25的处理单元2560)可以执行方法2900。
方法2900开始于处理框2910，其中针对用于由GPGPU的计算块执行的指令取出源值。在一个实现方式中，源值将从较高精度浮点转换到较低精度浮点。然后，在决策框2920处，确定源值是否等于0、无穷大或NaN。如果是，则方法2900前进至处理框2925，其中源值作为特殊用例值被返回至目的地。如果在决策框2920处源值不等于0、无穷大或NaN，则方法2900前进至处理框2930，其中将源值转换为目的地的符号大小格式并且对经转换的源值进行正规化。
随后，在处理框2940处，将随机数加到经转换和正规化的源值。在一个实现方式中，随机数具有基于源和目的地操作数的数据格式而确定的尺寸。在一个实现方式中，随机数是从PRNG软件获得的。在处理框2950处，执行对所得和的指数调整，并且将所得和截断到目的地操作数尾数格式的尺寸以生成所得目的地值。
在决策框2960处，确定是否发生了上溢、下溢或非正规状况。如果是，则方法2900前进至处理框2970，其中特殊用例值作为所得目的地值被返回。另一方面，如果未发生上溢、下溢或非正规状况，则方法2900前进至处理框2980，其中所得目的地值被返回。
混合浮点脉动操作
本文中的实施例提供了混合浮点脉动操作。
深度学习中的算法进展已经使模型能够利用低精度算术来训练神经网络。深度神经网络的抗噪属性也已实现了利用可用于各种深度学习任务的定制数据格式的实验。在深度学习社区中被广泛接受并被硬件制造商适应的一个此类定制数据格式是BFLOAT16。
随着更小的位宽度(8位和更低)用于深度学习，可以实现对数据格式的进一步定制以用于对位的高效分配。例如，众所周知，在反向传播期间，倾向于具有更宽分布的误差梯度利用具有更高动态范围(即，更大指数)的数据格式，而前向(或推断)路径可以受益于更高数值精度(即，更大尾数)以减小数值误差。这种行为在针对边缘设备优化的较小模型(较少模型参数)中更为明显。对于较小位宽度数据格式，这导致了动态范围和数值精度之间的权衡。
除了在指数和尾数之间平衡位分配外，浮点格式还可以通过选择数值分布的适当的指数偏置或零点来定制数值分布。鉴于深度学习应用中使用的大多数张量的典型高斯式数据分布(在0周围)，典型地选择用于使可由格式表示的较小值的数量最大化的指数偏置。这可以通过使数值分布的相关部分优先来部分地补偿具有较小动态范围。
已经介绍了可用于训练深度神经网络的两种8位浮点表示。这些格式中的一种格式BFLOAT8使用具有对称分布的数字的‘s1.e5.m2’二进制表示。另一种格式HFLOAT8采用具有非对称的指数偏置的‘s1.e4.m3’格式表示，其中，数字分布偏向较小的数值。通过使用BFLOAT8和HFLOAT8格式一起的组合来解决训练流水线的不同部分可以产生改善的模型准确度。将多种数据格式混合到单个训练流程中会导致以不同二进制格式表示的输入矩阵之间的混合浮点操作。随着行业向8位和亚8位数据格式发展，这些种类的混合操作将变得更加普遍。然而，具有浮点硬件的传统系统不支持使用不同二进制编码或使用非传统指数偏置的操作数之间的算术操作。
实施例通过以下方式来解决这一技术问题：提供对DPAS硬件的扩展，以支持输入操作数的定制二进制编码，从而实现混合浮点操作。输入操作数的二进制格式信息，诸如指数尺寸和/或指数偏置，可以被内置于硬件中，或者可以可选地被表达为指令编码的一部分。实施例的硬件扩展可以在执行所请求的算术操作之前利用该信息将输入变量重新偏置并转换为共同的内部格式。
图30是图示根据实施例的使用不同二进制编码和指数偏置的两种8位浮点格式的框图。左边的BFLOAT8(或脑-Float8)格式3000示出了使用s1.e5.m2格式的BFLOAT8二进制格式。s1.e5.m2格式包括1个符号位3002、5个指数位3004、和2个尾数位3006。右边的HFLOAT8(或混合-Float8)格式3010示出了使用s1.e4.m3格式的HFLOAT8二进制格式。s1.e4.m3格式包括1个符号位3012、4个指数位3014、和3个尾数位3016。此外，HFLOAT8格式3010使用较大的指数偏置，使数字分布向较小数值移动。这两种格式之间的区别在下面的表2中列出。
表2
本文中的实施例的混合浮点硬件通过使应用能够从最适合于训练流水线的不同部分的可用浮点格式的列表中选择以使准确度最大化而提供了相对于上文讨论的缺点的技术优势。此外，实施例可以利用对硬件的增量改变来支持多种数据格式。这提高了处理器性能和神经网络训练吞吐量。
图31是图示根据实施例的由指令流水线3100执行的混合8位FP格式脉动操作3110的框图。指令流水线3100可配置成执行混合8位FP格式脉动操作3110，诸如但不限于点积操作。两个向量的点积是等于向量的对应分量的乘积之和的标量值。可以如以下等式(1)中所示来计算点积。
点积可在用于神经网络(诸如卷积神经网络(CNN))的卷积操作中被使用。用于加速硬件指令的指令流水线3100可以包括：指令取出和解码单元1421，其可以取出并解码硬件指令；以及控制器单元3120(诸如调度器控制器1422)，其可以将经解码的指令调度至计算块1424A-1424N(统称为计算块1424)和/或矩阵加速器1423内的一个或多个执行单元。指令流水线3100还可以包括选择电路3130，诸如多路复用器(mux)的集合，用于根据在混合8位FP格式脉动操作3110的硬件指令中编码的混合8位FP格式将输入数据路由到计算块1424和/或矩阵加速器1423。
在一个实施例中，可以将硬件指令调度至计算块1424，并且可以将其转移至矩阵加速器1423。用于执行混合8位FP格式脉动操作3110的一条或多条硬件指令和相关联的数据可以存储在存储器3150中。硬件指令的输出也可以存储在存储器3150中。存储器3150可以是本文所述的存储器中的任一个，包括如图14中的系统存储器1412、GPGPU存储器1418或一个或多个高速缓存存储器1427、1430。
在一个实施例中，矩阵加速器1423可使用脉动阵列电路3140来执行一条或多条硬件指令以执行混合8位FP格式脉动操作3110。脉动阵列电路3140可以包括可编程硬件和固定功能硬件的组合，其能配置成执行点积操作。尽管计算块1424内的功能单元也可以配置成执行点积操作，但脉动阵列电路3140可以配置成以相对于计算块1424而言显著更高的吞吐量来执行点积操作的有限子集。
在一些实施例中，提供了DPAS指令，以对来自寄存器堆的混合8位浮点格式数据(诸如BF8和HF8)源操作数执行脉动点积和累加操作，以所选的精度(fp32、fp16、bf16)将结果累加，并且将最终输出写回至寄存器堆。用于执行混合8位FP格式脉动操作3110的该DPAS指令接受用于计算c+＝a*b的三个输入操作数，其中‘a’操作数和‘b’操作数具有混合8位FP类型，诸如BF8和HF8。在实施例中，输入操作数的FP格式类型的其他组合和变型是可能的，并且不限于BF8和HF8格式。
图32是图示根据实施例的用于执行混合浮点脉动操作的脉动阵列电路的混合FMA单元3200的框图。在一个实现方式中，混合FMA单元3200可以是参照图31所描述的脉动阵列电路3140的一部分。在一个实现方式中，混合FMA单元3200执行具有混合FP格式操作数的DPAS指令的操作。混合FMA单元3200的混合FMA实现方式可以接受定制浮点格式，并在执行算术操作之前在内部将其转换为更高精度的共同格式。
在实施例中，关于定制二进制格式的信息(诸如分配给指数的位数和要使用的指数偏移)可以在指令中作为整数位图(如下所示为“imm”、“<imm.cbf>”)作为FMA指令的第四变量被传递。下面示出了实施例的混合DPAS指令的几个示例，使用了输入(例如，BF8和HF8)和输出变量的各种组合。
指令编码可以表示为<hdpas_xx>，其中‘xx’指示哪些输入变量(src1、src2或两者)允许使用定制输入格式。指令编码的实现可以取决于目标架构所使用的编码方案而变化。
参照图32，由混合FMA单元3200执行的实施例的混合FMA操作是对分别以HFLOAT8和BFLOAT8数据格式表达的src1操作数和src2操作数执行的。这两种格式不仅使用对指数和尾数进行不同的位分配的不同的二进制格式，而且还使用不同的指数偏置(例如，BFLOAT8偏置＝15，HFLOAT8偏置＝11)。
混合FMA单元3200可以包括多个重新偏置和正规化单元3210a-h、多个乘法器3220a-d、多个移位器3230a-3230r和加法器3240。在混合FMA单元3200中，内部位宽度的细节可以取决于输入和输出精度要求而变化。
混合FMA单元3200的第一级包括重新偏置和正规化单元3210a-3210h。重新偏置和正规化单元3210a-3210h可以将两个输入操作数(src1(HF8)和src2(BF8))转换为共同的‘s1.e8.m3’二进制格式，该格式可以容纳BFLOAT8和HFLOAT8格式及其次正规值(例如，DAZ＝0)。
混合FMA单元3200的第二级包括乘法器3220a-3220d。乘法器3220a-3220d使用扩展的s1.e8.m3格式作为输入，并产生中间17位符号-大小表示(s1.e8.m2.6)。
混合FMA单元3200的第三级包括移位器3230a-3230e。移位器3230a-3230e可以使用例如32位移位器对乘法器3220a-3220d的输出以及src0(其包含先前累加和)进行正规化。
混合FMA单元的最终级包括加法器3240。加法器3240包括产生27位尾数作为例如s1.e8.m2.27格式结果的一部分的加法器树。加法器3240使用就近向偶舍入方法将该结果向下舍入为s1.e8.23m格式的目的地结果。
图33A图示根据本文所描述的实施例的可由脉动阵列电路执行的混合点积与累加指令3300。图33A图示对混合8位浮点格式输入操作数进行操作并且可由实施例所提供的脉动矩阵逻辑执行的混合点积与累加指令3300的字段。图33A图示混合点积与累加指令3300的字段，该指令在被执行时，使脉动矩阵加速器对混合8位浮点格式输入操作数(例如，BF8和HF8操作数)执行点积与累加。在一个实施例中，指令3300包括操作码字段3302、脉动深度3304(sdepth)、重复计数3306(rcount)、用于指定目的地3308、第零源3310(src0)、第一源3312(srcl)、和第二源3314(src2)的操作数字段、和整数位图(imm)字段3316。
操作码字段3302可以指定向执行逻辑标识指令3300的操作码。在一个实施例中，操作码字段3302包括一个或多个位，这一个或多个位当被启用时指示指令要由矩阵加速器(例如，矩阵加速器1423)执行。在一个实施例中，操作码字段3302还可包括一个或多个位，这一个或多个位指定指令3300要由专用点积逻辑执行，专用点积逻辑诸如矩阵加速器1423内的点积逻辑(例如，脉动阵列电路3140)。
脉动深度3304(sdepth)可用于指定用于处理输入数据的脉动层的数量。在一个实施例中，脉动深度3304可以作为立即数值来提供。重复计数3306(rcount)可用于指定在dst和src0在连续寄存器上推进、src1保持不变、并且src2推进N个元素(其中N为目的地格式)的情况下生成的dpas指令的数量。
目的地3308、第零源3310(src0)、第一源3312(src1)、和第二源3314(src2)可用于指定向其写入计算的目的地以及可从其中检取源数据的位置。在一个实施例中，目的地3308可指定要向其写入数据的寄存器。在一个实施例中，目的地3308可以是标量寄存器，但是在一些实施例中，目的地还可以是存储来自多个通道的输出的向量寄存器。第零源3310、第一源3312和第二源3314可以是包括一个或多个通道的源数据的寄存器或立即数值，每个通道具有用于由脉动阵列电路处理的四个元素。
整数位图(imm)字段3316可用于指定关于源操作数(例如，src1 3312和/或src23314)中的至少一个的定制二进制格式的信息，诸如分配给指数的位数和要使用的指数偏移。该信息可以在指令3300中作为imm字段3316中的整数位图被传递。
在一些实施例中，可以存在与所示的那些字段不同的附加字段。例如，在一个实施例中，存在源修饰符字段，其指定源操作数的数值修改。在传递至执行流水线之前，源操作数的每个数据元素的值可以可选地使其绝对值被取得并且/或者使其符号反转。可以在取反修饰符之前应用绝对值修饰符，使得可以产生必然的负值。在一个实施例中，存在饱和字段，其可用于控制目的地饱和。当启用饱和时，使去往目的地寄存器的输出数据饱和。具体的饱和操作取决于目的地数据类型。饱和是将在数据类型的饱和目标范围之外的任何数据转换为目标范围内的最接近表示值的操作。
图33B图示根据实施例的程序代码编译过程3315。在一个实施例中，软件程序的源代码级描述3320在编译器3330处被编译(该编译器3330可以包括多个级别的编译)到具有操作3340的级别，该操作3340包括或指定用于由处理逻辑执行的混合8位FP点积。操作3340可以是以中间语言指定的操作，或者可以是引用计算框架的基元的程序代码，该基元诸如由机器学习框架提供的基元。然后，包括或指定混合8位FP点积的操作3340可以由附加编译器3350(其可以是着色器编译器)进一步编译成机器级目标代码3360，该机器级目标代码3360包括用于由加速器执行以用于矩阵操作的混合8位FP点积指令，如本文所述。
下面是根据实施例的用于实现混合浮点脉动操作的伪代码的示例。
图34是图示用于执行用于混合浮点脉动操作的指令的方法3400的实施例的流程图。方法3400可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法3400的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图33B所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，数据处理系统(诸如图14的数据处理系统1400)可以执行方法3400。
方法3400开始于处理框3410，其中单条指令被取出并解码以在GPGPU内被执行。在一个实现方式中，单条指令被解码为经解码的矩阵指令，该经解码的矩阵指令可对混合8位浮点格式操作数进行操作以使GPGPU执行并行点积操作。在处理框3420处，一组流水线命令被确定以在矩阵加速器上使用一个或多个混合8位浮点格式操作数执行经解码的矩阵指令。
随后，在处理框3430处，该组流水线命令被调度至脉动点积流水线以使用一个或多个混合8位浮点格式操作数来执行经解码的矩阵指令。最后，在处理框3440处，响应于该组流水线命令的完成，经解码的矩阵指令被引退。
图35是图示用于混合浮点脉动操作的方法3500的实施例的流程图。方法3500可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法3500的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图34所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，脉动阵列(诸如图31的脉动阵列电路3140)可以执行方法3500。
方法3500开始于处理框3510，其中针对用于由GPGPU的矩阵操作加速器执行的指令取出源值和计算深度。在一个实现方式中，源值是混合8位浮点格式操作数。在处理框3520处，源值输入被重新偏置和正规化，作为转换到共同的二进制格式的一部分。
随后，在处理框3530处，基于采用共同的二进制格式的源输入元素的逐元素乘法来生成一组乘积。然后，在处理框3540处，针对每个乘法器并且针对累加器输入，使用移位器对乘法器输出和累加器输入进行正规化。在处理框3550处，计算该组正规化乘法器输出的和，并且将和就近向偶舍入。最后，在处理框3560处，使用就近向偶舍入将该和舍入至目的地输出精度。
利用8位浮点操作数执行混合模式操作
实施例提供了利用8位浮点格式操作数执行混合模式操作。
深度学习中的算法进展已经使模型能够利用低精度算术来训练神经网络。传统训练平台在高性能脉动阵列实现方式中可支持IEEE-754FP16和BFLOAT16数据格式。然而，可以利用8位FP(诸如BFLOAT8，1s-5e-2m)来提升训练和推断性能。
虽然神经网络的核心计算操作的很大比例(诸如卷积层和线性层)可以能够利用8位FP格式数据类型，但是仍然存在深度神经网络的、将在混合精度制度(例如，8位FP格式和16位或32位FP格式)下操作的部分。深度神经网络的将在混合精度制度下操作的这些部分的一些示例是BatchNorm(批量正规化)和LayerNorm(层正规化)操作，其将在较高精度下保持其内部统计数据(诸如平均值和方差)，同时该层接受来自先前层的8位FP格式输入(例如，BFLOAT8)。
传统系统处理这种混合精度问题的当前方法是在执行操作之前将输入张量向上转换为合适的较高精度格式，并且稍后向下转换为用于脉动或输出张量的较低精度。然而，传统方法的这些转换操作产生用于存储输入张量的额外高精度副本的额外开销，并增加寄存器带宽压力和依赖性。
本文中的实施例通过提供用于对8位FP格式(例如，BFLOAT8和其他IEEE-754FP格式)输入操作数执行混合模式操作的指令来解决这些技术问题。上文讨论的图15描绘了示例BF8二进制格式，其可以用作实施例的8位FP格式。BFLOAT8二进制格式被表示为符号、指数和尾数位。5位指数使用偏移值15，该偏移值可以表示6.1e-05与5.7344e+04之间的正规浮点值。该格式还支持将动态范围向下扩展到最小可表示值1.5e-05的次正规值。
例如，用于执行混合模式操作的这些指令可以接受采用8位FP格式的至少一个输入操作数(例如，BFLOAT8)，而其他输入可以是标准的浮点或半浮点格式。实施例提供用于频繁发生的操作的一组指令，诸如乘法(MUL)、ADD、乘法-累加(MAC)、SEL和减法(SUB)，这些指令可以对上文讨论的混合模式操作数进行操作。
本文中的实施例通过减少对寄存器堆的占用和带宽要求来提供相对于上述技术问题的技术优势。此外，实施例改善了具有大比例的例如BatchNorm和LayerNorm操作的网络的端到端训练性能。此外，实现混合精度8位FP格式训练可以在训练吞吐量方面帮助加速神经网络中的训练。
图36是图示根据实施例的由指令流水线3600执行的混合模式8位FP格式操作3610的框图。指令流水线3600可以被配置为执行混合模式8位FP格式操作3610。用于加速硬件指令的指令流水线3600可以包括：指令取出和解码单元1421，其可以取出并解码硬件指令；以及控制器单元3620(诸如调度器控制器1422)，其可以将经解码的指令调度至计算块1424A-1424N(统称为计算块1424)和/或矩阵加速器1423内的一个或多个执行单元。指令流水线3600还可以包括选择电路3630，诸如多路复用器(mux)的集合，用于根据在混合模式8位FP格式操作3610的硬件指令中编码的混合模式8位FP格式将输入数据路由到计算块1424和/或矩阵加速器1423。
在一个实施例中，可以将硬件指令调度至计算块1424，并且/或者可以将其转移至矩阵加速器1423(例如，用于使用脉动阵列电路3640的计算)。用于执行混合模式8位FP格式操作3610的一条或多条硬件指令和相关联的数据可以存储在存储器3650中。硬件指令的输出也可以存储在存储器3650中。存储器3650可以是本文所述的存储器中的任一个，包括如图14中的系统存储器1412、GPGPU存储器1418或一个或多个高速缓存存储器1427、1430。
在一个实施例中，计算块1424可以使用处理单元3660执行一条或多条硬件指令以执行混合模式8位FP格式操作3610。处理单元3660可以包括可配置为执行混合模式8位FP格式操作的可编程硬件和固定功能硬件的组合。在一些实现方式中，处理单元3660可以是向量处理单元(VPU)。在一些实现方式中，处理单元3660可以是浮点单元(FPU)。处理单元3660可以包括转换电路3662、就近舍入(RNE)舍入电路3664和专用处理电路3666。
在一些实施例中，用于执行混合模式8位FP格式操作3610的硬件指令提供对8位FP(例如，BFLOAT8)输入操作数的混合模式操作。指令将接受至少一个8位FP格式(例如，BFLOAT8)输入操作数，而其他输入操作数可以具有IEEE-754浮点或半浮点数据格式。
转换电路3662可以包括用于执行上文所述的转换过程的可编程和固定功能硬件。转换电路3662可以在内部将8位FP格式(例如，BF8)操作数向上转换为较高精度格式，以匹配其他输入操作数的格式，并且该操作是以较高精度执行的。转换电路3662的数据转换对8位FP格式输入进行重新正规化，以匹配目标精度的动态范围，并在最低有效的位(LSB)上利用零扩展尾数。BFLOAT8输入上的次正规值被保留并被正规化到目标精度。RNE舍入电路3664可以包括用于执行对经转换的数据的RNE舍入的可编程和固定功能硬件。专用处理电路3666可以包括解决在对数据进行转换和/或舍入时遇到的边界情况(诸如例如下溢、上溢或非正规)的可编程和固定功能硬件。
在一些实现方式中，用于本文所描述的8位FP格式数据的转换的指令可以采取以下形式：
mac<f32><f32><f32><bf8>
mac<f16><f16><f16><bf8>
sub<f16><f16><bf8>
add<f32><f16><bf8>
mul<f16><f16><bf8>
dst src0 src1 src2
8位FP格式混合模式示例中的一些在下文详细讨论：
具有两个源操作数的指令(mov、add、cmp、sel、mul等)：源中的一个是8位FP格式(例如，BFLOAT8)，而另一个是更高精度类型。目的地可以是8位FP格式或更高精度类型。
具有三个源操作数(mac等)的指令：源中的一个或两个可以是8位FP格式(例如，BFLOAT8)，而其他源具有更高精度类型。目的地可以是8位FP格式或更高精度类型。
图37示出根据实施例的用于使用至少一个8位FP格式操作数来执行混合模式MAC操作的硬件电路3700的示例示意性表示。在一个实现方式中，硬件电路3700可以在参照图36描述的处理单元3660中实现。
如图37的示例所示，用于执行混合模式MAC操作的硬件电路3700接受F16(src1)3704和BF8(src2)3706输入操作数，并与累加和src0(FP16)3702累加。最终输出(dst(FP16)3750)被转换为FP16输出。转换电路3710a、3710b、3710c在内部将src1 3704和src2 3706输入向上转换为FP32。转换电路3710a-c可以与参照图36描述的转换电路3662相同。在实施例中，转换电路3710a-c可以保留所有输入上的次正规值(例如，DAZ＝0)。
乘法器3720可以将从转换电路3710b、3710c接收的FP32输入相乘以产生中间输出。来自乘法器3720的中间输出被正规化，并在加法器3730处与src0输入3702(其被转换电路3710a转换为FP32格式)累加。
最后，另一个转换电路3740(其可以与图36的转换电路3662相同)将FP32和转换为FP16输出3750。在实施例中，转换电路3740保留所有输出(dst)数据类型上的次正规值(例如，FTZ＝0)。
图38A图示根据本文所描述的实施例的可由处理单元执行的一组指令3800。图38A图示用于使用8位FP格式操作数执行混合模式操作的指令3800的字段。指令3800包括但不限于混合模式mac指令3812、混合模式sub指令3814、混合模式add指令3816、以及混合模式mul指令3818。用于对8位FP格式操作数的操作的其他混合模式指令也可由实施例实现。
指令3800可由实施例所提供的处理单元(诸如VPU或FPU)执行。图38A图示指令3800的字段，该指令在被执行时，使处理单元执行用于使用8位FP格式操作数执行混合模式操作的指令。在一个实施例中，指令3800包括操作码字段3802和用于指定目的地3804、第零源(src0)3806、第一源(src1)3808、和/或第二源(src2)3810的操作数字段。
操作码字段3802可以指定向执行逻辑标识指令3800的操作码。在一个实施例中，操作码字段3802包括一个或多个位，这一个或多个位当被启用时指示指令要由计算块(例如，计算块1424)的处理单元执行。
目的地3804、第零源3806(src0)、第一源3808(src1)、和第二源3810(src2)可用于指定向其写入计算的目的地以及可从其中检取源数据的位置。在一个实施例中，目的地3804可指定要向其写入数据的寄存器。在一个实施例中，目的地3804可以是标量寄存器，但是在一些实施例中，目的地还可以是存储来自多个通道的输出的向量寄存器。第零源(src0)3806、第一源(src1)3808、和第二源(src2)3810可以是包括一个或多个通道的源数据的寄存器或立即数值。
在一些实施例中，可以存在与所示的那些字段不同的附加字段。例如，在一个实施例中，存在源修饰符字段，其指定源操作数的数值修改。在传递至执行流水线之前，源操作数的每个数据元素的值可以可选地使其绝对值被取得并且/或者使其符号反转。可以在取反修饰符之前应用绝对值修饰符，使得可以产生必然的负值。在一个实施例中，存在饱和字段，其可用于控制目的地饱和。当启用饱和时，使去往目的地寄存器的输出数据饱和。具体的饱和操作取决于目的地数据类型。饱和是将在数据类型的饱和目标范围之外的任何数据转换为目标范围内的最接近表示值的操作。
图38B图示根据实施例的程序代码编译过程3815。在一个实施例中，软件程序的源代码级描述3820在编译器3830处被编译(该编译器3830可以包括多个级别的编译)到具有操作3840的级别，该操作3840包括或指定用于由处理逻辑执行的8位FP混合模式指令。操作3840可以是以中间语言指定的操作，或者可以是引用计算框架的基元的程序代码，该基元诸如由机器学习框架提供的基元。然后，包括或指定8位FP混合模式指令的操作3840可以由附加编译器3850(其可以是着色器编译器)进一步编译成机器级目标代码3860，该机器级目标代码3860包括用于由计算块的处理单元(例如，VPU、FPU)执行的8位FP混合模式指令，如本文所述。
下面是根据实施例的用于实现混合模式8位FP格式操作的伪代码的示例。
图39是图示用于执行用于利用8位浮点格式操作数执行混合模式操作的指令的方法3900的实施例的流程图。方法3900可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法3900的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图38B所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，数据处理系统(诸如图14的数据处理系统1400)可以执行方法3900。
方法3900开始于处理框3910，其中单条指令被取出并解码以在GPGPU内被执行。在一个实现方式中，单条指令被解码为经解码的指令，以使GPGPU执行8位浮点格式混合模式操作。在处理框3920处，确定一组命令以在GPGPU的计算块上执行经解码的向量指令。
随后，在处理框3930处，该组命令被调度至GPGPU的计算块以执行经解码的指令，以执行8位浮点格式混合模式操作。最后，在处理框3940处，响应于该组命令的完成，经解码的指令被引退。
图40是图示用于利用8位浮点格式操作数执行混合模式操作的方法4000的实施例的流程图。方法4000可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法4000的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图39所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，处理单元(诸如图36的处理单元3660)可以执行方法4000。
方法4000开始于处理框4010，其中指令的源值被取出以用于要由GPGPU的计算块执行的操作。在一个实现方式中，源值是混合模式8位浮点格式操作数。在处理框4020处，源值输入被重新偏置和正规化，作为转换到共同的二进制格式的一部分。随后，在处理框4030处，对采用共同的二进制格式的源输入元素执行操作。
随后，在处理框4040处，使用移位器对操作输出进行正规化。然后，在处理框4050处，将正规化输出转换为目的地格式以生成所得值。最后，在处理框4060处，所得值被返回到目的地操作数。
以下示例涉及进一步的实施例。示例1是一种用于在计算架构中提供对8位浮点格式操作数的支持的装置。在一个实施例中，示例1是一种用于提供对8位浮点格式输入操作数的脉动点积累加的装置。示例1的装置包括：处理器，该处理器包括：解码器，用于将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述处理器执行并行点积操作；控制器，用于调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及脉动点积电路，用于使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
在示例2中，示例1的主题可以任选地包括：其中，所述移位器用于对所述乘法器的输出进行正规化。在示例3中，示例1-2中任一项的主题可以任选地包括：其中，所述乘法器包括4位乘法器、8位乘法器、16位乘法器或32位乘法器中的至少一者。在示例4中，示例1-3中任一项的主题可以任选地包括：其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。
在示例5中，示例1-4中任一项的主题可以任选地包括：其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。在示例6中，示例1-5中任一项的主题可以任选地包括：其中，所述脉动点积电路用于执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。在示例7中，示例1-6中任一项的主题可以任选地包括：其中，所述脉动点积电路用于执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
在示例8中，示例1-7中任一项的主题可以任选地包括：其中，所述处理器包括图形处理单元(GPU)。在示例9中，示例1-8中任一项的主题可以任选地包括：其中，所述装置是单指令多数据(SIMD)机器或单指令多线程(SIMT)机器中的至少一者。
示例10是一种用于促进在计算架构中支持8位浮点格式操作数的方法，所述方法包括：由处理器将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述处理器执行并行点积操作；由所述处理器调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及由所述处理器的脉动点积电路使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
在示例11中，示例10的主题可以任选地包括：其中，所述移位器用于对所述乘法器的输出进行正规化，其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。在示例12中，示例10-11中任一项的主题可以任选地包括：其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。在示例13中，示例10-12中任一项的主题可以任选地包括：其中，所述乘法器包括4位乘法器、8位乘法器、16位乘法器或32位乘法器中的至少一者。
在示例14中，示例10-13中任一项的主题可以任选地包括：进一步包括：由所述脉动点积电路执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。在示例15中，示例10-14中任一项的主题可以任选地包括：进一步包括：由所述脉动点积电路执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
示例16是一种用于促进在计算架构中支持8位浮点格式操作数的非暂态计算机可读介质。在示例16中，所述非暂态计算机可读介质可具有存储于其上的指令，所述指令当由一个或多个处理器执行时，使所述处理器用于：由所述一个或多个处理器将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述一个或多个处理器执行并行点积操作；由所述一个或多个处理器调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及由所述一个或多个处理器的脉动点积电路使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
在示例17中，示例16的主题可以任选地包括：其中，所述移位器用于对所述乘法器的输出进行正规化，其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。在示例18中，示例16-17中任一项的主题可以任选地包括：其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。
在示例19中，示例16-18中任一项的主题可以任选地包括：其中，所述指令使所述一个或多个处理器用于：由所述脉动点积电路执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。在示例20中，示例16-19中任一项的主题可以任选地包括：其中，所述指令使所述一个或多个处理器用于：由所述脉动点积电路执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
示例21是一种用于促进在计算架构中支持8位浮点格式操作数的系统。在示例21中，所述系统包括存储器和具有多个GPU的一个或多个处理器。示例21的所述一个或多个处理器能通信地耦合至所述存储器并且包括：解码器，用于将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述图形处理单元执行并行点积操作；控制器，用于调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及脉动点积电路，用于使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
在示例22中，示例21的主题可以任选地包括：其中，所述移位器用于对所述乘法器的输出进行正规化。在示例23中，示例21-22中任一项的主题可以任选地包括：其中，所述乘法器包括4位乘法器、8位乘法器、16位乘法器或32位乘法器中的至少一者。在示例24中，示例21-23中任一项的主题可以任选地包括：其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。
在示例25中，示例21-24中任一项的主题可以任选地包括：其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。在示例26中，示例21-25中任一项的主题可以任选地包括：其中，所述脉动点积电路用于执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。在示例27中，示例21-26中任一项的主题可以任选地包括：其中，所述脉动点积电路用于执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
在示例28中，示例21-27中任一项的主题可以任选地包括：其中，所述处理器包括图形处理单元(GPU)。在示例29中，示例21-28中任一项的主题可以任选地包括：其中，所述装置是单指令多数据(SIMD)机器或单指令多线程(SIMT)机器中的至少一者。
示例30是一种用于促进在计算架构中支持8位浮点格式操作数的设备，包括：用于将取出以供执行的指令解码为经解码的指令的装置，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使处理器执行并行点积操作；用于调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据的装置；以及用于使用脉动层执行所述经解码的指令的装置，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。在示例31中，示例30的主题可以任选地包括进一步被配置为执行如示例11至15中任一项的方法的设备。
示例32是至少一种机器可读介质，包括多条指令，所述多条指令响应于在计算设备上被执行而使所述计算设备执行根据示例10-15中任一项的方法。示例33是一种用于促进在计算架构中支持8位浮点格式操作数的设备，被配置为执行如示例10-15中任一项的方法。示例34是一种用于促进在计算架构中支持8位浮点格式操作数的设备，包括用于执行如示例10至15中任一项的方法的装置。示例中的细节可以在一个或多个实施例中的任何地方使用。
示例35是一种用于促进在计算架构中支持8位浮点格式操作数的装置，并且特定地用于促进将浮点数据转换至8位浮点格式数据或从8位浮点格式数据转换浮点数据。示例35的装置包括：具有多个图形处理单元(GPU)的处理器，所述处理器用于：取出用于由所述处理器的计算块执行的指令的源值，其中，所述源值被转换为不同数据格式，并且所述源值是以下至少一种情况：是8位浮点格式操作数，或要被转换为所述8位浮点操作数；通过对所述源值进行重新缩放、正规化和转换将所述源值转换为目的地的符号大小格式；将就近向偶舍入应用于经转换的源值；以及返回经转换和舍入的源值作为目的地值。
示例36是一种用于促进在计算架构中支持8位浮点格式操作数的装置，并且特定地用于促进对浮点格式数据值的高效随机舍入。示例36的装置包括：具有多个图形处理单元(GPU)的处理器，所述处理器用于：取出用于由所述处理器的计算块执行的指令的源值，其中，所述源值从较高精度浮点被转换为较低精度浮点；将所述源值转换为目的地的符号大小格式并且对经转换的源值进行正规化；将随机数加到经转换和正规化的源值，所述随机数具有基于源操作数和目的地操作数的数据格式而确定的尺寸，并且其中，所述随机数从PRNG获得；执行对所得和的指数调整并且将所述所得和截断至目的地操作数尾数格式的尺寸以生成所得目的地值；以及返回所述所得目的地值。
示例37是一种用于促进在计算架构中支持8位浮点格式操作数的装置，并且特定地用于促进混合浮点脉动操作。示例37的装置包括：具有多个图形处理单元(GPU)的处理器，所述处理器用于：取出用于由所述处理器的矩阵操作加速器执行的指令的源值和计算深度，其中，所述源值包括混合8位浮点格式操作数；对所述源值进行重新偏置和正规化，作为转换为共同的二进制格式的一部分；基于采用所述共同的二进制格式的经重新偏置和正规化的源值的逐元素乘法生成一组乘积；针对每个乘法器并且针对累加器输入使用移位器对乘法器输出和所述累加器输入进行正规化；计算一组经正规化的乘法器输出的和并且将所述和舍入至最近偶数；以及使用就近向偶舍入将所计算的和舍入至目的地输出精度。
示例38是一种用于促进在计算架构中支持8位浮点格式操作数的装置，并且特定地用于促进利用8位浮点格式操作数的混合模式操作。示例38的装置包括：具有多个图形处理单元(GPU)的处理器，所述处理器用于：取出用于要由所述处理器的计算块执行的操作的指令的源值，其中，所述源值包括混合模式8位浮点格式操作数；对源值进行重新偏置和正规化，作为转换为共同的二进制格式的一部分；对采用所述共同的二进制格式的经重新偏置和正规化的源值执行所述操作；使用移位器对输出进行正规化；将经正规化的输出转换为目的地格式以生成所得值；以及将所得值返回至目的地操作数。
前述说明书和附图应以说明性意义而非限制性意义来看待。本领域技术人员将理解，可对本文中描述的实施例作出各种修改和改变，而不背离如所附权利要求所述的特征的更宽泛的精神和范围。
Claims (23)
1.一种装置，包括：
处理器，所述处理器包括：
解码器，用于将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述处理器执行并行点积操作；
控制器，用于调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及
脉动点积电路，用于使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
2.如权利要求1所述的装置，其中，所述移位器用于对所述乘法器的输出进行正规化。
3.如权利要求1所述的装置，其中，所述乘法器包括4位乘法器、8位乘法器、16位乘法器或32位乘法器中的至少一者。
4.如权利要求2所述的装置，其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。
5.如权利要求4所述的装置，其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。
6.如权利要求1所述的装置，其中，所述脉动点积电路用于执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。
7.如权利要求1所述的装置，其中，所述脉动点积电路用于执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
8.如权利要求1所述的装置，其中，所述处理器包括图形处理单元GPU。
9.如权利要求1所述的装置，其中，所述装置是单指令多数据SIMD机器或单指令多线程SIMT机器中的至少一者。
10.一种方法，包括：
由处理器将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述处理器执行并行点积操作；
由所述处理器调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及
由所述处理器的脉动点积电路使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
11.如权利要求10所述的方法，其中，所述移位器用于对所述乘法器的输出进行正规化，其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。
12.如权利要求11所述的方法，其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。
13.如权利要求10所述的方法，其中，所述乘法器包括4位乘法器、8位乘法器、16位乘法器或32位乘法器中的至少一者。
14.如权利要求10所述的方法，进一步包括：由所述脉动点积电路执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。
15.如权利要求10所述的方法，进一步包括：由所述脉动点积电路执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
16.一种非暂态计算机可读介质，具有存储于其上的指令，所述指令当由一个或多个处理器执行时，使所述处理器用于：
由所述一个或多个处理器将取出以供执行的指令解码为经解码的指令，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使所述一个或多个处理器执行并行点积操作；
由所述一个或多个处理器调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据；以及
由所述一个或多个处理器的脉动点积电路使用脉动层执行所述经解码的指令，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
17.如权利要求16所述的非暂态计算机可读介质，其中，所述移位器用于对所述乘法器的输出进行正规化，其中，所述加法器包括加法器树，所述加法器树用于将由所述乘法器生成的、由所述移位器正规化的乘积相加，并且其中，所述加法器用于使用就近向偶舍入来对所述加法器树的结果进行舍入。
18.如权利要求17所述的非暂态计算机可读介质，其中，所述结果被舍入到由所述经解码的指令指示的目的地精度。
19.如权利要求16所述的非暂态计算机可读介质，其中，所述指令使所述一个或多个处理器用于：由所述脉动点积电路执行对累加器源操作数的晚期累加，所述晚期累加用于在所述8位浮点操作数的所述点积的生成之后对所述累加器源操作数进行累加。
20.如权利要求16所述的非暂态计算机可读介质，其中，所述指令使所述一个或多个处理器用于：由所述脉动点积电路执行对累加器源操作数的累加，所述累加用于在所述脉动点积电路的第一级或所述脉动点积电路的中间级中的一者处对所述累加器源操作数进行累加。
21.一种用于促进在计算架构中支持8位浮点格式操作数的设备，包括：
用于将取出以供执行的指令解码为经解码的指令的装置，其中，所述经解码的指令是矩阵指令，所述矩阵指令对8位浮点操作数进行操作以使处理器执行并行点积操作；
用于调度所述经解码的指令并且根据由所述经解码的指令指示的8位浮点数据格式来提供用于所述8位浮点操作数的输入数据的装置；以及
用于使用脉动层执行所述经解码的指令的装置，每个脉动层包括一组或多组互连的乘法器、移位器和加法器，每组乘法器、移位器和加法器用于生成所述8位浮点操作数的点积。
22.如权利要求21所述的设备，进一步被配置为执行如权利要求11至15中任一项所述的方法。
23.一种用于促进在计算架构中支持8位浮点格式操作数的设备，被配置为执行如权利要求10至15中任一项所述的方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/212,588 US20220318013A1 (en) | 2021-03-25 | 2021-03-25 | Supporting 8-bit floating point format operands in a computing architecture |
| US17/212,588 | 2021-03-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115129370A true CN115129370A (zh) | 2022-09-30 |
Family
ID=80034790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210175439.2A Pending CN115129370A (zh) | 2021-03-25 | 2022-02-24 | 在计算架构中支持8位浮点格式操作数 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20220318013A1 (zh) |
| EP (1) | EP4064040A1 (zh) |
| JP (1) | JP2022151657A (zh) |
| KR (1) | KR20220133769A (zh) |
| CN (1) | CN115129370A (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220206805A1 (en) * | 2020-12-26 | 2022-06-30 | Intel Corporation | Instructions to convert from fp16 to bf8 |
| US20230401433A1 (en) * | 2022-06-09 | 2023-12-14 | Recogni Inc. | Low power hardware architecture for handling accumulation overflows in a convolution operation |
| WO2024065859A1 (en) * | 2022-10-01 | 2024-04-04 | Intel Corporation | Block normalized adder with four-deep systolic parameter support |
| KR102635978B1 (ko) * | 2023-06-27 | 2024-02-13 | 주식회사 하이퍼엑셀 | 생성형 거대 언어 모델의 연산 가속을 위해 메모리대역폭 사용을 극대화하기 위한 혼합정밀도 mac 트리 구조 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2148719A1 (en) * | 1992-11-05 | 1994-05-11 | Warren Marwood | Scalable dimensionless array |
| US7730117B2 (en) * | 2005-02-09 | 2010-06-01 | International Business Machines Corporation | System and method for a floating point unit with feedback prior to normalization and rounding |
| CN109739555B (zh) * | 2019-01-04 | 2023-06-16 | 腾讯科技（深圳）有限公司 | 包括乘累加模块的芯片、终端及控制方法 |
-
2021
- 2021-03-25 US US17/212,588 patent/US20220318013A1/en active Pending
-
2022
- 2022-01-26 EP EP22153430.8A patent/EP4064040A1/en active Pending
- 2022-02-24 CN CN202210175439.2A patent/CN115129370A/zh active Pending
- 2022-02-24 JP JP2022026883A patent/JP2022151657A/ja active Pending
- 2022-02-25 KR KR1020220024978A patent/KR20220133769A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP4064040A1 (en) | 2022-09-28 |
| US20220318013A1 (en) | 2022-10-06 |
| KR20220133769A (ko) | 2022-10-05 |
| JP2022151657A (ja) | 2022-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |