CN113094298A - 对共享本地存储器进行分区的机制 - Google Patents

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CN113094298A
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J·雷
V·兰加纳坦
B·阿什博
J·瓦乐瑞奥
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Abstract

公开了一种用于促进对本地存储器的分区的装置。该装置包括：多个执行单元，用于执行多个执行线程；存储器，其被耦合以在多个执行单元之间共享访问；以及分区硬件，用于对要用作高速缓存和共享本地存储器(SLM)的存储器进行分区；其中，分区硬件基于在活动的执行单元上执行的多个执行线程的数量来对存储器进行分区。

Description

对共享本地存储器进行分区的机制
版权声明
本专利文件的公开内容的一部分包含受版权保护的材料。版权所有者不反对任何人以专利和商标局专利文件或记录中出现的方式对专利文件或专利公开内容进行传真复制，但保留所有版权。
背景技术
图形处理单元(GPU)是高线程化机器，其中并行执行一个程序的数百个线程以实现高吞吐量。GPU线程组在网格着色应用程序中实现，以执行三维(3D)渲染。随着越来越复杂的GPU要求繁重的计算，要满足存储器带宽要求是一个挑战。
附图说明
为了可以详细地理解本发明的上述特征的方式，可以通过参考实施例来具有对上面简要总结的本发明的更具体的描述，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可以允许其他等效实施例。
图1是根据一个实施例的处理系统的框图；
图2A-2D示出了由本文描述的实施例提供的计算系统和图形处理器；
图3A-3C示出了由实施例提供的附加图形处理器和计算加速器架构的框图；
图4是根据一些实施例的图形处理器的图形处理引擎的框图；
图5A-5B示出了根据实施例的线程执行逻辑500，其包括在图形处理器核中采用的处理元件的阵列；
图6示出了根据一个实施例的附加执行单元600；
图7是说明根据一些实施例的图形处理器指令格式的框图；
图8是根据另一实施例的图形处理器的框图；
图9A和9B示出了根据一些实施例的图形处理器命令格式和命令序列；
图10示出了根据一些实施例的用于数据处理系统的示例性图形软件架构；
图11A-11D示出了根据一个实施例的集成电路封装组装件；
图12是示出根据实施例的示例性片上系统集成电路的框图；
图13A和13B是示出了另一示例性图形处理器的框图；
图14示出了计算设备的一个实施例；
图15示出了子切片的一个实施例；
图16示出了线程产生器逻辑的一个实施例；
图17A和17B示出了SLM分配的实施例；
图18是示出用于对共享本地存储器进行分区的过程的一个实施例的流程图；并且
图19示出了用于对共享本地存储器进行分区的伪代码的一个实施例。
具体实施方式
在下面的描述中，阐述了许多具体细节以提供对本发明的更透彻的理解。然而，对于本领域的技术人员将显而易见的是，可在没有这些具体细节中的一个或多个的情况下实践本发明。在其他情况下，没有描述众所周知的特征，以避免使本发明晦涩难懂。
在实施例中，共享本地存储器(SLM)可以被实现为在这样的实施例中用作高速缓存以及SLM，可以基于在活动的执行单元上执行的多个执行线程的数量来对SLM进行分配。
系统概述
图1是根据一个实施例的处理系统100的框图。系统100可以用在单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统中。在一个实施例中，系统100是并入片上系统(SoC)集成电路内的处理平台，用于在移动、手持或嵌入式设备中使用，例如在具有到局域网或广域网的有线或无线连接的物联网(IoT)设备中。
在一个实施例中，系统100可以包括，耦合于或集成在以下内：基于服务器的游戏平台；游戏控制台，包括游戏和媒体控制台；移动游戏控制台、手持游戏控制台或在线游戏控制台。在一些实施例中，系统100是具有低内部存储容量的移动电话、智能电话、平板计算设备或诸如笔记本电脑之类的移动互联网连接设备的一部分。处理系统100还可包括，耦合于或集成在以下设备中：可穿戴设备，例如智能手表可穿戴设备；以增强现实(AR)或虚拟现实(VR)功能增强的智能眼镜或服装，来提供视觉、音频或触觉输出，以补充现实世界中的视觉、音频或触觉体验，或者以其他方式提供文本、音频、图形、视频、全息图像或视频或触觉反馈；其他增强现实(AR)设备；或其他虚拟现实(VR)设备。在一些实施例中，处理系统100包括电视或机顶盒设备或为电视或机顶盒设备的一部分。在一个实施例中，系统100可以包括、耦合于或集成在诸如公共汽车、拖拉机拖车、汽车、电动机或电动自行车、飞机或滑翔机(或其任何组合)之类的自动驾驶载具内。自动驾驶载具可以使用系统100来处理在载具周围感测到的环境。
在一些实施例中，一个或多个处理器102均包括一个或多个处理器核107以处理指令，该指令在被执行时执行针对系统或用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个被配置为处理特定指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。一个或多个处理器核107可以处理不同的指令集109，该指令集109可以包括有助于仿真其他指令集的指令。处理器核107还可以包括其他处理设备，例如数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。根据架构，处理器102可以具有单个内部高速缓存或多层内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各个组件之间共享。在一些实施例中，处理器102还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，它可以使用已知的高速缓存一致性技术在处理器核107之间共享。寄存器文件106可以另外包括在处理器102中，并且可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。
在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其他组件之间传输通信信号，例如地址、数据或控制信号。在一个实施例中，接口总线110可以是处理器总线，例如直接媒体接口(DMI)总线的版本。然而，处理器总线不限于DMI总线，并且可以包括一个或多个外围组件互连总线(例如，PCI、PCIExpress)、存储器总线或其他类型的接口总线。在一实施例中，处理器102包括集成存储器控制器116和平台控制器中心130。存储器控制器116促进存储器设备与系统100的其他组件之间的通信，而平台控制器中心(PCH)130提供经由本地I/O总线连接到I/O设备。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备或某些其他具有适当性能而用作过程存储器的存储器设备。在一个实施例中，存储器设备120可以用作系统100的系统存储器，以存储数据122和指令121，以在一个或多个处理器102执行应用或过程时使用。存储器控制器116还与可选的外部图形处理器118耦合，该外部图形处理器118可以与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。在一些实施例中，图形、媒体和/或计算操作可以由加速器112辅助，该加速器112是可以被配置为执行一组专门的图形、媒体或计算操作的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是射线追踪加速器，其可以用于与图形处理器108一起执行射线追踪操作。在一个实施例中，可以使用外部加速器119代替加速器112或外部加速器119与加速器112一起使用。
在一些实施例中，显示设备111可以连接至处理器102。显示设备111可以是内部显示设备中的一个或多个，例如在移动电子设备或膝上型设备或经由显示接口(例如DisplayPort等)连接的外部显示设备中。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在一些实施例中，平台控制器中心130使外围设备能够经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易失性存储器、硬盘驱动器、闪存、NAND、3D NAND、3D XPoint等)。数据存储设备124可以经由存储接口(例如，SATA)或经由外围总线，例如外围组件互连总线(例如，PCI、PCI Express)来连接。触摸传感器125可以包括触摸屏传感器、压力传感器或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器或诸如3G、4G、5G或长期演进(LTE)收发器的移动网络收发器。固件接口128使能与系统固件的通信，并且可以是例如统一可扩展固件接口(UEFI)。网络控制器134可以使能到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多通道高清音频控制器。在一个实施例中，系统100包括可选的传统I/O控制器140，用于将传统(例如，个人系统2(PS/2))设备耦合到系统。平台控制器中心130还可以连接到一个或多个通用串行总线(USB)控制器142，该控制器142连接输入设备，例如键盘和鼠标143组合、相机144或其他USB输入设备。
应当理解，所示的系统100是示例性的而不是限制性的，因为还可以使用配置不同的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中心130的实例可以被集成到分立的外部图形处理器中，例如外部图形处理器118。在一个实施例中，平台控制器中心130和/或存储器控制器116可以是在一个或多个处理器102的外部。例如，系统100可以包括外部存储器控制器116和平台控制器中心130，该外部存储器控制器116和平台控制器中心130可以被配置为与处理器102的通信的系统芯片组内的存储器控制器中心和外围控制器中心。
例如，可以使用电路板(“底座”)，其上放置了诸如CPU、存储器和其他组件之类的组件，旨在提高散热性能。在一些示例中，诸如处理器之类的处理组件位于底座的顶侧，而诸如DIMM之类的接近存储器位于底座的底侧。由于此设计提供了增强的气流，因此这些组件可以以比典型系统更高的频率和功率水平运行，从而提高了性能。此外，这些底座被配置为与机架中的电源和数据通信电缆盲配合，从而增强了其快速拆卸、升级、重新安装和/或更换的能力。同样，位于底座上的各个组件(例如处理器、加速器、存储器和数据存储驱动器)由于其相互之间的间距增加而配置为易于升级。在说明性实施例中，组件另外包括硬件证明特征以证明其真实性。
数据中心可以利用支持多种其他网络架构(包括以太网和Omni-Path)的单一网络架构(“结构”)。底座可以经由光纤耦合到交换机，与典型的双绞线电缆(例如，类别5、类别5e、类别6等)相比，其可提供更高的带宽和更低的延迟。由于高带宽、低延迟的互连和网络架构，数据中心可能会在使用中池化资源，例如存储器、加速器(例如GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器，等等)，以及经过物理分解的数据存储驱动器，并根据需要将其提供给计算资源(例如，处理器)，从而使计算资源能够像本地资源一样访问池化的资源。
供电装置或电源可以向系统100或本文所述的任何组件或系统提供电压和/或电流。在一个示例中，供电装置包括AC到DC(交流到直流)适配器，以插入壁装电源插座。这样的AC电源可以是可再生能源(例如，太阳能)电源。在一个示例中，电源包括DC电源，例如外部AC至DC转换器。在一个示例中，电源或供电装置包括无线充电硬件，以经由与充电场的邻近来充电。在一个示例中，电源可以包括内部电池、交流电源、基于运动的电源、太阳能电源或燃料电池源。
图2A-2D示出了本文描述的实施例提供的计算系统和图形处理器。图2A-2D的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件可以以类似于本文其他各处所描述的任何方式来操作或起作用，但不限于此。
图2A是具有一个或多个处理器核202A-202N、集成存储器控制器214和集成图形处理器208的处理器200的实施例的框图。处理器200可以包括直至并包括用虚线框表示的附加核202N的附加核。每个处理器核202A-202N包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可以访问一个或多个共享高速缓存单元206。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层次结构。高速缓存存储器层次结构可以包括每个处理器核内的至少一个级别的指令和数据高速缓存，以及一个或多个级别的共享中级高速缓存，例如2级(L2)、3级(L3)、4级(L4)或其他级别的高速缓存，其中在外部存储器之前的最高级别的高速缓存归类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元206和204A-204N之间的一致性。
在一些实施例中，处理器200还可包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，例如一个或多个PCI或PCIExpress总线。系统代理核210为各种处理器组件提供管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214，以管理对各种外部存储器设备(未示出)的访问。
在一些实施例中，一个或多个处理器核202A-202N包括对同时多线程的支持。在这样的实施例中，系统代理核210包括用于在多线程处理期间协调和操作核202A-202N的组件。系统代理核210可以另外包括电源控制单元(PCU)，该电源控制单元(PCU)包括调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。
在一些实施例中，处理器200另外包括图形处理器208以执行图形处理操作。在一些实施例中，图形处理器208与一组共享高速缓存单元206和包括一个或多个集成存储器控制器214的系统代理核210耦合。在一些实施例中，系统代理核210还包括显示控制器211来驱动图形处理器输出到一个或多个耦合的显示器。在一些实施例中，显示控制器211也可以是经由至少一个互连与图形处理器耦合的独立模块，或者可以集成在图形处理器208内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部组件。然而，可以使用替代的互连单元，诸如点对点互连、交换互连或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213代表多种I/O互连中的至少一种，包括便于各种处理器组件与高性能嵌入式存储器模块218之间的通信的封装上I/O互连，例如eDRAM模块。在一些实施例中，处理器核202A-202N和图形处理器208中的每一个可以使用嵌入式存储器模块218作为共享的最后一级高速缓存。
在一些实施例中，处理器核202A-202N是执行相同指令集架构的同构核。在另一实施例中，就指令集架构(ISA)而言，处理器核202A-202N是异构的，其中一个或多个处理器核202A-202N执行第一指令集，而至少一个其他核执行该第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N在微架构方面是异构的，其中具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。在一个实施例中，处理器核202A-202N在计算能力方面是异构的。另外，处理器200可以被实现在一个或多个芯片上，或者被实现为除其他组件之外还具有所示出的组件的SoC集成电路。
图2B是根据本文所述的一些实施例的图形处理器核219的硬件逻辑的框图。具有与本文中任何其他附图的元件相同的附图标记(或名称)的图2B的元件可以以类似于本文中其他地方所描述的任何方式来操作或起作用，但不限于此。图形处理器核219(有时称为核切片)可以是模块化图形处理器中的一个或多个图形核。图形处理器核219是一个图形核切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络而包括多个图形核切片。每个图形处理器核219可以包括与多个子核221A-221F耦合的固定功能块230，多个子核221A-221F也称为子切片，其包括通用和固定功能逻辑的模块化块。
在一些实施例中，固定功能块230包括几何形状/固定功能流水线231，其可以例如在较低性能和/或较低功率的图形处理器实现中由图形处理器核219中的所有子核共享。在各种实施例中，几何形状/固定功能流水线231包括3D固定功能流水线(例如，如下所述的图3和图4中的3D流水线312)、视频前端单元、线程产生器和线程分派器，以及统一返回缓冲器管理器，统一返回缓冲器管理器管理统一返回缓冲器(例如，图4中的统一返回缓冲器418，如下所述)。
在一个实施例中，固定功能块230还包括图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232在图形处理器核219和片上系统集成电路内的其他处理器核之间提供接口。图形微控制器233是可编程子处理器，其可配置为管理图形处理器核219的各种功能，包括线程分派、调度和抢占。媒体流水线234(例如，图3和图4的媒体流水线316)包括用于促进对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221-221F内的计算或采样逻辑的请求来实现媒体操作。
在一个实施例中，SoC接口232使图形处理器核219能够与通用应用处理器核(例如，CPU)和/或SoC内的其他组件通信，包括诸如共享的最后一级高速缓存存储器之类的存储器层次结构元素、系统RAM和/或嵌入式片上或封装上DRAM。SoC接口232还可以使得能够与SoC内的固定功能设备(例如，照相机成像流水线)进行通信，并且使得能够使用和/或实现可以在图形处理器核219和SoC内的CPU之间共享的全局存储器原子。SoC接口232还可以实现用于图形处理器核219的电源管理控制，并且启用图形核219的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口232使得能够从命令流转化器和全局线程分派器接收命令缓冲器，该命令流转化器和全局线程分派器被配置为向图形处理器内的一个或多个图形核中的每一个提供命令和指令。当要执行媒体操作时，可以将命令和指令分派给媒体流水线234，或者当要执行图形处理操作时，可以将其分派给几何形状和固定功能流水线(例如，几何形状和固定功能流水线231、几何形状和固定功能流水线237)。
图形微控制器233可以被配置为执行用于图形处理器核219的各种调度和管理任务。在一个实施例中，图形微控制器233可以在子核221A-221F中的执行单元(EU)阵列222A-222F，224A-224F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在此调度模型中，在包括图形处理器核219的SoC的CPU核上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，从而调用适当图形引擎上的调度操作。调度操作包括确定接下来要运行哪个工作负载，将工作负载提交给命令流转化器，抢占引擎上正在运行的现有工作负载，监视工作负载的进度，以及在工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可以促进图形处理器核219的低功率或空闲状态，为图形处理器核219提供与系统上的操作系统和/或图形驱动器软件无关地跨低功率状态转换保存和恢复图形处理器核219内的寄存器的能力。
图形处理器核219可具有大于或小于所示的子核221A-221F，最多N个模块化子核。对于每组N个子核，图形处理器核219还可以包括共享功能逻辑235、共享和/或高速缓存存储器236、几何形状/固定功能流水线237以及用于加速各种图形和计算处理操作的附加固定功能逻辑238。共享功能逻辑235可以包括与图4的共享功能逻辑420相关联的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)，其可以被图形处理器核219中的每个N个子核共享。共享和/或高速缓存存储器236可以是图形处理器核219内的一组N个子核221A-221F的最后一级高速缓存，并且还可以用作可由多个子核访问的共享存储器。可以在固定功能块230内包括几何形状/固定功能流水线237而不是几何形状/固定功能流水线231，并且可以包括相同或相似的逻辑单元。
在一个实施例中，图形处理器核219包括附加的固定功能逻辑238，其可以包括供图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括在仅位置着色中使用的附加的几何形状流水线。在仅位置着色中，存在两个几何形状流水线，几何形状/固定功能流水线238、231中的完整几何形状流水线，以及剔除流水线，该剔除流水线是可以包含在附加固定功能逻辑238中的附加几何形状流水线。在一个实施例中，剔除流水线是完整几何形状流水线的修整版。完整流水线和剔除流水线可以执行同一应用程序的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏丢弃三角形的长时间剔除运行，从而使着色在某些情况下可以更早完成。例如，在一个实施例中，附加固定功能逻辑238内的剔除流水线逻辑可以与主应用程序并行地执行位置着色器，并且通常比完整流水线更快地产生临界结果，因为剔除流水线仅获取和着色顶点的位置属性，而无需执行光栅化和将像素渲染到帧缓冲器。剔除流水线可以使用生成的临界结果来计算所有三角形的可见性信息，而无需考虑这些三角形是否被剔除。完整的流水线(在这种情况下，它可以称为重播流水线)可以消耗可见性信息，以跳过剔除的三角形，以仅对最终传递到光栅化阶段的可见三角形着色。
在一个实施例中，附加的固定功能逻辑238还可以包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，用于包括针对机器学习训练或推理的优化的实现。
在每个图形子核221A-221F内包括一组执行资源，其可用于响应于图形流水线、媒体流水线或着色器程序的请求来执行图形、媒体和计算操作。图形子核221A-221F包括多个EU阵列222A-222F，224A-224F，线程分派和线程间通信(TD/IC)逻辑223A-223F，3D(例如，纹理)采样器225A-225F，媒体采样器206A-206F，着色器处理器227A-227F，以及共享本地存储器(SLM)228A-228F。EU阵列222A-222F，224A-224F各自包含多个执行单元，它们是通用图形处理单元，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。TD/IC逻辑223A-223F对子核内的执行单元执行本地线程分派和线程控制操作，并促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可以将与纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以根据配置的采样状态和与给定纹理相关联的纹理格式不同地读取纹理数据。媒体采样器206A-206F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可以可替代地包括统一的3D和媒体采样器。在每个子核221A-221F内的执行单元上执行的线程可以利用每个子核内的共享本地存储器228A-228F，以使在线程组内执行的线程能够使用片上存储器的公用池来执行。
图2C图示了图形处理单元(GPU)239，其包括布置成多核组240A-240N的专用图形处理资源集。尽管仅提供了单个多核组240A的细节，但是应当理解，其他多核组240B-240N可以配备有相同或相似的图形处理资源集。
如图所示，多核组240A可包括一组图形核243、一组张量核244和一组射线追踪核245。调度器/分派器241调度并分派图形线程以在各个核243、244、245上执行。一组寄存器文件242存储执行图形线程时核243、244、245使用的操作数值。这些可以包括例如用于存储整数值的整数寄存器，用于存储浮点值的浮点寄存器，用于存储打包数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的瓦片寄存器。在一个实施例中，瓦片寄存器被实现为向量寄存器的组合集合。
一个或多个组合的级别1(L1)高速缓存和共享存储器单元247在每个多核组240A中本地存储图形数据，例如纹理数据、顶点数据、像素数据、射线数据、边界体积数据等。一个或多个纹理单元247也可以用于执行纹理化操作，诸如纹理映射和采样。由多核组240A-240N的全部或子集共享的2级(L2)高速缓存253存储多个并发图形线程的图形数据和/或指令。如图所示，L2高速缓存253可以在多个多核组240A-240N之间共享。一个或多个存储器控制器248将GPU 239耦合到存储器249，该存储器249可以是系统存储器(例如，DRAM)和/或专用图形存储器(例如，GDDR6存储器)。
输入/输出(I/O)电路250将GPU 239耦合到一个或多个I/O设备252，例如数字信号处理器(DSP)、网络控制器或用户输入设备。片上互连可以用于将I/O设备252耦合到GPU239和存储器249。I/O电路250的一个或多个I/O存储器管理单元(IOMMU)251将I/O设备252直接耦合到系统存储器249。在一个实施例中，IOMMU 251管理多组页表以将虚拟地址映射到系统存储器249中的物理地址。在该实施例中，I/O设备252、CPU 246和GPU 239可以共享相同的虚拟地址空间。
在一种实现中，IOMMU 251支持虚拟化。在这种情况下，它可以管理第一组页面表以将访客/图形虚拟地址映射到访客/图形物理地址，以及管理第二组页面表以将访客/图形物理地址映射到系统/主机物理地址(例如，在系统存储器249中)。可以将第一和第二组页面表的每一个的基地址存储在控制寄存器中，并在上下文切换器上换出(例如，以便向新的上下文被提供有对相关组的页面表的访问)。尽管在图2C中未示出，但是核243、244、245和/或多核组240A-240N中的每一个都可以包括转换后备缓冲器(TLB)，以缓存访客虚拟到访客物理转换、访客物理到主机物理转换和访客虚拟到主机物理转换。
在一个实施例中，CPU 246、GPU 239和I/O设备252被集成在单个半导体芯片和/或芯片封装上。所示的存储器249可以集成在同一芯片上，或者可以通过片外接口耦合到存储器控制器248。在一种实施方式中，存储器249包括GDDR6存储器，该GDDR6存储器与其他物理系统级存储器共享相同的虚拟地址空间，尽管本发明的基本原理不限于该特定实施方式。
在一个实施例中，张量核244包括多个被具体设计为执行矩阵运算的执行单元，矩阵运算是用于执行深度学习运算的基本计算运算。例如，同时矩阵乘法运算可用于神经网络训练和推理。张量核244可以使用各种操作数精度来执行矩阵处理，包括单精度浮点(例如32位)，半精度浮点(例如16位)，整数字(16位)，字节(8位)和半字节(4位)。在一个实施例中，神经网络实现提取每个渲染场景的特征，潜在地从多个帧中组合细节，以构造高质量的最终图像。
在深度学习实现中，可以安排并行矩阵乘法工作以在张量核244上执行。神经网络的训练尤其需要大量的矩阵点积运算。为了处理N×N×N个矩阵乘法的内积公式，张量核244可以包括至少N个点积处理元件。在矩阵乘法开始之前，将一个完整的矩阵加载到瓦片寄存器中，并在N个周期的每个周期中加载至少一列第二矩阵。每个周期有N个点积被处理。
取决于特定实现方式，可以以不同的精度存储矩阵元素，包括16位字、8位字节(例如INT8)和4位半字节(例如INT4)。可以为张量核244指定不同的精度模式，以确保将最有效的精度用于不同的工作负载(例如，诸如可以将量化容忍到字节和半字节的推理工作负载)。
在一个实施例中，对于实时射线追踪和非实时射线追踪实施方式，射线追踪核245都加速了射线追踪操作。特别地，射线追踪核245包括射线遍历/相交电路，该射线遍历/相交电路用于使用边界体积层级(BVH)来执行射线遍历并识别射线与包围在BVH体积内的图元之间的相交。射线追踪核245还可以包括用于执行深度测试和剔除(例如，使用Z缓冲器或类似布置)的电路。在一种实施方式中，射线追踪核245与本文所述的图像降噪技术一致地执行遍历和相交操作，其至少一部分可以在张量核244上执行。例如，在一个实施例中，张量核244实施深度学习神经网络以对由射线追踪核245生成的帧执行降噪。但是，CPU 246、图形核243和/或射线追踪核245也可以实现全部或部分降噪和/或深度学习算法。
另外，如上所述，可以采用分布式降噪方法，其中GPU 239在通过网络或高速互连耦合到其他计算设备的计算设备中。在该实施例中，互连的计算设备共享神经网络学习/训练数据，以提高整个系统学习针对不同类型的图像帧和/或不同图形应用执行降噪的速度。
在一个实施例中，射线追踪核245处理所有的BVH遍历和射线图元相交，从而避免了图形核243被每条射线上千的指令所超载。在一个实施例中，每个射线追踪核245包括用于执行边界框测试(例如，用于遍历操作)的第一组专用电路和用于执行射线-三角形相交测试(例如，被遍历的相交射线)的第二组专用电路。因此，在一个实施例中，多核组240A可以简单地发射射线探测器，并且射线追踪核245独立地执行射线遍历和相交并返回命中数据(例如，命中、无命中、多次命中等)到线程上下文。当射线追踪核245执行遍历和相交操作时，其他核243、244被释放以执行其他图形或计算工作。
在一个实施例中，每个射线追踪核245包括执行BVH测试操作的遍历单元和执行射线图元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多次命中”响应，并提供给合适的线程。在遍历和相交操作期间，释放其他核(例如，图形核243和张量核244)的执行资源以执行其他形式的图形工作。
在下面描述的一个特定实施例中，使用混合光栅化/射线追踪方法，其中，工作分散在图形核243和射线追踪核245之间。
在一个实施例中，射线追踪核245(和/或其他核243、244)包括对射线追踪指令集的硬件支持，例如微软的DirectX射线追踪(DXR)，其包括DispatchRays命令以及射线生成、最近命中、任何命中和缺失的着色器，其使得能够为每个对象指派唯一的着色器和纹理的集合。可以由射线追踪核245、图形核243和张量核244支持的另一个射线追踪平台是Vulkan1.1.85。然而，请注意，本发明的基本原理不限于任何特定的射线追踪ISA。
通常，各种核245、244、243可以支持射线追踪指令集，该射线追踪指令集包括用于射线生成、最近命中、任何命中、射线图元相交、每图元和分层边界框构造、未命中、访问和例外的指令/功能。更具体地，一个实施例包括执行以下功能的射线追踪指令：
射线生成–可以为每个像素、样本或其他用户定义的工作指派执行射线生成指令。
最近命中–可以执行最近命中指令以定位射线与场景中图元的最近相交点。
任何命中–任何命中指令标识射线与场景中的图元之间的多个相交，从而可能标识新的最接近的相交点。
相交–相交指令执行射线图元相交测试并输出结果。
每图元和边界框构造-该指令围绕给定的图元或一组图元构建边界框(例如，在构建新的BVH或其他加速度数据结构时)。
未命中–表示射线未命中场景或场景指定区域内的所有几何形状。
访问–指示射线将穿过的子体积。
异常–包括各种类型的异常处理程序(例如，针对各种错误条件调用的)。
图2D是根据本文描述的实施例的可以被配置为图形处理器和/或计算加速器的通用图形处理单元(GPGPU)270的框图。GPGPU 270可以经由一个或多个系统和/或存储器总线与主机处理器(例如，一个或多个CPU 246)和存储器271、272互连。在一个实施例中，存储器271是可以与一个或多个CPU 246共享的系统存储器，而存储器272是专用于GPGPU 270的设备存储器。在一个实施例中，GPGPU 270内的组件和设备存储器272可被映射到一个或多个CPU 246可访问的存储器地址中。可经由存储器控制器268促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器访问(DMA)控制器269或可包含执行原本由DMA控制器执行的操作的逻辑。
GPGPU 270包括多个高速缓存存储器，包括L2高速缓存253、L1高速缓存254、指令高速缓存255和共享存储器256，它们的至少一部分也可以被划分为高速缓存存储器。GPGPU270还包括多个计算单元260A-260N。每个计算单元260A-260N包括一组向量寄存器261、标量寄存器262、向量逻辑单元263和标量逻辑单元264。计算单元260A-260N还可以包括本地共享存储器265和程序计数器266。计算单元260A-260N可以与恒定高速缓存267耦合，其可以用于存储恒定数据，该恒定数据是在GPGPU 270上执行的内核或着色器程序的运行期间不会改变的数据。在一个实施例中，恒定高速缓存267是标量数据高速缓存，并且可以将高速缓存的数据直接提取到标量寄存器262中。
在操作期间，一个或多个CPU 246可以将命令写入已映射到可访问地址空间的GPGPU 270中的寄存器或存储器中。命令处理器257可以从寄存器或存储器读取命令，并确定将如何在GPGPU 270内处理那些命令。然后可以使用线程分派器258将线程分派给计算单元260A-260N以执行那些命令。每个计算单元260A-260N可以独立于其他计算单元执行线程。另外，每个计算单元260A-260N可以被独立地配置用于条件计算，并且可以将计算结果有条件地输出到存储器。当提交的命令完成时，命令处理器257可以中断一个或多个CPU246。
图3A-3C示出了由本文描述的实施例提供的附加图形处理器和计算加速器架构的框图。具有与本文中任何其他附图的元件相同的附图标记(或名称)的图3A至图3C的元件可以以类似于本文中其他地方所描述的任何方式来操作或起作用，但不限于此。
图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或者可以是与多个处理核或例如但不限于存储设备或网络接口的其他半导体器件集成在一起的图形处理器。在一些实施例中，图形处理器经由存储器映射的I/O接口与图形处理器上的寄存器以及放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存和/或系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，以将显示输出数据驱动到显示设备318。显示控制器302包括用于一个或多个覆盖平面的硬件，用于显示和合成多层视频或用户界面元素。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，例如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码、解码或转码成一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体进行编码、解码或转码，或者在一种或多种媒体编码格式之间对媒体进行编码、解码或转码，包括但不限于运动图像专家组(MPEG)格式，例如MPEG-2，高级视频编码(AVC)格式，例如H.264/MPEG-4AVC，H.265/HEVC，开放媒体联盟(AOMedia)VP8，VP9，以及电影电视工程师协会(SMPTE)421M/VC-1，以及诸如JPEG以及Motion JPEG(MJPEG)格式等联合图像专家组(JPEG)格式。
在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304，以执行包括例如位边界块传送的二维(2D)光栅化器操作。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件来执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，例如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程和固定功能元件，其在元件内执行各种任务和/或产生到3D/媒体子系统315的执行线程。尽管3D流水线312可用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线316，其专门用于执行媒体操作，例如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元，以执行一个或多个专门的媒体操作，例如代替或代表视频编解码器引擎306的视频解码加速、视频解交织和视频编码加速。在一些实施例中，媒体流水线316还包括线程产生单元，以产生线程以在3D/媒体子系统315上执行。产生的线程对3D/媒体子系统315中包括的一个或多个图形执行单元执行媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316产生的线程的逻辑。在一个实施例中，流水线将线程执行请求发送到3D/媒体子系统315，其包括用于仲裁各种请求并将其分派给可用的线程执行资源的线程分派逻辑。执行资源包括一系列图形执行单元，用于处理3D和媒体线程。在一些实施例中，3D/媒体子系统315包括一个或多个用于线程指令和数据的内部高速缓存。在一些实施例中，子系统还包括共享存储器，包括寄存器和可寻址存储器，用于在线程之间共享数据并存储输出数据。
图3B示出了根据本文所述实施例的具有瓦片架构的图形处理器320。在一个实施例中，图形处理器320包括图形处理引擎集群322，其在图形引擎瓦片310A-310D内具有图3A的图形处理引擎310的多个实例。每个图形引擎瓦片310A-310D可以经由一组瓦片互连323A-323F互连。每个图形引擎瓦片310A-310D还可以经由存储器互连325A-325D连接到存储器模块或存储器设备326A-326D。存储器设备326A-326D可以使用任何图形存储技术。例如，存储器设备326A-326D可以是图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器设备326A-326D是高带宽存储器(HBM)模块，其可以与它们各自的图形引擎瓦片310A-310D一起在管芯上。在一个实施例中，存储器设备326A-326D是可以被堆叠在它们各自的图形引擎瓦片310A-310D之上的堆叠的存储器设备。在一个实施例中，每个图形引擎瓦片310A-310D和相关联的存储器326A-326D驻留在分开的小芯片上，小芯片结合到基础管芯或基础衬底，如在图11B-11D中进一步详细描述的。
图形处理引擎群集322可与片上或封装上结构互连324连接。结构互连324可使得图形引擎瓦片310A-310D与诸如视频编解码器306和一个或多个复制引擎304的组件之间能够通信。复制引擎304可用于将数据移动出或移动进入存储器设备326A-326D和图形处理器320外部的存储器(例如，系统存储器)，以及将数据在它们之间移动。结构互连324也可以用于互连图形引擎瓦片310A-310D。图形处理器320可以可选地包括显示控制器302，以实现与外部显示设备318的连接。图形处理器也可以被配置为图形或计算加速器。在加速器配置中，可以省略显示控制器302和显示设备318。
图形处理器320可以经由主机接口328连接到主机系统。主机接口328可以使能图形处理器320、系统存储器和/或其他系统组件之间的通信。主机接口328可以是例如PCIexpress总线或另一类型的主机系统接口。
图3C示出了根据本文描述的实施例的计算加速器330。计算加速器330可以包括与图3B的图形处理器320的架构相似性，并且针对计算加速进行了优化。计算引擎集群332可以包括一组计算引擎瓦片340A-340D，其包括针对并行或基于向量的通用计算操作而优化的执行逻辑。在一些实施例中，计算引擎瓦片340A-340D不包括固定功能图形处理逻辑，尽管在一个实施例中，计算引擎瓦片340A-340D中的一个或多个可以包括用于执行媒体加速的逻辑。计算引擎瓦片340A-340D可以经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与图形处理器320中类似的技术，或者可以是不同的。图形计算引擎瓦片340A-340D还可以经由一组瓦片互连323A-323F而互连，并且可以与结构互连324连接和/或通过结构互连324互连。在一个实施例中，计算加速器330包括大的L3高速缓存336，其可以配置为设备范围的高速缓存。计算加速器330还可以经由主机接口328以与图3B的图形处理器320类似的方式连接到主机处理器和存储器。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3A所示的GPE 310的版本，并且还可以表示图3B的图形引擎瓦片310A-310D。具有与本文中任何其他附图的元素相同的附图标记(或名称)的图4中的元素可以以与本文中其他地方所描述的方式类似的任何方式操作或起作用，但不限于此。例如，示出了图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不明确地包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE 410。
在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器，或内部高速缓存和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并将命令发送到3D流水线312和/或媒体流水线316。命令是从环形缓冲器获取的指令，该环形缓冲器存储用于3D流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可以另外包括批处理命令缓冲器，其存储多个命令的批次。用于3D流水线312的命令还可以包括对存储在存储器中的数据的引用，例如但不限于用于3D流水线312的顶点和几何形状数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由相应流水线内的逻辑执行操作或通过将一个或多个执行线程分派到图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核块(例如，图形核415A，图形核415B)，每个块包括一个或多个图形核。每个图形核包括一组图形执行资源，所述一组图形执行资源包括用于执行图形和计算操作的通用和特定于图形的执行逻辑，以及固定功能纹理处理和/或机器学习以及人工智能加速逻辑。
在各个实施例中，3D流水线312可以包括固定功能和可编程逻辑，以通过处理指令并向图形核阵列414分派执行线程来处理诸如顶点着色器、几何形状着色器、像素着色器、片段着色器、计算着色器或其他着色器程序的一个或多个着色器程序。图形核阵列414提供执行资源的统一块，以用于处理这些着色器程序。图形核阵列414的图形核415A-414B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列414包括执行媒体功能的执行逻辑，例如视频和/或图像处理。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以在图1的处理器核107或如图2A所示的核202A-202N内并行或结合通用逻辑执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得该阵列包括可变数量的图形核，每个图形核基于GPE 410的目标功率和性能水平而具有可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，因此可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专门的补充功能的硬件逻辑单元。在各个实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。
至少在对给定专用功能的需求不足以将其包含在图形核阵列414中的情况下，实现共享功能。相反，将该专用功能的单个实例化实现为共享功能逻辑420中的独立的实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并在图形核阵列414内包括的精确功能集在各实施例中有所不同。在一些实施例中，由图形核阵列414广泛使用的共享功能逻辑420内的特定共享功能可以包括在图形核阵列414内的共享功能逻辑416内。在各个实施例中，图形核阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或全部逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元素可以在图形核阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除在外，从而有利于图形核阵列414内的共享功能逻辑416。
执行单元
图5A-5B图示了根据本文描述的实施例的线程执行逻辑500，其包括在图形处理器核中采用的处理元素的阵列。具有与本文中任何其他附图中的元素相同的附图标记(或名称)的图5A-5B中的元素可以以与本文中其他地方所描述的方式相似的任何方式来操作或起作用，但不限于此。图5A-5B示出了线程执行逻辑500的概览，其可以代表图2B的每个子核221A-221F示出的硬件逻辑。图5A表示通用图形处理器内的执行单元，而图5B表示可以在计算加速器内使用的执行单元。
如图5A所示，在一些实施例中，线程执行逻辑500包括着色器处理器502、线程分派器504、指令高速缓存506、包括多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512和数据端口514。在一个实施例中，可缩放执行单元阵列可以通过基于工作负载的计算需求启用或禁用一个或多个执行单元(例如，执行单元508A，508B，508C，508D，直508N-1和508N中的任何一个)来动态缩放。在一个实施例中，所包括的组件经由互连结构互连，该互连结构链接到每个组件。在一些实施例中，线程执行逻辑500包括通过指令高速缓存506、数据端口514、采样器510和执行单元508A-508N中的一个或多个与存储器(例如系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如508A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在各个实施例中，执行单元508A-508N的阵列可缩放以包括任意数量的单独执行单元。
在一些实施例中，执行单元508A-508N主要用于执行着色器程序。着色器处理器502可以处理各种着色器程序，并经由线程分派器504来分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于仲裁来自图形和媒体流水线的线程发起请求并实例化执行单元508A-508N中的一个或多个执行单元上的所请求的线程的逻辑。例如，几何形状流水线可以将顶点、曲面细分或几何形状着色器分派到线程执行逻辑以进行处理。在一些实施例中，线程分派器504还可以处理来自正在执行的着色器程序的运行时线程产生请求。
在一些实施例中，执行单元508A-508N支持指令集，该指令集包括对许多标准3D图形着色器指令的本机支持，使得来自图形库的着色器程序(例如Direct 3D和OpenGL)以最小的翻译执行。执行单元支持顶点和几何形状处理(例如，顶点程序、几何形状程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。每个执行单元508A-508N都能够执行多发出单指令多数据(SIMD)，并且面对更高等待时间的存储器访问，多线程操作能够实现高效的执行环境。每个执行单元中的每个硬件线程都有一个专用的高带宽寄存器文件和相关联的独立线程状态。执行是每个时钟多次发出到流水线，该流水线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑运算、先验运算和其他杂项运算。在等待来自存储器或共享功能之一的数据时，执行单元508A-508N内的依赖性逻辑使等待线程休眠直到返回了所请求的数据。在等待线程处于休眠状态时，硬件资源可能会专用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。各种实施例可以通过使用单指令多线程(SIMT)来代替SIMD的使用或作为SIMD的使用的附加而适用于使用执行。对SIMD核或操作的引用也可以应用于SIMT或与SIMT一起应用于SIMD。
执行单元508A-508N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”或指令的通道数。执行通道是指令中数据元素访问、屏蔽和流控制的执行的逻辑单元。通道的数量可以独立于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。可以将各种数据元素作为打包数据类型存储在寄存器中，执行单元将根据元素的数据大小来处理各种元素。例如，当在256位宽的向量上操作时，该向量的256位存储在寄存器中，执行单元在该向量上作为四个单独的54位打包数据元素(四字(QW)大小数据元素)进行操作，八个单独的32位打包数据元素(双字(DW)大小数据元素)，十六个单独的16位打包数据元素(字(W)大小数据元素)或32个单独的8位数据元素(字节(B)大小数据元素)。但是，可以使用不同的向量宽度和寄存器大小。
在一个实施例中，可以将一个或多个执行单元组合成具有对融合的EU通用的线程控制逻辑(507A-507N)的融合的执行单元509A-509N。可以将多个EU合并为一个EU组。可以将融合的EU组中的每个EU配置为执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据实施例而变化。此外，每个EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合的图形执行单元509A-509N包括至少两个执行单元。例如，融合执行单元509A包括第一EU 508A、第二EU 508B以及第一EU508A和第二EU 508B共有的线程控制逻辑507A。线程控制逻辑507A控制在融合图形执行单元509A上执行的线程，从而允许融合执行单元509A-509N内的每个EU使用公共指令指针寄存器来执行。
线程执行逻辑500中包括一个或多个内部指令高速缓存(例如506)，以缓存用于执行单元的线程指令。在一些实施例中，包括一个或多个数据高速缓存(例如512)以在线程执行期间缓存线程数据。在执行逻辑500上执行的线程也可以将显式管理的数据存储在共享本地存储器511中。在一些实施例中，包括采样器510以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器510包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程中处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程产生和分派逻辑将线程发起请求发送到线程执行逻辑500。一旦一组几何形状对象已被处理并光栅化成像素数据，则调用着色器处理器502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)以进一步计算输出信息并使结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板缓冲器等)。在一些实施例中，像素着色器或片段着色器计算将跨光栅化对象插值的各种顶点属性的值。在一些实施例中，着色器处理器502内的像素处理器逻辑然后执行应用程序编程接口(API)提供的像素或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504将线程分派给执行单元(例如508A)。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何形状数据的算术运算为每个几何形状片段计算像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口514提供了用于线程执行逻辑500的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出流水线上进行进一步处理。在一些实施例中，数据端口514包括或耦合到一个或多个高速缓存存储器(例如，数据高速缓存512)，以缓存数据以用于经由数据端口的存储器访问。
在一个实施例中，执行逻辑500还可以包括可以提供射线追踪加速功能的射线追踪器505。射线追踪器505可以支持包括用于射线生成的指令/功能的射线追踪指令集。射线追踪指令集可以与图2C中的射线追踪核245所支持的射线追踪指令集相似或不同。
图5B示出了根据实施例的执行单元508的示例性内部细节。图形执行单元508可以包括指令获取单元537、通用寄存器文件阵列(GRF)524、架构寄存器文件阵列(ARF)526、线程仲裁器522、发送单元530、分支单元532，一组SIM浮点单元(FPU)534，以及在一个实施例中，一组专用整数SIMD ALU 535。GRF 524和ARF 526包括与可能在图形执行单元508中处于活动状态的每个同时硬件线程相关联的一组通用寄存器文件和架构寄存器文件。在一个实施例中，在ARF 526中维护每个线程的架构状态，而在GRF 524中存储在线程执行期间使用的数据。每个线程的执行状态，包括每个线程的指令指针，可以保存在ARF 526中的线程专用寄存器中。
在一个实施例中，图形执行单元508具有作为同时多线程(SMT)和细粒度交错多线程(IMT)的组合的架构。该架构具有模块化配置，可以在设计时根据同时线程的目标数量和每个执行单元的寄存器数量对其进行微调，其中执行单元资源跨用于执行多个同时线程的逻辑而划分。图形执行单元508可以执行的逻辑线程的数量不限于硬件线程的数量，并且可以将多个逻辑线程指派给每个硬件线程。
在一个实施例中，图形执行单元508可以共同发布多个指令，每个指令可以是不同的指令。图形执行单元线程508的线程仲裁器522可以将指令分派到发送单元530、分支单元532或SIMD FPU 534之一以执行。每个执行线程可以访问GRF 524中的128个通用寄存器，其中每个寄存器可以存储32个字节，可以作为32位数据元素的SIMD 8元素向量进行访问。在一个实施例中，每个执行单元线程可以访问GRF 524中的4Kbyte，尽管实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被划分为七个硬件线程，其可以独立地执行计算操作，尽管每个执行单元的线程数量也可以根据实施例而变化。例如，在一个实施例中，最多支持16个硬件线程。在七个线程可以访问4Kbyte的实施例中，GRF 524可以存储总共28Kbyte。在16个线程可以访问4Kbyte的情况下，GRF 524可以存储总共64Kbyte。灵活的寻址模式可以允许寄存器一起寻址，以有效地构建更宽的寄存器或表示跨步矩形块数据结构。
在一个实施例中，经由由消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作以及其他更长等待时间的系统通信。在一个实施例中，将分支指令分派到专用分支单元532以促进SIMD发散和最终收敛。
在一个实施例中，图形执行单元508包括一个或多个SIMD浮点单元(FPU)534以执行浮点操作。在一个实施例中，FPU 534也支持整数计算。在一个实施例中，FPU 534可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，FPU中的至少一个提供扩展的数学能力以支持高吞吐量的先验数学函数和双精度54位浮点。在一些实施例中，还存在一组8位整数SIMD ALU535，并且可以被专门优化以执行与机器学习计算相关联的操作。
在一个实施例中，可以在图形子核分组(例如，子切片)中实例化图形执行单元508的多个实例的阵列。为了实现可缩放性，产品架构师可以为每个子核分组选择确切的执行单元数。在一实施例中，执行单元508可跨多个执行通道执行指令。在另一个实施例中，在图形执行单元508上执行的每个线程在不同的通道上执行。
图6示出了根据一个实施例的附加执行单元600。执行单元600可以是用于例如图3C中的计算引擎瓦片340A-340D中的计算优化的执行单元，但不限于此。如图3B所示，执行单元600的变体也可以用在图形引擎瓦片310A-310D中。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令获取/预取单元603和指令解码单元604。执行单元600还包括寄存器文件606，该寄存器文件606存储有如下寄存器：可以指派给执行单元内的硬件线程的寄存器。执行单元600还包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608可以与图5B的图形执行单元508的发送单元530和分支单元532类似地操作。
执行单元600还包括计算单元610，其包括多种不同类型的功能单元。在一个实施例中，计算单元610包括ALU单元611，其包括算术逻辑单元的阵列。ALU单元611可以被配置为执行64位、32位和16位的整数和浮点运算。整数和浮点运算可以同时执行。计算单元610还可包括脉动阵列612和数学单元613。脉动阵列612包括可用于以脉动方式执行向量或其他数据并行操作的数据处理单元的W宽和D深的网络。在一个实施例中，脉动阵列612可配置成执行矩阵运算，例如矩阵点积运算。在一个实施例中，脉动阵列612支持16位浮点运算以及8位和4位整数运算。在一个实施例中，脉动阵列612可以被配置为加速机器学习操作。在这样的实施例中，脉动阵列612可以被配置为支持浮点16位浮点格式。在一个实施例中，可以包括数学单元613，以比ALU单元611有效和低功率的方式执行数学运算的特定子集。数学单元613可以包括可以在其他实施例提供的图形处理引擎的共享功能逻辑中找到的数学逻辑的变体(例如，图4的共享功能逻辑420的数学逻辑422)。在一个实施例中，数学单元613可以被配置为执行32位和64位浮点运算。
线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可以包括线程仲裁逻辑，以开始、停止和抢占执行单元600内的线程的执行。线程状态单元602可以用于存储指派给在执行单元600上执行的线程的线程状态。当线程被阻塞或空闲时，在执行单元600内存储线程状态使得能够快速抢占那些线程。指令获取/预取单元603可以从更高级别的执行逻辑的指令高速缓存(例如，如图5A中的指令高速缓存506)获取指令。指令获取/预取单元603还可以基于对当前执行的线程的分析，发出对要加载到指令高速缓存中的指令的预取请求。指令解码单元604可以用于解码要由计算单元执行的指令。在一个实施例中，指令解码单元604可以用作辅助解码器，以将复杂的指令解码为组成的微操作。
执行单元600还包括可由执行单元600上执行的硬件线程使用的寄存器文件606。寄存器文件606中的寄存器可以跨用于执行执行单元600的计算单元610中的多个同时线程的逻辑而划分。图形执行单元600可以执行的逻辑线程的数量不限于硬件线程的数量，并且可以将多个逻辑线程指派给每个硬件线程。寄存器文件606的大小可以基于支持的硬件线程的数量而在跨实施例变化。在一个实施例中，寄存器重命名可用于动态地将寄存器分配给硬件线程。
图7是说明根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框示出了通常包含在执行单元指令中的组件，而虚线包括可选的组件或仅包括在指令的子集中的组件。在一些实施例中，所描述和示出的指令格式700是宏指令，因为它们是提供给执行单元的指令，与一旦处理指令后由指令解码产生的微操作相反。
在一些实施例中，图形处理器执行单元固有地支持128位指令格式710的指令。基于所选指令、指令选项和操作数的数量，64位压缩指令格式730对某些指令可用。本机128位指令格式710提供对所有指令选项的访问，而某些选项和操作则受64位格式730的限制。64位格式730中可用的本机指令因实施例而异。在一些实施例中，使用索引字段713中的一组索引值来部分压缩指令。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构128位指令格式710中的本机指令。可以使用其他尺寸和指令格式。
对于每种格式，指令操作码712定义执行单元将要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每个指令。例如，响应于添加指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同时添加操作。默认情况下，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段714使得能够控制某些执行选项，诸如通道选择(例如，预测)和数据通道顺序(例如，混乱)。对于128位指令格式710中的指令，执行大小字段716限制将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位压缩指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数src0 720，src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中暗示目的地之一。数据操纵指令可以具有第三源操作数(例如，SRC2724)，其中指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是随指令传递的立即数(例如，硬编码)值。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定例如使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，一个或多个操作数的寄存器地址直接由指令中的位提供。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于为指令定义数据访问对齐。一些实施例支持访问模式，包括16字节对齐的访问模式和1字节对齐的访问模式，其中访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，该指令可将字节对齐的寻址用于源和目的地操作数，而当处于第二模式时，该指令可将16字节对齐的寻址用于所有源和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组，以简化操作码解码740。对于8位操作码，位4、5和6允许执行单元确定操作码的类型。所示的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中，移动(mov)指令的形式为0000xxxxb，而逻辑指令的形式为0001xxxxb。流控制指令组744(例如，调用、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。杂项指令组746包括指令的混合，包括以0011xxxxb(例如0x30)形式的同步指令(例如，等待、发送)。并行数学指令组748包括0100xxxxb(例如0x40)形式的逐组件的算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行执行算术运算。向量数学组750包括0101xxxxb(例如0x50)形式的算术指令(例如dp4)。向量数学组对向量操作数执行算术运算，例如点积计算。在一个实施例中，所示的操作码解码器740可以用于确定将使用执行单元的哪一部分来执行解码的指令。例如，一些指令可以被指定为将由脉动阵列执行的脉动指令。诸如射线追踪指令(未示出)的其他指令可以被路由到执行逻辑的切片或分区内的射线追踪核或射线追踪逻辑。
图形流水线
图8是图形处理器800的另一实施例的框图。具有与本文中任何其他图的元素相同的附图标记(或名称)的图8的元素可以以类似于本文中其他地方所描述的任何方式来操作或起作用，但不限于此。
在一些实施例中，图形处理器800包括几何形状流水线820、媒体流水线830、显示引擎840、线程执行逻辑850和渲染输出流水线870。在一些实施例中，图形处理器800是位于多核处理系统内的图形处理器，多核处理系统包括一个或多个通用处理核。通过对一个或多个控制寄存器(未示出)的寄存器写操作或通过经由环形互连802发给图形处理器800的命令来控制图形处理器。在一些实施例中，环形互连802将图形处理器800耦合到其他处理组件，例如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解释，该命令流转化器803将指令提供给几何形状流水线820或媒体流水线830的各个组件。
在一些实施例中，命令流转化器803指导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，它对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831将执行线程分派给执行单元852A-852B来执行顶点处理指令。
在一些实施例中，执行单元852A-852B是向量处理器的阵列，其具有用于执行图形和媒体操作的指令集。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在阵列之间共享的附加的L1高速缓存851。可以将高速缓存配置为数据高速缓存、指令高速缓存或单个高速缓存，该高速缓存已分区为包含不同分区中的数据和指令。
在一些实施例中，几何形状流水线820包括曲面细分组件，以执行3D对象的硬件加速的曲面细分。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上操作，并包含特殊用途的逻辑，用于基于作为输入提供给几何形状流水线820的粗略几何形状模型生成一组详细的几何形状对象。在一些实施例中，如果未使用曲面细分，曲面细分组件(例如，外壳着色器811、曲面细分器813和域着色器817)可以被绕过。
在一些实施例中，可以经由分派给执行单元852A-852B的一个或多个线程来由几何形状着色器819处理完整的几何形状对象，或者可以直接进行到修剪器829。在一些实施例中，几何形状着色器在整个几何形状对象上进行操作，而不是图形流水线先前阶段中的顶点或顶点补丁。如果禁用了曲面细分，则几何形状着色器819从顶点着色器807接收输入。在一些实施例中，如果禁用了曲面细分单元，则几何形状着色器819可由几何形状着色器程序编程以执行几何形状曲面细分。
在光栅化之前，修剪器829处理顶点数据。修剪器829可以是具有修剪和几何形状着色器功能的固定功能修剪器或可编程修剪器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试组件873分派像素着色器，以将几何形状对象转换成每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用程序可以绕过光栅化器和深度测试组件873，并经由流输出单元823访问未光栅化的顶点数据。
图形处理器800具有允许数据和消息在处理器的主要组件之间传递的互连总线、互连结构或某些其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856互连以执行存储器访问并与处理器的渲染输出流水线组件通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852A-852B均具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可以被配置为采样器高速缓存。
在一些实施例中，渲染输出流水线870包含光栅化器和深度测试组件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括加窗器/掩蔽器单元以执行固定功能的三角形和线光栅化。在一些实施例中，相关联的渲染高速缓存878和深度高速缓存879也是可用的。像素运算组件877对数据执行基于像素的运算，尽管在某些情况下，与2D运算相关联的像素运算(例如，具有混合的位块图像传输)由2D引擎841执行，或在显示时由显示器控制器843使用覆盖显示平面替代。在一些实施例中，共享的L3高速缓存875可用于所有图形组件，从而允许在不使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将命令发送给媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括线程产生功能以产生线程以经由线程分派器831分配给线程执行逻辑850。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800的外部并且经由环形互连802或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线运行的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是如膝上型计算机中的系统集成显示设备，或者是经由显示设备连接器附接的外部显示设备。
在一些实施例中，几何形状流水线820和媒体流水线830可配置为基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用程序编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，提供对全部来自Khronos集团的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API的支持。在一些实施例中，也可以提供对来自微软公司的Direct3D库的支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可以从将来的API的流水线到图形处理器的流水线进行映射，则还将支持具有兼容3D流水线的将来的API。
图形流水线编程
图9A是说明根据一些实施例的图形处理器命令格式900的框图。图9B是示出根据实施例的图形处理器命令序列910的框图。图9A中的实线框示出了通常包括在图形命令中的组件，而虚线包括可选的组件或仅包括在图形命令的子集中的组件。图9A的示例性图形处理器命令格式900包括用于标识客户端902的数据字段、命令操作代码(操作码)904和用于命令的数据906。在某些命令中还包括子操作码905和命令大小908。
在一些实施例中，客户端902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调节该命令的进一步处理并将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元都有处理命令的对应处理流水线。一旦客户端单元接收到该命令，则客户端单元读取操作码904以及子操作码905(如果存在的话)以确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。对于某些命令，期望明确的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动确定至少一些命令的大小。在一些实施例中，命令是经由双字的倍数对齐的。可以使用其他命令格式。
图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示的命令序列的版本来建立、执行并终止一组图形操作。仅出于示例目的示出和描述了示例命令序列，因为实施例不限于这些特定命令或该命令序列。此外，命令可以作为命令序列中的一批命令发布，使得图形处理器将至少部分地并发地处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线冲洗命令912开始，以使任何活动的图形流水线完成该流水线的当前未决的命令。在一些实施例中，3D流水线922和媒体流水线924不同时操作。执行流水线冲洗以使活动图形流水线完成任何未决的命令。响应于流水线冲洗，图形处理器的命令解析器将暂停命令处理，直到活动的绘图引擎完成未决的操作并且相关的读取高速缓存无效为止。可选地，可以将渲染高速缓存中标记为“脏”的所有数据冲洗到存储器中。在一些实施例中，流水线冲洗命令912可用于流水线同步或在将图形处理器置于低功率状态之前使用。
在一些实施例中，当命令序列需要图形处理器在流水线之间显式切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前，在执行上下文内仅需要流水线选择命令913一次，除非上下文要为两个流水线发布命令。在一些实施例中，紧接在经由流水线选择命令913进行流水线切换之前需要流水线刷新命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914为活动流水线配置流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并在处理一批命令之前从活动流水线内的一个或多个高速缓存存储器中清除数据。
在一些实施例中，返回缓冲器状态命令916用于为相应的流水线配置一组返回缓冲器以写入数据。一些流水线操作需要分配、选择或配置一个或多个返回缓冲器，在处理过程中操作会将中间数据写入该返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择用于一组流水线操作的返回缓冲器的大小和数量。
命令序列中的其余命令基于用于操作的活动流水线而不同。基于流水线确定920，以3D流水线状态930开始对3D流水线922定制命令序列，或以媒体流水线状态940开始对媒体流水线924定制命令序列。
配置3D流水线状态930的命令包括用于3D图元命令处理之前要配置的顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态和其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API而确定。在一些实施例中，如果将不使用某些流水线元素，则3D流水线状态930命令也能够选择性地禁用或绕过那些元素。
在一些实施例中，3D图元932命令用于提交要由3D流水线处理的3D图元。经由3D图元932命令传递到图形处理器的命令和相关联的参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派给图形处理器执行单元。
在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写触发命令执行。在一些实施例中，经由命令序列中的“执行”或“踢”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线冲洗命令序列。3D流水线将对3D图元执行几何形状处理。一旦操作完成，就对生成的几何形状对象进行栅格化，并且像素引擎为生成的像素着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体流水线924路径。通常，用于媒体流水线924的编程的特定用途和方式取决于要执行的媒体或计算操作。在媒体解码期间，可以将特定的媒体解码操作卸载到媒体流水线。在一些实施例中，还可以绕过媒体流水线，并且可以使用一个或多个通用处理核提供的资源来全部或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元素，其中，图形处理器用于使用与图形图元的渲染不显式相关的计算着色器程序来执行SIMD向量操作。
在一些实施例中，以与3D流水线922类似的方式配置媒体流水线924。在媒体对象命令942之前，将一组配置媒体流水线状态940的命令分派或放置到命令队列中。在一些实施例中，用于媒体流水线状态940的命令包括用于配置将用于处理媒体对象的媒体流水线元素的数据。这包括在媒体流水线中配置视频解码和视频编码逻辑的数据，例如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持使用一个或多个指向包含一批状态设置的“间接”状态元素的指针。
在一些实施例中，媒体对象命令942提供指向媒体对象的指针供媒体流水线处理。媒体对象包括包含要处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令942之前，所有媒体流水线状态必须是有效的。一旦配置了流水线状态并且将媒体对象命令942排队，则经由执行命令944或等效的执行事件来触发媒体流水线924(例如，寄存器写)。然后，可以通过3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。
图形软件架构
图10示出了根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用程序1010、操作系统1020和至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032和一个或多个通用处理器核1034。图形应用程序1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在某些实施例中，3D图形应用程序1010包含一个或多个着色器程序，包括着色器指令1012。着色器语言指令可以是高级着色器语言，例如Direct3D的高级着色器语言(HLSL)、OpenGL Shader Language(GLSL)，等等。该应用程序还包括适合于由通用处理器核1034执行的机器语言的可执行指令1014。该应用程序还包括由顶点数据定义的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的
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操作系统、专有的类UNIX操作系统或使用Linux内核的变体的开源的类UNIX操作系统。操作系统1020可以支持图形API1022，例如Direct3D API、OpenGL API或Vulkan API。当使用Direct3D API时，操作系统1020使用前端着色器编译器1024将HLSL中的任何着色器指令1012编译为较低级的着色器语言。该编译可以是即时(JIT)编译，或者应用程序可以执行着色器预编译。在一些实施例中，在3D图形应用程序1010的编译期间将高级着色器编译成低级着色器。在一些实施例中，以中间形式(例如由Vulkan API使用的标准便携式中间表示(SPIR)的版本)提供着色器指令1012。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，以将着色器指令1012转换成硬件专用表示。当使用OpenGL API时，将GLSL高级语言的着色器指令1012传递给用户模式图形驱动器1026进行编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。
IP核实现
至少一个实施例的一个或多个方面可以通过存储在机器可读介质上的代表代码来实现，该代表代码表示和/或定义诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括代表处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造逻辑以执行本文描述的技术。这样的表示称为“IP核”，是集成电路的可重用逻辑单元，可以作为描述集成电路结构的硬件模型存储在有形的机器可读介质中。可以将硬件模型提供给各种客户或制造设施，其将硬件模型加载到制造集成电路的制造机器上。可以制造集成电路，使得该电路执行结合本文描述的任何实施例描述的操作。
图11A是示出根据实施例的可用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成模块化的，可重复使用的设计，其可以被并入更大的设计中或者用于构建整个集成电路(例如，SOC集成电路)。设计设施1130可以以高级编程语言(例如，C/C++)生成IP核设计的软件仿真1110。软件仿真1110可以用于使用仿真模型1112来设计、测试和验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可以从仿真模型1112创建或合成寄存器传送级别(RTL)设计1115。RTL设计1115是集成电路的行为的抽象，其对硬件寄存器之间的数字信号流进行建模，包括使用建模的数字信号执行的相关联的逻辑。除了RTL设计1115之外，还可以创建、设计或合成逻辑级或晶体管级的较低级设计。因此，初始设计和仿真的特定细节可能会不同。
RTL设计1115或等效物可以由设计设施进一步合成为硬件模型1120，其可以是硬件描述语言(HDL)或物理设计数据的某些其他表示。可以进一步模拟或测试HDL以验证IP核设计。可以使用非易失性存储器1140(例如，硬盘、闪存或任何非易失性存储介质)来存储IP核设计，以传递给第三方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160(例如，经由因特网)来发送IP核设计。然后，制造设施1165可以制造至少部分基于IP核设计的集成电路。可以将制造的集成电路配置为执行根据本文所述的至少一个实施例的操作。
图11B示出了根据本文所述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170示出了如本文所述的一个或多个处理器或加速器设备的实施方式。封装组件1170包括连接到衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地以可配置逻辑或固定功能逻辑硬件来实现，并且可以包括以下任一项的一个或多个部分：处理器核、图形处理器或本文描述的其他加速器设备。逻辑1172、1174的每个单元可以被实现在半导体管芯内并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置为在逻辑1172、1174和衬底1180之间路由电信号，并且可以包括互连，例如但不限于凸块或立柱。在一些实施例中，互连结构1173可以被配置为路由电信号，诸如与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或电源或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可以包括其他合适类型的衬底。封装组装件1170可以经由封装互连1183连接到其他电子设备。封装互连1183可以耦合到衬底1180的表面，以将电信号路由到其他电子设备，例如母板、其他芯片组或多芯片模块。
在一些实施例中，逻辑单元1172、1174与桥1182电耦合，桥1182被配置为在逻辑1172、1174之间路由电信号。桥1182可以是密集的互连结构，其提供电信号路由。桥1182可以包括由玻璃或合适的半导体材料组成的桥衬底。可以在桥衬底上形成电路由特征，以在逻辑1172、1174之间提供芯片对芯片的连接。
尽管示出了逻辑1172，1174和桥1182的两个单元，但是本文描述的实施例可以在一个或多个管芯上包括更多或更少的逻辑单元。一个或多个管芯可以通过零个或多个桥连接，因为当逻辑被包括在单个管芯中时，可以不包括桥1182。或者，可以通过一个或多个桥来连接多个管芯或逻辑单元。另外，多个逻辑单元、管芯和桥可以以其他可能的配置(包括三维配置)连接在一起。
图11C示出了封装组装件1190，该封装组装件1190包括连接至衬底1180(例如，基础管芯)的多个硬件逻辑小芯片的单元。如本文所述的图形处理单元、并行处理器和/或计算加速器可以由分别制造的各种硅小芯片组成。在此上下文中，小芯片是至少部分封装的集成电路，其包括可以与其他小芯片组装成更大封装的不同逻辑单元。可以将具有不同IP核逻辑的各种小芯片组集合到单个设备中。另外，可以使用主动插入器技术将小芯片集成到基础管芯或基础小芯片中。本文描述的概念使得能够在GPU内的不同形式的IP之间进行互连和通信。IP核可以使用不同的工艺技术进行制造，并在制造过程中进行组合，从而避免了将多个IP(特别是在具有多个特点的IP的大型SoC上)集成到同一制造过程的复杂性。启用多种处理技术的使用可以缩短产品上市时间，并提供一种经济高效的方式来创建多个产品SKU。此外，分解后的IP更适合独立选通供电，可以关闭给定工作负载中未使用的组件的电源，从而降低总体功耗。
硬件逻辑小芯片可以包括专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174和/或存储器小芯片1175。硬件逻辑小芯片1172和逻辑或I/O小芯片1174可以至少部分地以可配置逻辑或固定功能逻辑硬件来实现，并且可以包括本文所述的处理器核、图形处理器、并行处理器或其他加速器设备中的任何一个的一个或多个部分。存储器小芯片1175可以是DRAM(例如，GDDR、HBM)存储器或高速缓存(SRAM)存储器。
每个小芯片可以被制造为单独的半导体管芯并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置为在各个小芯片和衬底1180内的逻辑之间路由电信号。互连结构1173可以包括诸如但不限于凸块或立柱的互连。在一些实施例中，互连结构1173可以被配置为路由电信号，诸如与逻辑、I/O和存储器小芯片的操作相关联的输入/输出(I/O)信号和/或电源或接地信号。
在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可以包括其他合适类型的衬底。封装组装件1190可以经由封装互连1183连接到其他电子设备。封装互连1183可以耦合到衬底1180的表面，以将电信号路由到其他电子设备，例如母板、其他芯片组或多芯片模块。
在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可以经由桥1187电耦合，该桥1187被配置为在逻辑或I/O小芯片1174和存储器小芯片1175之间路由电信号。桥1187可以是提供用于电信号的路径的密集互连结构。桥1187可以包括由玻璃或合适的半导体材料组成的桥衬底。可以在桥接衬底上形成电路由特征，以在逻辑或I/O小芯片1174和存储器小芯片1175之间提供芯片到芯片的连接。桥1187也可以称为硅桥或互连桥。例如，在一些实施例中，桥1187是嵌入式多管芯互连桥(EMIB)。在一些实施例中，桥1187可以简单地是从一个小芯片到另一小芯片的直接连接。
衬底1180可以包括用于I/O 1191、高速缓存存储器1192和其他硬件逻辑1193的硬件组件。可以将结构1185嵌入到衬底1180中，以实现各种逻辑小芯片与衬底1180内的逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、结构1185、高速缓存、桥和其他硬件逻辑1193可以集成到层叠在衬底1180顶部的基础管芯中。
在各个实施例中，封装组装件1190可以包括更少或更多数量的通过结构1185或一个或多个桥1187互连的组件和小芯片。封装组装件1190内的小芯片可以3D或2.5D排列来布置。通常，桥接结构1187可用于促进例如逻辑或I/O小芯片与存储器小芯片之间的点对点互连。结构1185可以用于将各种逻辑和/或I/O小芯片(例如，小芯片1172、1174、1191、1193)与其他逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓存存储器1192可以用作封装组装件1190的全局高速缓存，分布式全局高速缓存的一部分，或者用作结构1185的专用高速缓存。
图11D示出了根据一个实施例的包括可互换小芯片1195的封装组装件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥互连1197耦合，该桥互连1197可类似于本文所述的其他桥互连，并且可以是，例如，EMIB。存储器小芯片也可以经由桥互连连接到逻辑或I/O小芯片。I/O和逻辑小芯片可以经由互连结构进行通信。每个基础小芯片可支持标准化格式的一个或多个插槽，用于逻辑或I/O或存储器/高速缓存之一。
在一个实施例中，可以将SRAM和电源传送电路制造成一个或多个基础小芯片1196、1198，其可以使用相对于堆叠在基础小芯片顶部上的可互换小芯片1195不同的工艺技术来制造。例如，可以使用较大的处理技术来制造基础小芯片1196、1198，而可以使用较小的工艺技术来制造可互换小芯片。一个或多个可互换小芯片1195可以是存储器(例如，DRAM)小芯片。可以基于功率和/或使用该封装组装件1194的产品的目标性能为封装组装件1194选择不同的存储器密度。此外，可以在组装时根据产品的功率和/或目标性能选择具有不同数量类型的功能单元的逻辑小芯片。此外，可以将包含不同类型IP逻辑核的小芯片插入可互换小芯片插槽中，从而实现可以混合和匹配不同技术IP块的混合处理器设计。
示范性片上系统集成电路
图12-13示出了根据本文所述的各种实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或多个IP核来制造。除了图示之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图12是说明根据实施例的可使用一个或多个IP核制造的示例性的片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)，至少一个图形处理器1210，并且可以另外包括图像处理器1215和/或视频处理器1220，它们中的任何一个可以是来自相同或多个不同设计设施的模块化的IP核。集成电路1200包括外围或总线逻辑，该外围或总线逻辑包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路可以包括耦合至一个或多个高清晰度多媒体接口(HDMI)控制器1250和移动工业处理器接口(MIPI)显示接口1255的显示设备1245。可以由包括闪存和闪存控制器的闪存子系统1260提供存储。可以经由存储器控制器1265提供存储器接口以用于访问SDRAM或SRAM存储器设备。一些集成电路还包括嵌入式安全引擎1270。
图13A-13B是示出根据本文描述的实施例的在SoC中使用的示例性图形处理器的框图。图13A示出了根据一个实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器1310。图13B示出了根据一个实施例的可以使用一个或多个IP核来制造的片上系统集成电路的另外的示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是更高性能的图形处理器核的示例。每个图形处理器1310、1340可以是图12的图形处理器1210的变体。
如图13A所示，图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如1315A，1315B，1315C，1315D至1315N-1和1315N)。图形处理器1310可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1305被优化为执行针对顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生在显示设备上显示的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以被用来执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
图形处理器1310另外包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B为图形处理器1310提供虚拟到物理地址的映射，包括顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址的映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，它们还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可以与系统内的其他MMU同步，包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A-1330B使图形处理器1310能够经由SoC的内部总线或经由直接连接而与SoC内的其他IP核接合。
如图13B所示，图形处理器1340包括图13A的图形处理器1310的一个或多个MMU1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核1355A-1355N(例如，1455A，1355B，1355C，1355D，1355E，1355F，至1355N-1和1355N)，其提供了统一的着色器核架构，其中单核或类型或核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以在实施例和实施方式之间变化。另外，图形处理器1340包括核间任务管理器1345，其充当线程分派器以将执行线程分派给一个或多个着色器核1355A-1355N，以及铺块(tiling)单元1358以加速用于基于瓦片的渲染的铺块操作，其中在图像空间中细分场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部高速缓存的使用。
图14示出了计算设备1400的一个实施例。计算设备1400(例如，智能可穿戴设备、虚拟现实(VR)设备、头戴式显示器(HMD)、移动计算机、物联网(IoT)设备、膝上型计算机、台式计算机、服务器计算机等)可以与图1的处理系统100相同，因此为了简洁，清晰和易于理解，上面参考图1-13所述的许多细节在下文中不再进一步讨论或重复。
计算设备1400可以包括任何数量和类型的通信设备，例如大型计算系统，例如服务器计算机、台式计算机等，并且还可以包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备1400可以包括用作通信设备的移动计算设备，例如包括智能手机的蜂窝电话，个人数字助理(PDA)，平板电脑，膝上型计算机，电子阅读器，智能电视，电视平台，可穿戴设备(例如眼镜、手表、手镯、智能卡、珠宝、衣物等)，媒体播放器等。例如，在一个实施例中，计算设备1400可以包括采用计算机平台的移动计算设备，该计算机平台托管诸如片上系统(“SoC”或“SOC”)之类的集成电路(“IC”)，将计算设备1400的各种硬件和/或软件组件集成在单个芯片上。
如所示出的，在一个实施例中，计算设备1400可以包括任何数量和类型的硬件和/或软件组件，诸如(但不限于)GPU 1414、图形驱动器(也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简称为“驱动器”)1416、CPU 1412、存储器1408、网络设备、驱动器等，以及输入/输出(I/O)源1404，例如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。
计算设备1400可以包括用作计算机设备1400的硬件和/或物理资源与用户之间的接口的操作系统(OS)1406。可以想到，CPU 1412可以包括一个或多个处理器，而GPU 1414可以包括一个或多个图形处理器。
要注意的是，诸如“节点”、“计算节点”、“服务器”、“服务器设备”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”、“设备”、“计算设备”、“计算机”、“计算系统”等的术语贯穿本文档可以互换使用。还要注意，诸如“应用程序”、“软件应用程序”、“程序”、“软件程序”、“包”、“软件包”等的术语贯穿本文档可以互换使用。同样，诸如“作业”、“输入”、“请求”、“消息”等的术语贯穿本文档可以互换使用。
可以想到并且如参考图1-13进一步描述的，如上所述的图形流水线的一些过程在软件中实现，而其余过程在硬件中实现。图形流水线可以在图形协处理器设计中实现，其中CPU 1412被设计为与GPU 1414一起工作，GPU 1414可以包括在CPU 1412中或与CPU 1412共置。在一个实施例中，GPU 1414可以采用任何数量和类型的常规软件和硬件逻辑来执行与图形渲染有关的常规功能，以及新颖的软件和硬件逻辑以执行任意数量和类型的指令。
如前所述，存储器1408可以包括随机存取存储器(RAM)，其包括具有对象信息的应用数据库。存储器控制器中心可以访问RAM中的数据并将其转发到GPU 1414以用于图形流水线处理。RAM可以包括双倍数据速率RAM(DDR RAM)、扩展数据输出RAM(EDO RAM)等。CPU1412与硬件图形流水线交互以共享图形流水线功能。
处理后的数据被存储在硬件图形流水线的缓冲器中，状态信息被存储在存储器1408中。然后，所得到的图像被传输到I/O源1504，例如用于显示图像的显示组件。可以想到的是，显示设备可以是各种类型的，诸如阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，以向用户显示信息。
存储器1408可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应该理解，实施例不限于此，并且可以使用可访问下部图形流水线的任何存储器。计算设备1500可以进一步包括如图1所示的平台控制器中心(PCH)130，作为一个或多个I/O源1404等。
CPU 1412可以包括一个或多个处理器以执行指令以便执行计算系统实现的任何软件例程。指令经常涉及对数据执行的某种操作。数据和指令都可以存储在系统存储器1408和任何相关联的高速缓存中。高速缓存通常设计为比系统存储器1408具有更短的等待时间；例如，高速缓存可以与处理器集成在相同的硅芯片上和/或由更快的静态RAM(SRAM)单元构成，而系统存储器1408可以由较慢的动态RAM(DRAM)单元构成。与系统存储器1408相比，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，计算设备1400的总体性能效率得以提高。预期在一些实施例中，GPU1414可以作为CPU 1412的一部分(诸如物理CPU封装的一部分)存在，在这种情况下，存储器1408可以由CPU 1412和GPU 1414共享或保持分离。
系统存储器1408可以对计算设备1400内的其他组件可用。例如，从到计算设备1400的各种接口(例如，键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收的任何数据(例如，输入图形数据)或从计算机设备1400的内部存储元件(例如，硬盘驱动器)中检索到的任何数据通常临时地在系统存储器1408中排队，然后在软件程序的实现中被一个或多个处理器进行操作。类似地，软件程序确定的数据应通过计算系统接口之一从计算设备1400发送到外部实体，或存储到内部存储元件中，通常在发送或存储之前暂时在系统存储器1408中排队。
此外，例如，PCH可以用于确保这样的数据在系统存储器1408和其适当的对应的计算系统接口(如果是这样设计计算系统的话，还有内部存储设备)之间适当地传递，并且可以具有自身与观察到的I/O源/设备1404之间的双向点对点链路。类似地，MCH可用于管理跨CPU 1412和GPU 1514之间对系统存储器1508访问的各种竞争请求，可能会在时间上相对彼此邻近出现接口和内部存储元件。
I/O源1404可以包括一个或多个I/O设备，其被实现用于传输数据到/自计算设备1400(例如，网络适配器)；或者，用于计算设备1400内的大规模非易失性存储(例如，硬盘驱动器)。包括字母数字和其他键的用户输入设备可用于将信息和命令选择传达给GPU 1414。另一类用户输入设备是光标控件，例如鼠标、轨迹球、触摸屏、触摸板或光标方向键，用于将方向信息和命令选择传达给GPU 1414，并控制光标在显示设备上的移动。可以采用计算机设备1400的相机和麦克风阵列来观察手势，记录音频和视频以及接收和发送视觉和音频命令。
计算设备1400可以进一步包括网络接口，以提供对网络的访问，该网络诸如LAN、广域网(WAN)、城域网(MAN)、个人区域网(PAN)、蓝牙、云网络、移动网络(例如，第三代(3G)、第四代(4G)等)、企业内部网、互联网等。网络接口可以包括例如具有天线的无线网络接口，该天线可以代表一个或多个天线。网络接口也可以包括例如有线网络接口，以经由网络电缆与远程设备通信，该网络电缆可以是例如以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。
网络接口可以例如通过遵循IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，和/或无线网络接口可以例如提供对个人局域网的访问(通过符合蓝牙标准)。也可以支持其他无线网络接口和/或协议，包括标准的先前和后续版本。除了或代替经由无线LAN标准的通信，网络接口可以使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议来提供无线通信。
网络接口可以包括一个或多个通信接口，例如调制解调器、网络接口卡或其他众所周知的接口设备，例如用于耦合到以太网、令牌环或为了提供通信链路以支持LAN或WAN的目的的其他类型的物理有线或无线附件的那些接口设备。以这种方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合到多个外围设备、客户端、控制表面、控制台或服务器。
应当理解，对于某些实施方式，比上述示例更少或更多装备的系统可能是优选的。因此，计算设备1400的配置可以根据多种因素(例如价格约束、性能要求，技术改进或其他情况)而在不同实现方式之间变化。电子设备或计算机系统1400的示例可以包括(但不限于)移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手机、单向寻呼机、双向寻呼机、消息传递设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络工具、Web工具、分布式计算系统、多处理器系统、基于处理器的系统、消费者电子设备、可编程消费者电子设备、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、网桥、交换机、机器或其组合。
实施例可以被实现为以下任何一种或组合：使用母板互连的一个或多个微芯片或集成电路，硬连线逻辑，由存储器设备存储并由微处理器执行的软件，固件，专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。术语“逻辑”例如可以包括软件或硬件和/或软件和硬件的组合。
例如，可以提供实施例作为计算机程序产品，该计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，该机器可执行指令在由诸如计算机、计算机网络或其它电子设备之类的一个或多个机器执行时可能导致一台或多台机器执行根据此处描述的实施例的操作。机器可读介质可以包括但不限于软盘、光盘、CD-ROM(光盘只读存储器)和磁光盘、ROM、RAM、EPROM(可擦可编程只读存储器)、EEPROM(电可擦可编程只读存储器)、磁卡或光卡、闪存或适用于存储机器可执行指令的其他类型的介质/机器可读介质。
此外，可以将实施例作为计算机程序产品下载，其中可以经由通信链路(例如，调制解调器和/或网络连接)将程序以载波或其他传播介质体现和/或由载波或其他传播介质调制的一个或多个数据信号的方式从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)。
根据一个实施例，GPU 1414被划分为切片，其中每个切片包括多个切片。在这样的实施例中，每个切片包括三个子切片。然而，其他实施例可以以不同数量的子切片为特征。图15示出了子切片1500的一个实施例。如图15所示，子切片1500包括执行单元(EU)1510和共享本地存储器(SLM)1520。在一个实施例中，EU 1510是同时多线程(SMT)和细粒度交错多线程(IMT)计算处理器的组合，它们驱动跨多个线程流水线化的多问题、单指令、多数据算术逻辑单元(SIMD ALU)，用于高吞吐量浮点和整数计算。在另一个实施例中，子切片1500包括八个EU 1510。然而，其他实施例可以以不同数量的EU 1510为特征。
SLM 1520是128KB至256KB的高度存储体化的数据结构，可从子切片1500中的EU1510访问。与EU的邻近提供了低延迟和更高的效率，因为SLM流量不会干扰其他存储器访问(例如，高速缓存/主存储器访问)。在一个实施例中，SLM 1520被存储体化为字节粒度，从而允许来自EU 1510的高度访问灵活性。
根据一个实施例，当不使用SLM 1520的一些(或全部)存储器容量时，SLM 1520被实现为提供附加的高速缓存通道。在这样的实施例中，SLM1520被分区以既用作EU 1510的高速缓存又用作共享存储器。因此，由于SLM 1520的使用通常在各种应用中是稀疏的，因此SLM 1520可以被实现为工作负载的附加高速缓存。在另一个实施例中，驱动器1416以每行走程序(walker)(或每内核)粒度控制SLM 1520分配大小。在该实施例中，经由接口描述符数据中包括的命令(或计算行走程序命令)来编程要用作共享本地存储器(或SLM空间)的SLM 1520的一部分的大小(或SLM大小)。
在一个实施例中，该命令可以指示将SLM 1520用作所有高速缓存或不用作高速缓存。在其他实施例中，对SLM 1520进行分区，使得可以将SLM大小配置为一组离散步骤(例如，0KB、16KB、32KB、64KB、96KB、128KB、256KB)。在这样的实施例中，驱动器1416为SLM 1520配置设置默认值，其中为将要实现为高速缓存的所有SLM 1520设置默认值。但是，在其他实施例中，可以基于应用程序或工作负载要求来更改默认值。
在另一实施例中，可以基于内核的SLM空间要求和/或基于高速缓存配置提示，在每个分派的基础上对SLM大小进行编程。在一个实施例中，应用程序可以提供高速缓存配置提示(例如，在每设备基础上)，其允许应用程序将SLM 1520偏向额外SLM(例如，对于通过运行更多工作组来提供附加并行性的内核是有益的)或偏向额外传统高速缓存(例如，额外的高速缓存容量有利的情况)。在又一个实施例中，驱动器1416可以选择提示。在其他实施例中，硬件可以监视SLM使用并将未使用的SLM块转换为额外高速缓存通道。
在一个实施例中，每个子切片(例如，子切片1500)基于子切片中的活动线程的数量(或数目)来对SLM 1520进行分区。在另一个实施例中，子切片1500中的分区在线程产生器逻辑(TSL)1560内被控制，该线程产生器逻辑(TSL)管理SLM 1520到EU 1510线程组的分配。图16示出了TSL 1560的一个实施例，其包括SLM分区逻辑1620。根据一个实施例，SLM分区逻辑1620通过设置(或重置)SLM 1520以将其映射为高速缓存来发起SLM 1520。因此，SLM1520最初设置为用作高速缓存。随后，在SLM分区逻辑1620处从驱动器1416接收线程分派，该线程分派包括用于分配SLM空间的命令(例如，SLM_request命令)。在一个实施例中，命令包括指示将要分配的SLM空间的SLM大小的报头。
一旦接收到该命令，SLM分区逻辑1620获取在分派中指示作为SLM块的空间。在一个实施例中，SLM分区逻辑1620确定是否存在被分配以满足线程分派的SLM空间。在确定所分配的SLM空间不足以进行分派时，SLM分区逻辑1620做出分配更多的SLM空间的请求(例如，向图15中的加载存储和高速缓存(LSC)单元1550)。在一个实施例中，分派将被停止，直到分配了适当的SLM空间为止。一旦SLM可用，线程分派单元1610将执行线程组分派以对所获取的SLM块进行操作。在另一个实施例中，SLM分区逻辑1620保持位向量(例如，in_use[127：0])从而以1KB的增量跟踪线程组对SLM块的使用。
在确定分配的SLM空间足够(例如，SLM大小小于当前分配的SLM大小)时，可以释放(或腾出)分配为SLM空间的SLM 1520的一部分。在此实施例中，先前已指派给释放的SLM空间的所有线程组都将引退。一旦分派队列空闲了规定的时间间隔(例如，可编程的周期数)，就清除该队列的SLM_request。当没有与子切片1500相关联的给定队列的新分派时，就会发生这种情况。一旦清除了分派，就将SLM 1520重新映射以作为高速缓存操作。
根据一个实施例，对于每个流水线化的状态负载，SLM分区逻辑1620被指派值(例如，Preferred_SLM_Size)，其中，Preferred_SLM_Size指示为每个子切片1500请求运行相关联的行走程序的估计的总SLM空间的数量。在一个实施例中，Preferred_SLM_Size由驱动器1416计算。然而，在其他实施例中，Preferred_SLM_Size由应用程序设置。
在一个实施例中，Preferred_SLM_Size＝fn(SLM_size_per_working group，每个工作组#个线程，子切片1500中的#个物理线程)；和Per_TG_SLM<＝Preferred_SLM_Size<＝128KB。在另一个实施例中，SLM分区逻辑1620保持以下状态：
current_SLM_size＝当前保留的SLM大小；
new_SLM_size＝基于上一个行走程序的请求所需的SLM大小；in_use＝位向量跟踪SLM的哪些块当前由分派的TG使用；以及
Per queue hysteresis_ctr＝队列的空闲“超时”。
如果对于给定的队列，对于编程的时钟数，没有分派有效，则将该队列的Preferred_SLM_size设置为0。在一个实施例中，SLM空间是从底部(0KB)分配的，并且是连续的(例如，像堆栈一样向上增长)。在另一个实施例中，从当前栈顶取消分配SLM空间。在又一个实施例中，用于SLM分配的步骤包括1个高速缓存通道大小的倍数(例如，典型的GPU高速缓存配置中1个通道的大小＝＝16KB)。将SLM空间作为堆栈分配/取消分配将消除分配的SLM空间中的任何稀疏性。图17A示出了上面讨论的SLM堆栈的一个实施例。
根据一个实施例，LSC 1550包括冲洗管理器1555，用于对SLM 1520重新分区。在该实施例中，冲洗管理器1555向所有SLM 1550库广播SLM分配或空闲请求。结果，每个库将阻塞其流水线，随后行走遍历所有集合以分配或释放SLM空间。在另一个实施例中，每个组的底部4通道被映射到SLM 1550RAM。另外，标记中还有一位指示该通道当前是否已映射为SLM(例如，如果已映射，则为1；如果未映射，则为0)。在确定将一个通道映射为SLM后，对于高速缓存操作(查找、分配、冲洗等)，将忽略该通道。
上述实施例描述了其中流水线化的行走程序具有不同的请求的SLM大小的过程。在进一步的实施例中，可以在来自先前行走程序的线程仍在EU1510上运行的同时加载新的流水线化状态，这将导致new_slm_size与current_slm_size不同。在该实施例中，在向LSC1550发送free()命令之前，SLM分区逻辑1620等待直到所分配的SLM的顶部被释放(例如，in_use为0)。在另一实施例中，来自最新的行走程序的对线程组的新SLM分配不会超过min(new_SLM_size，current_SLM_size)。图17B示出了当新的SLM大小从当前分配减小时的SLM堆栈的一个实施例。
图18是示出用于对共享本地存储器进行分区的过程的一个实施例的流程图。在处理框1810，SLM 1550最初被映射到高速缓存。在处理框1820，接收线程分派。如上所述，分派包括用于在SLM 1550内分配SLM空间的命令(例如SLM_request命令)，以及指示要分配的SLM大小的报头。在处理框1830，根据报头中指示的大小分配SLM空间。
在决策框1840，确定SLM空间是否足够。如果是这样，则在处理框1860中分派新的线程组。否则，在将线程组分派到分派队列之前，在处理框1850中分配附加的SLM空间。在决策框1870，确定分派队列是否已经空闲了预定的时间间隔(例如，线程组不再活动)。如果是这样，则控制返回到处理框1810，在处理框1810中，通过将SLM 1550重新映射到高速缓存来重置SLM 1550。否则，控制返回到决策框1870，以确定分派队列是否已经空闲了预定的时间间隔。图19示出了用于对共享本地存储器进行分区的伪代码的一个实施例。
以下条款和/或示例涉及其他实施例或示例。在一个或多个实施例中的任何地方都可以使用示例中的细节。可以将不同实施例或示例的各种特征与包括的一些特征和排除的其他特征进行各种组合，以适合各种不同的应用。示例可以包括主题，诸如方法、用于执行该方法的动作的单元、包括指令的至少一个机器可读介质(所述指令在由机器执行时使该机器执行用于促进根据本文描述的实施例和示例的混合通信的方法、装置或系统的动作)。
一些实施例涉及示例1，该示例包括一种促进本地存储器的分区的装置，包括：多个执行单元，用于执行多个执行线程；存储器，其被耦合以在多个执行单元之间共享访问；以及分区硬件，用于对要用作高速缓存和共享本地存储器(SLM)的存储器进行分区，其中，所述分区硬件基于在活动的执行单元上执行的多个执行线程的数量对所述存储器进行分区。
示例2包括示例1的主题，其中所述分区硬件启动所述存储器以作为高速缓存操作。
示例3包括示例1和2的主题，其中所述分区硬件接收线程分派，所述线程分派包括将所述存储器的一部分分配为SLM块的命令。
示例4包括示例1-3的主题，其中所述命令包括指示SLM块的大小的报头。
示例5包括示例1-4的主题，其中所述分区硬件获取所述SLM块。
示例6包括示例1-5的主题，进一步包括分派硬件，用于分派一组所述多个执行线程以在所述SLM块上进行操作。
示例7包括示例1-6的主题，其中所述分派硬件停止所述线程分派，直到所述分区硬件获得所述存储器的大小部分为止。
示例8包括示例1-7的主题，其中所述分区硬件跟踪所述一组执行线程对所述SLM块的使用。
示例9包括示例1-8的主题，其中，在确定该组执行线程不再处于活动状态时，所述分区硬件重置所述存储器以作为高速缓存进行操作。
一些实施例涉及示例10，其包括一种促进对本地存储器进行分区的方法，包括对用作高速缓存和共享本地存储器(SLM)的存储器进行分区，其中基于在活动的执行单元上执行的多个执行线程的数量来执行分区。
示例11包括示例10的主题，其中对所述存储器进行分区包括：启动所述存储器以作为高速缓存进行操作；接收线程分派，该线程分派包括用于将存储器的一部分分配为SLM块的命令；分配所述SLM块；并且获取所述SLM块。
示例12包括示例10和11的主题，其中所述命令包括指示SLM块的大小的报头。
示例13包括示例10-12的主题，还包括分派一组所述多个执行线程以在所述SLM块上进行操作。
示例14包括示例10-13的主题，还包括：跟踪该组执行线程对所述SLM块的使用。
示例15包括示例10-14的主题，还包括在确定该组执行线程不再处于活动状态时，将所述存储器重置以作为高速缓存进行操作。
一些实施例涉及示例16，包括一种处理单元(GPU)，包括多个切片，每个切片具有多个子切片，包括：多个执行单元，用于执行多个执行线程；存储器，其被耦合以在多个执行单元之间共享访问；以及分区硬件，用于对要用作高速缓存和共享本地存储器(SLM)的存储器进行分区，其中所述分区硬件根据在活动的执行单元上执行的多个执行线程的数量对所述存储器进行分区。
示例17包括示例16的主题，其中所述分区硬件启动所述存储器以作为高速缓存进行操作。
示例18包括示例16和17的主题，其中所述分区硬件接收线程分派，所述线程分派包括用于将所述存储器的一部分分配为SLM块的命令，其中，所述命令包括指示SLM块的大小的报头。
示例19包括示例16-18的主题，还包括分派硬件，用于分派一组所述多个执行线程以在所述SLM块上进行操作。
示例20包括示例16-19的主题，其中所述分区硬件跟踪该组执行线程对所述SLM块的使用，并且在确定该组执行线程不再活动时将所述存储器重置为作为高速缓存进行操作。
上面已经参考特定实施例描述了本发明。然而，本领域技术人员将理解，可以对其做出各种修改和改变，而不背离所附权利要求书中阐述的本发明的更广泛的精神和范围。因此，前述描述和附图应被认为是说明性的而不是限制性的。

Claims (20)

1.一种用于促进本地存储器的分区的装置，包括：
多个执行单元，用于执行多个执行线程；
存储器，其被耦合以在所述多个执行单元之间共享访问；以及
分区硬件，用于对要用作高速缓存和共享本地存储器(SLM)的所述存储器进行分区，其中，所述分区硬件基于在活动的执行单元上执行的所述多个执行线程的数量对所述存储器进行分区。
2.根据权利要求1所述的装置，其中，所述分区硬件启动所述存储器以作为所述高速缓存进行操作。
3.根据权利要求2所述的装置，其中，所述分区硬件接收线程分派，所述线程分派包括用于将所述存储器的一部分分配为SLM块的命令。
4.根据权利要求3所述的装置，其中，所述命令包括指示SLM块的大小的报头。
5.根据权利要求2所述的装置，其中，所述分区硬件获得所述SLM块。
6.根据权利要求5所述的装置，还包括分派硬件，用于分派一组所述多个执行线程以在所述SLM块上进行操作。
7.根据权利要求5所述的装置，其中，所述分派硬件停止所述线程分派，直到所述分区硬件获得所述存储器的大小部分为止。
8.根据权利要求6所述的装置，其中，所述分区硬件跟踪所述一组执行线程对所述SLM块的使用。
9.根据权利要求6所述的装置，其中，在确定所述一组执行线程不再活动时，所述分区硬件重置所述存储器以作为所述高速缓存进行操作。
10.一种用于促进对本地存储器的分区的方法，包括对要用作高速缓存和共享本地存储器(SLM)的存储器进行分区，其中，基于在活动的执行单元上执行的多个执行线程的数量来执行所述分区。
11.根据权利要求10所述的方法，其中，对所述存储器进行分区包括：
启动所述存储器以作为所述高速缓存进行操作；
接收线程分派，所述线程分派包括用于将所述存储器的一部分分配为SLM块的命令；
分配所述SLM块；以及
获得所述SLM块。
12.根据权利要求11所述的方法，其中，所述命令包括指示SLM块的大小的报头。
13.根据权利要求12所述的方法，还包括：分派一组所述多个执行线程以在所述SLM块上进行操作。
14.根据权利要求13所述的方法，还包括：跟踪所述一组执行线程对所述SLM块的使用。
15.根据权利要求13所述的方法，还包括：在确定所述一组执行线程不再活动时，将所述存储器重置以作为所述高速缓存进行操作。
16.一种图形处理单元(GPU)，包括多个切片，每个切片具有多个子切片，包括：
多个执行单元，用于执行多个执行线程；
存储器，其被耦合以在所述多个执行单元之间共享访问；以及
分区硬件，用于对要用作高速缓存和共享本地存储器(SLM)的所述存储器进行分区，其中，所述分区硬件基于在活动的执行单元上执行的所述多个执行线程的数量对所述存储器进行分区。
17.根据权利要求16所述的GPU，其中，所述分区硬件启动所述存储器以作为所述高速缓存进行操作。
18.根据权利要求17所述的GPU，其中，所述分区硬件接收线程分派，所述线程分派包括用于将所述存储器的一部分分配为SLM块的命令，其中，所述命令包括指示SLM块的大小的报头。
19.根据权利要求18所述的GPU，还包括：分派硬件，用于分派一组所述多个执行线程以在所述SLM块上进行操作。
20.根据权利要求19所述的GPU，其中，所述分区硬件跟踪所述一组执行线程对所述SLM块的使用，并且在确定所述一组执行线程不再活动时将所述存储器重置为作为所述高速缓存进行操作。
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