CN113282338A - 具有多级依赖性的并发工作负载调度 - Google Patents

Abstract

本公开的发明名称是“具有多级依赖性的并发工作负载调度”。本文中描述的示例包含一种图形处理设备，其至少包含存储器装置和耦合到存储器的执行单元。存储器装置可存储具有至少一个命令的命令缓冲器，所述至少一个命令依赖于至少一个其它命令的完成。命令缓冲器可包含跳转命令，该跳转命令引起到命令缓冲器中的位置的跳转以识别任何未调度命令。执行单元要基于跳转命令的执行而跳转到命令缓冲器中的位置。执行单元要执行到命令缓冲器中的一个或多个位置的一个或多个跳转，以试图调度具有对至少一个其它命令的完成的依赖性的命令，直到调度具有对至少一个其它命令的完成的依赖性的命令为止。

Description

具有多级依赖性的并发工作负载调度

背景技术

数字图像生成、处理和显示被计算系统和计算机执行的应用广泛地执行和采用。例如，智能电话、智能家居（smart homes）、安全系统、自驾车辆和计算机游戏应用生成数字图像或采用图像处理。在一些情况下，由计算机系统生成并显示二维（2D）或三维（3D）图像。

计算平台允许中央处理单元（CPU）将操作卸载到图形处理单元（GPU）。GPU具有大量简单的并行处理流水线。深度神经网络训练工作负载由依赖性的图表示。图中的每个节点表示要在GPU上解决的不同计算问题。节点可与其它节点链接，由此第一节点依赖于至少一个其它节点的结果，这创建了第一节点对至少一个其它节点的结果的依赖性。换句话说，在执行连接节点之前必须完成给定节点。

附图说明

图1是根据实施例的处理系统的框图。

图2A-2D示出了由本文中描述的实施例提供的计算系统和图形处理器。

图3A-3C示出了由本文中描述的实施例提供的附加图形处理器和计算加速器架构的框图。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5A-5B示出了根据本文中描述的实施例的包含图形处理器核中采用的处理元件的阵列的线程执行逻辑。

图6示出了根据实施例的附加执行单元。

图7是示出根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是示出根据一些实施例的图形处理器命令格式的框图。

图9B是示出根据实施例的图形处理器命令序列的框图。

图10示出了根据一些实施例的用于数据处理系统的示例性图形软件架构。

图11A是示出了根据实施例的可用于制造执行操作的集成电路的IP核开发系统的框图。

图11B示出了根据本文中描述的一些实施例的集成电路封装组装件的截面侧视图。

图11C示出了包含连接至衬底的硬件逻辑小芯片的多个单元的封装组装件。

图11D示出了根据实施例的包含可互换小芯片的封装组装件。

图12、图13A和图13B示出了根据本文中描述的各种实施例的可使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。

图14描绘了依赖性图的示例。

图15描绘了节点依赖性的示例。

图16描绘了在开始执行之前等待所花费的时间的示例。

图17描绘了命令序列的完成时间的示例。

图18描绘了完成示例命令序列的各种命令的另一示例。

图19描绘了完成示例命令序列的各种命令的另一示例。

图20描绘了示例系统。

图21描绘了具有指令的命令缓冲器的示例。

图22A描绘了由命令缓冲器中的命令执行的用于选择未调度计算命令的过程。

图22B描绘了试图调度计算命令的过程。

具体实施方式

在以下描述中，出于解释的目的，阐述了许多特定细节以便提供对下面描述的本发明的实施例的透彻理解。然而，对于本领域技术人员来说将明显的是，可在没有这些特定细节中的一些的情况下实践本发明的实施例。在其它实例中，以框图形式示出了公知的结构和装置，以避免模糊本发明的实施例的基本原理。

系统概述

图1是根据实施例的处理系统100的框图。系统100可用于单处理器台式计算机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统中。在一个实施例中，系统100是并入在供移动、手持式或嵌入式装置中（诸如在带有到局域或广域网的有线或无线连接性的物联网（IoT）装置内）使用的片上系统（SoC）集成电路内的处理平台。

在一个实施例中，系统100可包含以下各项、与以下各项耦合或者被集成在以下各项内：基于服务器的游戏平台；游戏控制台，包含游戏和媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是以下各项的一部分：移动电话、智能电话、平板计算装置或诸如带有低内部存储容量的膝上型计算机之类的移动因特网连接的装置。处理系统100还可包含以下各项、与以下各项耦合或者被集成在以下各项内：可穿戴装置，诸如智能手表可穿戴装置；智能眼镜（smart eyewear）或服装，其用增强现实（AR）或虚拟现实（VR）特征来被增强以提供视觉、音频或触觉输出，以补充现实世界视觉、音频或触觉体验或者以其它方式提供文本、音频、图形、视频、全息图像或视频、或者触觉反馈；其它增强现实（AR）装置；或者其它虚拟现实（VR）装置。在一些实施例中，处理系统100包含电视或机顶盒装置，或者是电视或机顶盒装置的一部分。在一个实施例中，系统100可包含以下各项、与以下各项耦合或者被集成在以下各项内：自动驾驶交通工具，诸如公共汽车、牵引车拖车、汽车、摩托车或电动自行车、飞机或滑翔机（或其任何组合）。自动驾驶交通工具可使用系统100来处理在交通工具周围感测到的环境。

在一些实施例中，一个或多个处理器102各自包含一个或多个处理器核107以处理指令，所述指令在被执行时，执行用于系统或用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个处理器核被配置成处理特定指令集109。在一些实施例中，指令集109可促进复杂指令集计算（CISC）、精简指令集计算（RISC）或经由超长指令字（VLIW）的计算。一个或多个处理器核107可处理不同指令集109，所述指令集109可包含用于促进对其它指令集的仿真的指令。处理器核107还可包含其它处理装置，诸如数字信号处理器（DSP）。

在一些实施例中，处理器102包含高速缓冲存储器104。取决于架构，处理器102可具有单个内部高速缓存或多个级别的内部高速缓存。在一些实施例中，在处理器102的各种组件之间共享高速缓冲存储器。在一些实施例中，处理器102还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），其可在使用已知高速缓存一致性技术的处理器核107之间被共享。寄存器堆106可另外被包含在处理器102中，并且可包含用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其它寄存器可特定于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其它组件之间传送通信信号，诸如地址、数据或控制信号。接口总线110在一个实施例中可以是处理器总线，诸如某一版本的直接媒体接口（DMI）总线。然而，处理器总线不限于DMI总线，并且可包含一个或多个外设组件互连总线（PeripheralComponent Interconnect bus）（例如，PCI、PCI express）、存储器总线或其它类型的接口总线。在一个实施例中，（一个或多个）处理器102包含集成的存储器控制器116和平台控制器集线器130。存储器控制器116促进存储器装置与系统100的其它组件之间的通信，而平台控制器集线器（PCH）130经由本地I/O总线提供到I/O装置的连接。

存储器装置120可以是动态随机存取存储器（DRAM）装置、静态随机存取存储器（SRAM）装置、闪速存储器装置、相变存储器装置或具有适合性能以充当进程存储器的某一其它存储器装置。在一个实施例中，存储器装置120可作为用于系统100的系统存储器进行操作，以存储数据122和指令121以供在一个或多个处理器102执行应用或进程时使用。存储器控制器116还与可选的外部图形处理器118耦合，所述外部图形处理器118可与处理器102中的一个或多个图形处理器108进行通信以执行图形和媒体操作。在一些实施例中，可由加速器112协助图形、媒体和/或计算操作，所述加速器112是可被配置成执行图形、媒体或计算操作的专门集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，其可被用于与图形处理器108协同执行光线追踪操作。在一个实施例中，可使用外部加速器119来替代加速器112或与加速器112协同。

在一些实施例中，显示装置111可连接到（一个或多个）处理器102。显示装置111可以是如在移动电子装置或膝上型装置中的内部显示装置或者经由显示接口（例如，DisplayPort、嵌入式DisplayPort、MIPI、HDMI等）附连的外部显示装置中的一个或多个。在一个实施例中，显示装置111可以是头戴式显示器（HMD），诸如供在虚拟现实（VR）应用或增强现实（AR）应用中使用的立体显示装置。

在一些实施例中，平台控制器集线器130使得外设能经由高速I/O总线连接到存储器装置120和处理器102。I/O外设包含但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储装置124（例如，非易失性存储器、易失性存储器、硬盘驱动器、闪速存储器、NAND、3D NAND、3D XPoint等）。数据存储装置124可经由存储接口（例如，SATA）或经由诸如外设组件互连总线（例如，PCI、PCI express）之类的外设总线进行连接。触摸传感器125可包含触摸屏传感器、压力传感器或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器或诸如3G、4G、5G或长期演进（LTE）收发器之类的移动网络收发器。固件接口128能够实现与系统固件通信，并且可以是例如统一可扩展固件接口（UEFI）。网络控制器134可能够实现到有线网络的网络连接。在一些实施例中，高性能网络控制器（未示出）与接口总线110耦合。在一个实施例中，音频控制器146是多通道高清晰度音频控制器。在一个实施例中，系统100包含用于将传统（legacy）（例如，个人系统2（PS/2））装置耦合到系统的可选的传统I/O控制器140。平台控制器集线器130还可连接到一个或多个通用串行总线（USB）控制器142连接输入装置，诸如键盘和鼠标143组合、相机144或其它USB输入装置。

将领会的是，示出的系统100是示例性的而不是限制性的，因为以不同方式配置的其它类型的数据处理系统也可被使用。例如，存储器控制器116和平台控制器集线器130的实例可被集成到分立的外部图形处理器（诸如，外部图形处理器118）中。在一个实施例中，平台控制器集线器130和/或存储器控制器116可在一个或多个处理器102的外部。例如，系统100可包含外部存储器控制器116和平台控制器集线器130，其可被配置为与（一个或多个）处理器102通信的系统芯片组内的存储器控制器集线器和外设控制器集线器。

例如，可使用电路板（“滑板（sled）”），将诸如CPU、存储器和其它组件之类的组件放置在所述滑板上，其被设计用于增加的热性能。在一些实施例中，诸如处理器的处理组件位于滑板的顶侧上，而诸如DIMM之类的近存储器位于滑板的底侧上。作为通过此设计提供的增强气流的结果，组件可比在典型系统中更高的频率和功率水平操作，由此增加性能。此外，滑板被配置成与机架中的功率和数据通信缆线盲配对，从而增强它们被快速移除、升级、重新安装和/或替换的能力。类似地，位于滑板上的各个组件（诸如处理器、加速器、存储器和数据存储驱动器）被配置成由于它们与彼此增加的间距而容易被升级。在说明性实施例中，组件另外包含硬件证明特征以证实其确实性（authenticity）。

数据中心可利用单个网络架构（“组构（fabric）”），所述单个网络架构支持包含以太网和全路径（Omni-Path）的多个其它网络架构。滑板可经由光纤被耦合到交换机，所述光纤提供比典型双绞线缆线（例如，类别5、类别5e、类别6等）更高的带宽和更低的时延。由于高带宽、低时延互连和网络架构，数据中心可使用在物理上解聚的池资源（诸如存储器、加速器（例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等）以及数据存储驱动器），并且在按需基础上将它们提供到计算资源（例如，处理器），使得计算资源能访问池化资源（pooled resource），如同池化资源是本地的那样。

电力供应或电源可将电压和/或电流提供到本文中描述的系统100或任何组件或系统。在一个示例中，电力供应包含用于插入到壁装电源插座的AC到DC（交流到直流）适配器。此类AC电力可以是可再生能源（例如，太阳能）电源。在一个示例中，电源包含DC电源，诸如外部AC到DC转换器。在一个示例中，电源或电力供应包含无线充电硬件以经由接近充电场进行充电。在一个示例中，电源可包含内部电池、交流供应、基于运动的电力供应、太阳能供应或燃料电池源。

图2A-2D示出了由本文中描述的实施例提供的计算系统和图形处理器。与本文中任何其它附图的元件具有相同参考标号（或名称）的图2A-2D的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。

图2A是具有一个或多个处理器核202A-202N、集成存储器控制器214和集成图形处理器208的处理器200的实施例的框图。处理器200可包含另外的核，所述另外的核多达并且包含由虚线框表示的另外的核202N。处理器核202A-202N中的每个处理器核包含一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可访问一个或多个共享高速缓存单元206。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓冲存储器层级。高速缓冲存储器层级可包含每个处理器核内的至少一级的指令和数据高速缓存，以及一级或多级的共享中间级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）或其它级的高速缓存，其中在外部存储器前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包含系统代理核210和一个或多个总线控制器单元216的集合。一个或多个总线控制器单元216管理外设总线的集合，诸如一个或多个PCI或PCI express总线。系统代理核210提供用于各种处理器组件的管理功能性。在一些实施例中，系统代理核210包含一个或多个集成存储器控制器214以管理对各种外部存储器装置（未示出）的访问。

在一些实施例中，处理器核202A-202N中的一个或多个处理器核包含对同时多线程的支持。在此类实施例中，系统代理核210包含用于在多线程的处理期间协调和操作核202A-202N的组件。系统代理核210可另外包含功率控制单元（PCU），所述功率控制单元（PCU）包含用于调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。

在一些实施例中，处理器200另外包含用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与包含一个或多个集成存储器控制器214的系统代理核210和共享高速缓存单元206的集合耦合。在一些实施例中，系统代理核210还包含用于将图形处理器输出驱动到一个或多个耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可被集成在图形处理器208内。

在一些实施例中，基于环的互连单元212被用于耦合处理器200的内部组件。然而，可使用备选互连单元，诸如点对点互连、交换互连或其它技术，包含本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个种类的I/O互连中的至少一个，包含促进各种处理器组件与诸如eDRAM模块的高性能嵌入式存储器模块218之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核和图形处理器208可使用嵌入式存储器模块218作为共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行相同指令集架构的同质核（homogenous core）。在另一实施例中，处理器核202A-202N在指令集架构（ISA）方面是异质的（heterogeneous），其中处理器核202A-202N中的一个或多个处理器核执行第一指令集，而其它核中的至少一个核执行第一指令集的子集或不同指令集。在一个实施例中，处理器核202A-202N在微架构方面是异质的，其中具有相对更高功耗的一个或多个核与具有更低功耗的一个或多个功率核耦合。在一个实施例中，处理器核202A-202N在计算能力方面是异质的。另外，处理器200可在一个或多个芯片上被实现，或者被实现为除其它组件外还具有示出的组件的SoC集成电路。

图2B是根据本文中描述的一些实施例的图形处理器核219的硬件逻辑的框图。与本文中任何其它附图的元件具有相同参考标号（或名称）的图2B的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。有时被称为核切片（core slice）的图形处理器核219可以是模块化图形处理器内的一个或多个图形核。图形处理器核219是一个图形核切片的示例，并且如本文中所描述的图形处理器可包含基于目标功率和性能包络（performance envelope）的多个图形核切片。每个图形处理器核219可包含与也称为子切片的多个子核221A-221F耦合的固定功能块230，所述多个子核221A-221F包含通用和固定功能逻辑的模块化块。

在一些实施例中，固定功能块230包含几何/固定功能流水线231，所述几何/固定功能流水线231可例如在更低性能/或更低功率图形处理器实现中由图形处理器核219中的所有子核共享。在各种实施例中，几何/固定功能流水线231包含3D固定功能流水线（例如，下述的如图3和图4中的3D流水线312）、视频前端单元、线程派生器（thread spawner）和线程分派器（thread dispatcher）以及管理统一返回缓冲器（unified return buffer）（例如，如下所述的在图4中的统一返回缓冲器418）的统一返回缓冲器管理器。

在一个实施例中，固定功能块230还包含图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232提供图形处理器核219与片上系统集成电路内的其它处理器核之间的接口。图形微控制器233是可编程子处理器，其可被配置成管理图形处理器核219的各种功能，包含线程分派、调度和抢占（pre-emption）。媒体流水线234（例如，图3和图4的媒体流水线316）包含用于促进包含图像和视频数据的多媒体数据的解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221A-221F内的计算或采样逻辑的请求来实现媒体操作。

在一个实施例中，SoC接口232使得图形处理器核219可与通用应用处理器核（例如，CPU）和/或SoC内的其它组件通信，所述SoC内的其它组件包含诸如共享末级高速缓冲存储器、系统RAM和/或嵌入式片上或封装上DRAM的存储器层级元件。SoC接口232还可能够实现与SoC内的固定功能装置（诸如，相机成像流水线）的通信，并且能够实现全局存储器原子的使用和/或实现全局存储器原子，所述全局存储器原子可在图形处理器核219与SoC内的CPU之间被共享。SoC接口232还能够实现用于图形处理器核219的功率管理控制，并且能够实现图形核219的时钟域与SoC内的其它时钟域之间的接口。在一个实施例中，SoC接口232能够实现接收来自命令流转化器（command streamer）和全局线程分派器的命令缓冲器（command buffer），所述命令缓冲器被配置成向图形处理器内的一个或多个图形核中的每个图形核提供命令和指令。命令和指令可在要执行媒体操作时被分派到媒体流水线234，或者在要执行图形处理操作时被分派到几何和固定功能流水线（例如，几何和固定功能流水线231、几何和固定功能流水线237）。

图形微控制器233可被配置成执行用于图形处理器核219的各种调度和管理任务。在一个实施例中，图形微控制器233可在子核221A-221F内的执行单元（EU）阵列222A-222F、224A-224F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在此调度模型中，在包含图形处理器核219的SoC的CPU核上执行的主机软件可将工作负载提交给多个图形处理器门铃（graphic processor doorbell）中的一个，这调用在适当图形引擎上的调度操作。调度操作包含确定接下来要运行哪个工作负载，向命令流转化器提交工作负载、对在引擎上运行的现有工作负载进行抢占、监测工作负载的进展、以及在工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进用于图形处理器核219的低功率或空闲状态，从而为图形处理器核219提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转变来对图形处理器核219内的寄存器进行保存和恢复的能力。

图形处理器核219可具有多于或少于示出的子核221A-221F，多达N个的模块化子核。对于N个子核的每个集合，图形处理器核219还可包含共享功能逻辑235、共享和/或高速缓冲存储器236、几何/固定功能流水线237以及用于加速各种图形和计算处理操作的另外的固定功能逻辑238。共享功能逻辑235可包含与图4的共享功能逻辑420相关联的逻辑单元（例如，采样器、数学和/或线程间通信逻辑），所述逻辑单元可由图形处理器核219内的每N个子核共享。共享和/或高速缓冲存储器236可以是用于图形处理器核219内的N个子核221A-221F的集合的末级高速缓存，并且还可充当可由多个子核访问的共享存储器。几何/固定功能流水线237可代替固定功能块230内的几何/固定功能流水线231而被包含并且可包含相同或类似的逻辑单元。

在一个实施例中，图形处理器核219包含另外的固定功能逻辑238，其可包含供图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，另外的固定功能逻辑238包含供在仅位置着色中使用的另外的几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线237、231内的完全几何流水线；以及剔除流水线（cull pipeline），其是可被包含在另外的固定功能逻辑238内的另外的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的裁减版本（trimmed down version）。完全流水线和剔除流水线可执行相同应用的不同实例，每个实例具有单独的上下文。仅位置着色可隐藏被丢弃三角形的长剔除运行，使得在一些实例中能更早完成着色。例如并且在一个实施例中，另外的固定功能逻辑238内的剔除流水线逻辑可执行与主应用并行的位置着色器，并且一般比完全流水线更快生成关键结果，因为剔除流水线仅对顶点的位置属性进行获取并着色，而不向帧缓冲器执行像素的栅格化和渲染。剔除流水线可使用生成的关键结果来计算用于所有三角形的可见性信息，而不考虑那些三角形是否被剔除。完全流水线（其在此实例中可被称为重放流水线）可消耗可见性信息以跳过被剔除的三角形，以仅对最终被传递到栅格化阶段的可见三角形进行着色。

在一个实施例中，另外的固定功能逻辑238还可包含诸如固定功能矩阵乘法逻辑之类的机器学习加速逻辑，以用于包含针对机器学习训练或推理的优化的实现。

在每个图形子核221A-221F内包含执行资源的集合，其可被用于响应于图形流水线、媒体流水线或着色器程序的请求而执行图形、媒体和计算操作。图形子核221A-221F包含多个EU阵列222A-222F、224A-224F、线程分派和线程间通信（TD/IC）逻辑223A-223F、3D（例如，纹理）采样器225A-225F、媒体采样器206A-206F、着色器处理器227A-227F及共享本地存储器（SLM）228A-228F。EU阵列222A-222F、224A-224F各自包含多个执行单元，所述多个执行单元是能够为图形、媒体或计算操作（包含图形、媒体或计算着色器程序）服务而执行浮点和整数/定点逻辑运算的通用图形处理单元。TD/IC逻辑223A-223F执行用于子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其它3D图形有关数据读取到存储器中。3D采样器可基于配置的样本状态和与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可交替包含统一3D和媒体采样器。在子核221A-221F中的每个子核内的执行单元上执行的线程可利用每个子核内的共享本地存储器228A-228F，以使得在线程群组内执行的线程能使用片上存储器的公共池来执行。

图2C示出了包含布置到多核群组240A-240N中的图形处理资源的专用集合的图形处理单元（GPU）239。尽管提供了仅单个多核群组240A的细节，但将领会的是，其它多核群组240B-240N可被配备有图形处理资源的相同或类似集合。

如所示出的，多核群组240A可包含图形核243的集合、张量核244的集合和光线追踪核245的集合。调度器/分派器241调度和分派图形线程以供在各种核243、244、245上执行。寄存器堆242的集合存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器可包含例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储打包数据元素（整数和/或浮点数据元素）的向量寄存器及用于存储张量/矩阵值的贴片寄存器（tile register）。在一个实施例中，贴片寄存器被实现为向量寄存器的组合集合。

一个或多个组合的1级（L1）高速缓存和共享存储器单元247在每个多核群组240A内本地地存储图形数据，诸如纹理数据、顶点数据、像素数据、光线数据、包围体积数据等。一个或多个纹理单元247还可被用于执行纹理操作，诸如纹理映射和采样。由多核群组240A-240N的全部或其子集共享的2级（L2）高速缓存253存储用于多个并发图形线程的图形数据和/或指令。如所示出的，L2高速缓存253可跨多个多核群组240A-240N被共享。一个或多个存储器控制器248将GPU 239耦合到存储器249，所述存储器249可以是系统存储器（例如，DRAM）和/或专用图形存储器（例如，GDDR6存储器）。

输入/输出（I/O）电路系统250将GPU 239耦合到一个或多个I/O装置252，诸如数字信号处理器（DSP）、网络控制器或用户输入装置。片上互连可被用于将I/O装置252耦合到GPU 239和存储器249。I/O电路系统250的一个或多个I/O存储器管理单元（IOMMU）251将I/O装置252直接耦合到系统存储器249。在一个实施例中，IOMMU 251管理页表的多个集合，以将虚拟地址映射到系统存储器249中的物理地址。在此实施例中，I/O装置252、（一个或多个）CPU 246和（一个或多个）GPU 239可共享相同虚拟地址空间。

在一个实现中，IOMMU 251支持虚拟化。在此情况下，它可管理页表的第一集合以将客户/图形虚拟地址映射到客户/图形物理地址，并且管理页表的第二集合以将客户/图形物理地址映射到系统/主机物理地址（例如，在系统存储器249内）。页表的第一和第二集合中的每个的基址可被存储在控制寄存器中并且在上下文切换时被换出（例如，使得新的上下文被提供有对页表的相关集合的访问）。尽管在图2C中未被示出，但多核群组240A-240N和/或核243、244、245中的每个可包含转译后备缓冲器（TLB），以对客户虚拟到客户物理转译、客户物理到主机物理转译以及客户虚拟到主机物理转译进行高速缓存。

在一个实施例中，CPU 246、GPU 239和I/O装置252被集成在单个半导体芯片和/或芯片封装上。示出的存储器249可被集成在相同芯片上，或者可经由片外（off-chip）接口被耦合到存储器控制器248。在一个实现中，存储器249包括GDDR6存储器，所述GDDR6存储器共享与其它物理系统级存储器相同虚拟地址空间，但是本发明的基础原理不限于此特定实现。

在一个实施例中，张量核244包含特别设计成执行矩阵运算的多个执行单元，所述矩阵运算是用于执行深度学习操作的基本计算操作。例如，同时矩阵乘法运算可被用于神经网络训练和推理。张量核244可使用各种操作数精度来执行矩阵处理，所述各种操作数精度包含单精度浮点（例如，32位）、半精度浮点（例如，16位）、整数字（16位）、字节（8位）和半字节（4位）。在一个实施例中，神经网络实现提取每个经渲染的场景的特征，潜在地组合来自多个帧的细节，以构造高质量的最终图像。

在深度学习实现中，可调度并行矩阵乘法工作以供在张量核244上执行。神经网络的训练特别要求大量的矩阵点积运算。为了处理N x N x N矩阵相乘的内积公式，张量核244可包含至少N个点积处理元素。在矩阵相乘开始前，一个完整矩阵被加载到贴片寄存器，并且在N个周期的每个周期，第二矩阵的至少一列被加载。每个周期，有被处理的N个点积。

取决于特定实现，可以以不同精度存储矩阵元素，所述不同精度包含16位字、8位字节（例如，INT8）和4位半字节（例如，INT4）。可为张量核244指定不同精度模式以确保最高效的精度被用于不同工作负载（例如，诸如可容许量化到字节和半字节的推理工作负载）。

在一个实施例中，光线追踪核245对于实时光线追踪和非实时光线追踪实现二者均使光线追踪操作加速。特别地，光线追踪核245包含光线遍历（ray traversal）/交叉电路系统，以用于使用包围体积层级（bounding volume hierarchy）（BVH）来执行光线遍历并且标识封闭在BVH体积之内的图元与光线之间的交叉。光线追踪核245还可包含用于执行深度测试和剔除（例如，使用Z缓冲器或类似布置）的电路系统。在一个实现中，光线追踪核245与本文中描述的图像去噪技术协同执行遍历和交叉操作，其至少一部分可在张量核244上被执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行由光线追踪核245生成的帧的去噪。然而，（一个或多个）CPU 246、图形核243和/或光线追踪核245还可实现去噪和/或深度学习算法的全部或一部分。

另外，如上所述，可采用去噪的分布式方法，其中GPU 239在通过网络或高速互连耦合到其它计算装置的计算装置中。在该实施例中，互连的计算装置共享神经网络学习/训练数据来改进速度，利用该速度整个系统学习对不同类型的图像帧和/或不同的图形应用执行去噪。

在一个实施例中，光线追踪核245处理所有BVH遍历和光线-图元交叉，从而避免图形核243以每光线数千个指令而过载。在一个实施例中，每个光线追踪核245包含用于执行包围盒测试（例如，对于遍历操作）的专用电路系统的第一集合和用于执行光线-三角形交叉测试（例如，交叉已被遍历的光线）的专用电路系统的第二集合。因此，在一个实施例中，多核群组240A可仅仅启动光线探头，并且光线追踪核245独立执行光线遍历和交叉并且将命中（hit）数据（例如，命中、无命中（no hit）、多次命中等）返回到线程上下文。在光线追踪核245执行遍历和交叉操作的同时，其它核243、244被释放以执行其它图形或计算工作。

在一个实施例中，每个光线追踪核245包含用于执行BVH测试操作的遍历单元和执行光线-图元交叉测试的交叉单元。交叉单元生成“命中”、“无命中”或“多次命中”响应，交叉单元将该响应提供到适当的线程。在遍历和交叉操作期间，其它核（例如，图形核243和张量核244）的执行资源被释放以执行其它形式的图形工作。

在下述的一个特定实施例中，使用了混合栅格化/光线追踪方法，其中在图形核243与光线追踪核245之间分布工作。

在一个实施例中，光线追踪核245（和/或其它核243、244）包含对诸如Microsoft的DirectX光线追踪（DXR）之类的光线追踪指令集的硬件支持，所述DXR包含DispatchRays命令以及光线-生成、最接近-命中、任何-命中和未命中（miss）着色器，这些能够实现对每个对象指派纹理和着色器的独特集合。由光线追踪核245、图形核243和张量核244可支持的另一光线追踪平台是Vulkan 1.1.85。然而，注意本发明的基础原理不限于任何特定光线追踪ISA。

一般而言，各种核245、244、243可支持光线追踪指令集，所述光线追踪指令集包含用于光线生成、最接近命中、任何命中、光线-图元交叉、每图元和层级包围盒构造、未命中、访问及异常（exception）的指令/功能。更特定地说，一个实施例包含光线追踪指令以执行以下功能：

光线生成 – 可为每个像素、样本或其它用户定义的工作指派执行光线生成指令。

最接近命中 – 可执行最接近命中指令，以用场景内的图元来定位光线的最接近交叉点。

任何命中 - 任何命中指令标识场景内的图元与光线之间的多个交叉，潜在地标识新的最接近交叉点。

交叉 - 交叉指令执行光线-图元交叉测试并且输出结果。

每图元包围盒构造 - 此指令围绕给定图元或图元的群组构建包围盒（例如，在构建新的BVH或其它加速数据结构时）。

未命中 – 指示光线未命中场景的指定区域或场景内的所有几何。

访问 – 指示光线将遍历的子代体积（children volume）。

异常 - 包含各种类型的异常处理程序（例如，针对各种错误状况而被调用）。

图2D是根据本文中描述的实施例的可被配置为图形处理器和/或计算加速器的通用图形处理单元（GPGPU）270的框图。GPGPU 270可经由一个或多个系统和/或存储器总线与主机处理器（例如，一个或多个CPU 246）和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246共享的系统存储器，而存储器272是专用于GPGPU 270的装置存储器。在一个实施例中，装置存储器272和GPGPU 270内的组件可被映射到一个或多个CPU246可访问的存储器地址中。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包含内部直接存储器存取（DMA）控制器269，或者可包含逻辑以执行在其它情况下将由DMA控制器执行的操作。

GPGPU 270包含多个高速缓冲存储器，包含L2高速缓存253、L1高速缓存254、指令高速缓存255和共享存储器256，该共享存储器256的至少一部分也可被分区为高速缓冲存储器。GPGPU 270还包含多个计算单元260A-260N。每个计算单元260A-260N包含向量寄存器261、标量寄存器262、向量逻辑单元263和标量逻辑单元264的集合。计算单元260A-260N还可包含本地共享存储器265和程序计数器266。计算单元260A-260N可与常量高速缓存267耦合，该常量高速缓存267可被用于存储常量数据，所述常量数据是在GPGPU 270上执行的内核或着色器程序的运行期间将不改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的（cached）数据可被直接获取到标量寄存器262中。

在操作期间，一个或多个CPU 246可将命令写入已被映射到可访问地址空间中的GPGPU 270中的寄存器或存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将在GPGPU 270内如何处理那些命令。然后线程分派器258可被用于将线程分派到计算单元260A-260N，以执行那些命令。每个计算单元260A-260N可独立于其它计算单元执行线程。另外，每个计算单元260A-260N可被独立配置用于有条件的计算，并且可有条件地将计算的结果输出到存储器。在提交的命令完成时，命令处理器257可中断一个或多个CPU 246。

图3A-3C示出了由本文中描述的实施例提供的另外的图形处理器和计算加速器架构的框图。与本文中任何其它附图的元件具有相同参考标号（或名称）的图3A-3C的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。

图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或者可以是与多个处理核集成的图形处理器，或诸如但不限于存储器装置或网络接口的其它半导体装置。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包含用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包含用于将显示输出数据驱动到显示装置318的显示控制器302。显示控制器302包含用于一个或多个覆盖平面的硬件，以用于显示和组合用户接口元素或视频的多个层。显示装置318可以是内部或外部显示装置。在一个实施例中，显示装置318是头戴式显示装置，诸如虚拟现实（VR）显示装置或增强现实（AR）显示装置。在一些实施例中，图形处理器300包含视频编解码器引擎306以将媒体编码成一个或多个媒体编码格式、从一个或多个媒体编码格式将媒体解码、或者在一个或多个媒体编码格式之间对媒体进行转码，所述编码格式包含但不限于运动图像专家组（MPEG）格式（诸如，MPEG-2）、高级视频编码（AVC）格式（诸如，H.264/MPEG-4 AVC、H.265/HEVC）、开放媒体联盟（AOMedia）VP8、VP9以及电影与电视工程师协会（SMPTE）421M/VC-1和联合图像专家组（JPEG）格式（诸如，JPEG）以及运动JPEG（MJPEG）格式。

在一些实施例中，图形处理器300包含用于执行二维（2D）栅格化器操作（包含例如位边界块传送）的块图像传送（BLIT）引擎304。然而，在一个实施例中，使用图形处理引擎（GPE）310的一个或多个组件来执行2D图形操作。在一些实施例中，GPE 310是用于执行包含三维（3D）图形操作和媒体操作的图形操作的计算引擎。

在一些实施例中，GPE 310包含用于执行3D操作的3D流水线312，所述3D操作诸如使用作用于3D图元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线312包含可编程和固定功能元件，所述可编程和固定功能元件在元件内执行各种任务和/或派生（spawn）到3D/媒体子系统315的执行线程。虽然3D流水线312可被用于执行媒体操作，但GPE 310的实施例还包含特别用于执行媒体操作（诸如，视频后处理和图像增强）的媒体流水线316。

在一些实施例中，媒体流水线316包含固定功能或可编程逻辑单元以代替或者代表视频编解码器引擎306来执行一个或多个专用媒体操作，诸如视频解码加速、视频去交织和视频编码加速。在一些实施例中，媒体流水线316另外包含线程派生单元以派生用于在3D/媒体子系统315上执行的线程。派生的线程在3D/媒体子系统315中包含的一个或多个图形执行单元上执行用于媒体操作的计算。

在一些实施例中，3D/媒体子系统315包含用于执行由3D流水线312和媒体流水线316派生的线程的逻辑。在一个实施例中，流水线将线程执行请求发送到3D/媒体子系统315，所述3D/媒体子系统315包含线程分派逻辑，所述线程分派逻辑用于将各种请求仲裁（arbitrate）并分派到可用线程执行资源。执行资源包含用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统315包含用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包含共享存储器，所述共享存储器包含寄存器和可寻址存储器，以在线程之间共享数据并且存储输出数据。

图3B示出了根据本文中描述的实施例的具有拼贴（tiled）架构的图形处理器320。在一个实施例中，图形处理器320包含图形处理引擎集群322，所述图形处理引擎集群322在图形引擎贴片310A-310D内具有图3A的图形处理引擎310的多个实例。每个图形引擎贴片310A-310D可经由贴片互连323A-323F的集合而被互连。每个图形引擎贴片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器装置326A-326D。存储器装置326A-326D可使用任何图形存储器技术。例如，存储器装置326A-326D可以是图形双倍数据率（GDDR）存储器。存储器装置326A-326D在一个实施例中是高带宽存储器（HBM）模块，其可与其相应图形引擎贴片310A-310D一起在管芯上。在一个实施例中，存储器装置326A-326D是堆叠存储器装置，其可被堆叠在其相应图形引擎贴片310A-310D之上。在一个实施例中，如图11B-11D中进一步详细描述的，每个图形引擎贴片310A-310D和相关联存储器326A-326D驻留在单独的小芯片上，所述小芯片被接合到基础管芯或基础衬底。

图形处理引擎集群322可与片上或封装上组构互连324连接。组构互连324可能够实现在图形引擎贴片310A-310D与诸如视频编解码器306和一个或多个复制引擎304的组件之间的通信。复制引擎304可被用于将数据移出以下各项、将数据移入以下各项以及在以下各项之间移动数据：存储器装置326A-326D和在图形处理器320外的存储器（例如，系统存储器）。组构互连324还可被用于互连图形引擎贴片310A-310D。图形处理器320可可选地包含用于能够实现与外部显示装置318的连接的显示控制器302。图形处理器还可被配置为图形或计算加速器。在加速器配置中，可省略显示控制器302和显示装置318。

图形处理器320可经由主机接口328连接到主机系统。主机接口328可能够实现在图形处理器320、系统存储器和/或其它系统组件之间的通信。主机接口328可例如是PCIexpress总线或另一类型的主机系统接口。

图3C示出了根据本文中描述的实施例的计算加速器330。计算加速器330可包含与图3B的图形处理器320的架构类似性并且被优化用于计算加速。计算引擎集群332可包含计算引擎贴片340A-340D的集合，其包含被优化用于并行或基于向量的通用计算操作的执行逻辑。在一些实施例中，计算引擎贴片340A-340D不包含固定功能图形处理逻辑，虽然在一个实施例中，计算引擎贴片340A-340D中的一个或多个计算引擎贴片可包含用于执行媒体加速的逻辑。计算引擎贴片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的。图形计算引擎贴片340A-340D还可经由贴片互连323A-323F的集合被互连，并且可与组构互连324连接和/或通过组构互连324被互连。在一个实施例中，计算加速器330包含可被配置为装置范围高速缓存的大的L3高速缓存336。计算加速器330还可以以与图3B的图形处理器320类似的方式经由主机接口328连接到主机处理器和存储器。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎（GPE）410是图3A中示出的GPE 310的某一版本，并且还可表示图3B的图形引擎贴片310A-310D。与本文中任何其它附图的元件具有相同参考标号（或名称）的图4的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。例如，示出了图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可未被显式地包含在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合到GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或者包含该命令流转化器403，该命令流转化器403将命令流提供到3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器，或内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流转化器403接收来自存储器的命令，并且将命令发送到3D流水线312和/或媒体流水线316。命令是从存储用于3D流水线312和媒体流水线316的命令的环形缓冲器获取的指令（directive）。在一个实施例中，环形缓冲器可另外包含存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可包含对在存储器中存储的数据（诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象）的引用。3D流水线312和媒体流水线316通过经由相应流水线内的逻辑执行操作或者通过将一个或多个执行线程分派到图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包含图形核（例如，（一个或多个）图形核415A、（一个或多个）图形核415B）的一个或多个块，每个块包含一个或多个图形核。每个图形核包含：图形执行资源的集合，其包含用于执行图形和计算操作的通用和图形特定执行逻辑；以及固定功能纹理处理和/或机器学习和人工智能加速逻辑。

在各种实施例中，3D流水线312可包含用于通过处理指令并且将执行线程分派到图形核阵列414来处理一个或多个着色器程序（诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其它着色器程序）的固定功能和可编程逻辑。图形核阵列414提供执行资源的统一块以供在处理这些着色器程序中使用。图形核阵列414的（一个或多个）图形核415A-415B内的多用途执行逻辑（例如，执行单元）包含对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列414包含用于执行媒体功能（诸如，视频和/或图像处理）的执行逻辑。在一个实施例中，执行单元包含通用逻辑，该通用逻辑可编程以除图形处理操作外还执行并行通用计算操作。该通用逻辑可与在图1的（一个或多个）处理器核107或如图2A中的核202A-202N内的通用逻辑并行或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可将数据输出到在统一返回缓冲器（URB）418中的存储器。URB 418可存储用于多个线程的数据。在一些实施例中，URB 418可被用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可另外被用于在图形核阵列上的线程与在共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得该阵列包含可变数量的图形核，这些图形核各自基于GPE 410的目标功率和性能水平而具有可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可按需要来启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包含在图形核阵列中的图形核之间共享的多个资源。在共享功能逻辑420内的共享功能是硬件逻辑单元，所述硬件逻辑单元将专用补充功能性提供到图形核阵列414。在各种实施例中，共享功能逻辑420包含但不限于采样器421、数学422和线程间通信（ITC）423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。

至少在其中对给定专用功能的需求不足以包含在图形核阵列414内的情况下，实现共享功能。相反，该专用功能的单个实例化被实现为在共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并且包含在图形核阵列414内的功能的精确集合跨实施例而变化。在一些实施例中，由图形核阵列414广泛使用的共享功能逻辑420内的特定共享功能可被包含在图形核阵列414内的共享功能逻辑416内。在各种实施例中，图形核阵列414内的共享功能逻辑416可包含共享功能逻辑420内的一些或全部逻辑。在一个实施例中，可在图形核阵列414的共享功能逻辑416内重复共享功能逻辑420内的全部逻辑元件。在一个实施例中，排除了共享功能逻辑420以有利于图形核阵列414内的共享功能逻辑416。

执行单元

图5A-5B示出了根据本文中描述的实施例的线程执行逻辑500，其包含在图形处理器核中采用的处理元件的阵列。与本文中任何其它附图的元件具有相同参考标号（或名称）的图5A-5B的元件可以以本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。图5A-5B示出了线程执行逻辑500的概述，该线程执行逻辑500可代表利用图2B的每个子核221A-221F示出的硬件逻辑。图5A代表通用图形处理器内的执行单元，而图5B代表可在计算加速器内使用的执行单元。

如在图5A中所示出的，在一些实施例中，线程执行逻辑500包含着色器处理器502、线程分派器504、指令高速缓存506、包含多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512和数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求来启用或禁用一个或多个执行单元（例如，执行单元508A、508B、508C、508D到508N-1和508N中的任何执行单元）来动态地进行缩放。在一个实施例中，被包含的组件经由链接到组件中的每个组件的互连组构被互连。在一些实施例中，线程执行逻辑500包含通过指令高速缓存506、数据端口514、采样器510和执行单元508A-508N中的一个或多个到存储器（诸如，系统存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，508A）是独立可编程通用计算单元，其能执行多个同时硬件线程，同时为每个线程并行处理多个数据元素。在各种实施例中，执行单元508A-508N的阵列是可缩放的，以包含任何数量的各个执行单元。

在一些实施例中，执行单元508A-508N主要被用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且经由线程分派器504分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包含用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点、曲面细分或几何着色器分派到线程执行逻辑以用于处理。在一些实施例中，线程分派器504还可处理来自在执行的着色器程序的运行时间线程派生请求。

在一些实施例中，执行单元508A-508N支持指令集，所述指令集包含对许多标准3D图形着色器指令的本机支持，使得来自图形库（例如，Direct 3D和OpenGL）的着色器程序以最小的转换被执行。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）和通用处理（例如，计算和媒体着色器）。执行单元508A-508N中的每个执行单元能进行多发布（multi-issue）单指令多数据（SIMD）执行，并且多线程操作在面临更高时延存储器访问时能够实现高效的执行环境。每个执行单元内的每个硬件线程具有专用高带宽寄存器堆和相关联的独立线程状态。执行是对能进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其它杂项运算的流水线的每时钟多发布。在等待来自存储器或共享功能中的一个的数据时，执行单元508A-508N内的依赖性逻辑促使在等待的线程进行休眠，直到所请求的数据已被返回为止。当在等待的线程正在休眠时，硬件资源可专用于处理其它线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可执行用于像素着色器、片段着色器或另一类型的着色器程序（包含不同顶点着色器）的操作。各种实施例可应用于：通过作为使用SIMD的备选方案或者除使用SIMD之外还使用单指令多线程（SIMT）来使用执行。对SIMD核或操作的引用也可应用于SIMT或者应用于与SIMT组合的SIMD。

执行单元508A-508N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”或指令的通道的数量。执行通道是用于指令内的数据元素访问、掩蔽（masking）和流控制的执行的逻辑单元。通道的数量可独立于特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。

执行单元指令集包含SIMD指令。各种数据元素可作为打包数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，在对256位宽向量进行操作时，向量的256位被存储在寄存器中，并且执行单元对作为四个单独的54位打包数据元素（四字（QW）大小数据元素）、八个单独的32位打包数据元素（双字（DW）大小数据元素）、十六个单独的16位打包数据元素（字（W）大小数据元素）或三十二个单独的8位数据元素（字节（B）大小数据元素）的向量进行操作。然而，不同向量宽度和寄存器大小是可能的。

在一个实施例中，一个或多个执行单元可被组合成具有线程控制逻辑（507A-507N）的融合的执行单元509A-509N，该线程控制逻辑（507A-507N）对于融合的EU是公共的。多个EU可被融合成EU群组。融合的EU群组中的每个EU可被配置成执行单独的SIMD硬件线程。融合的EU群组中EU的数量可根据实施例而变化。另外，可每EU执行各种SIMD宽度，包含但不限于SIMD8、SIMD16和SIMD32。每个融合的图形执行单元509A-509N包含至少两个执行单元。例如，融合的执行单元509A包含第一EU 508A、第二EU 508B以及线程控制逻辑507A，该线程控制逻辑507A对第一EU 508A和第二EU 508B是公共的。线程控制逻辑507A控制在融合的图形执行单元509A上执行的线程，允许融合的执行单元509A-509N内的每个EU使用公共指令指针寄存器来执行。

线程执行逻辑500中包含一个或多个内部指令高速缓存（例如，506）以对用于执行单元的线程指令进行高速缓存。在一些实施例中，包含一个或多个数据高速缓存（例如，512）以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可在共享本地存储器511中存储显式管理的数据。在一些实施例中，包含采样器510以提供3D操作的纹理采样和媒体操作的媒体采样。在一些实施例中，采样器510包含专用纹理或媒体采样功能性，以在向执行单元提供采样的数据前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程派生和分派逻辑向线程执行逻辑500发送线程发起请求。一旦几何对象的群组已被处理并且栅格化成像素数据，着色器处理器502内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）便被调用于进一步计算输出信息，并且使结果被写入到输出表面（例如，颜色缓冲器、深度缓冲器、模板缓冲器等）。在一些实施例中，像素着色器或片段着色器计算要跨栅格化对象内插的各种顶点属性的值。在一些实施例中，着色器处理器502内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504向执行单元（例如，508A）分派线程。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口514提供存储器访问机制，以便线程执行逻辑500将经处理的数据输出至存储器以用于在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包含或者耦合到一个或多个高速缓冲存储器（例如，数据高速缓存512）来对数据进行高速缓存以用于经由数据端口的存储器访问。

在一个实施例中，执行逻辑500还可包含光线追踪器505，所述光线追踪器505可提供光线追踪加速功能性。光线追踪器505可支持包含用于光线生成的指令/功能的光线追踪指令集。该光线追踪指令集可与由图2C中的光线追踪核245支持的光线追踪指令集类似或不同。

图5B示出了根据实施例的执行单元508的示例性内部细节。图形执行单元508可包含指令获取单元537、通用寄存器堆阵列（GRF）524、架构寄存器堆阵列（ARF）526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元（FPU）534的集合以及在一个实施例中包含专用整数SIMD ALU 535的集合。GRF 524和ARF 526包含与可在图形执行单元508中是活动的每个同时硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，在ARF 526中维持每线程架构状态，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态（包含用于每个线程的指令指针）可被保持在ARF 526中的线程特定寄存器中。

在一个实施例中，图形执行单元508具有这样的架构，该架构是同时多线程（SMT）和细粒度交错多线程（IMT）的组合。该架构具有模块化配置，可在设计时基于每执行单元的寄存器的数量和同时线程的目标数量来对所述模块化配置进行微调，其中执行单元资源跨用于执行多个同时线程的逻辑被划分。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且多个逻辑线程可被指派到每个硬件线程。

在一个实施例中，图形执行单元508可共同发布多个指令，所述多个指令各自可以是不同的指令。图形执行单元线程508的线程仲裁器522可将指令分派给发送单元530、分支单元532或（一个或多个）SIMD FPU 534中的一个以用于执行。每个执行线程可访问GRF 524内的128个通用寄存器，其中每个寄存器可存储32个字节，其可作为32位数据元素的SIMD 8元素向量访问。在一个实施例中，每个执行单元线程可访问GRF 524内的4千字节，虽然实施例不限于此，并且在其它实施例中可提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区成可独立执行计算操作的七个硬件线程，虽然每执行单元的线程的数量还可根据实施例而变化。例如，在一个实施例中支持多达16个硬件线程。在其中七个线程可访问4千字节的实施例中，GRF 524可存储总共28千字节。在16个线程可访问4千字节的情况下，GRF 524可存储总共64千字节。灵活的寻址模式可允许对寄存器一起进行寻址以有效地构建更宽的寄存器或者表示跨步矩形块数据结构（strided rectangular block datastructure）。

在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作和其它较长时延系统通信。在一个实施例中，将分支指令分派给专用分支单元532以促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元508包含一个或多个SIMD浮点单元（（一个或多个）FPU）534以执行浮点运算。在一个实施例中，（一个或多个）FPU 534还支持整数计算。在一个实施例中，（一个或多个）FPU 534可SIMD执行多达M个数量的32位浮点（或整数）运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，（一个或多个）FPU中的至少一个提供扩展的数学能力以支持高吞吐量超越数学函数和双精度54位浮点。在一些实施例中，还存在8位整数SIMD ALU 535的集合，并且该组8位整数SIMD ALU 535可被特别地优化以执行与机器学习计算相关联的操作。

在一个实施例中，图形执行单元508的多个实例的阵列可在图形子核分组（例如，子切片）中被实例化。为了可缩放性，产品架构师可选定每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可跨多个执行通道执行指令。在另外的实施例中，在图形执行单元508上执行的每个线程是在不同的通道上被执行的。

图6示出了根据实施例的另外的执行单元600。执行单元600可以是供在例如如图3C中的计算引擎贴片340A-340D中使用的计算优化的执行单元，但不被限制为这样。执行单元600的变体还可用于如图3B中的图形引擎贴片310A-310D中。在一个实施例中，执行单元600包含线程控制单元601、线程状态单元602、指令获取/预获取单元603和指令解码单元604。执行单元600另外包含寄存器堆606，所述寄存器堆606存储可被指派到执行单元内的硬件线程的寄存器。执行单元600另外包含发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608可与图5B的图形执行单元508的发送单元530和分支单元532类似地操作。

执行单元600还包含计算单元610，所述计算单元610包含多个不同类型的功能单元。在一个实施例中，计算单元610包含ALU单元611，所述ALU单元611包含算术逻辑单元的阵列。ALU单元611可被配置成执行64位、32位和16位整数和浮点运算。整数和浮点运算可同时被执行。计算单元610还可包含脉动阵列612和数学单元613。脉动阵列612包含可用于以脉动方式执行向量或其它数据并行操作的数据处理单元的宽度W和深度D的网络。在一个实施例中，脉动阵列612可被配置成执行矩阵运算，诸如矩阵点积运算。在一个实施例中，脉动阵列612支持16位浮点运算及8位和4位整数运算。在一个实施例中，脉动阵列612可被配置成加速机器学习操作。在此类实施例中，脉动阵列612可被配置有对bfloat 16位浮点格式的支持。在一个实施例中，可包含数学单元613来以高效和比ALU单元611更低功率的方式执行数学运算的特定子集。数学单元613可包含可在由其它实施例提供的图形处理引擎的共享功能逻辑中找到的数学逻辑的变体（例如，图4的共享功能逻辑420的数学逻辑422）。在一个实施例中，数学单元613可被配置成执行32位和64位浮点运算。

线程控制单元601包含用于控制执行单元内线程的执行的逻辑。线程控制单元601可包含用于开始、停止和抢占执行单元600内线程的执行的线程仲裁逻辑。线程状态单元602可用于为被指派在执行单元600上执行的线程存储线程状态。在执行单元600内存储线程状态能够实现在线程变为阻塞或空闲时那些线程的快速抢占。指令获取/预获取单元603可从更高级别执行逻辑的指令高速缓存（例如，如图5A中的指令高速缓存506）获取指令。指令获取/预获取单元603还可基于当前在执行的线程的分析来发布对要被加载到指令高速缓存中的指令的预获取请求。指令解码单元604可被用于解码要由计算单元执行的指令。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码成组成的微操作（constituent micro-operation）。

执行单元600另外包含可由在执行单元600上执行的硬件线程使用的寄存器堆606。可跨用于执行在执行单元600的计算单元610内的多个同时线程的逻辑来划分寄存器堆606中的寄存器。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且多个逻辑线程可被指派到每个硬件线程。寄存器堆606的大小可基于支持的硬件线程的数量跨实施例而变化。在一个实施例中，寄存器重命名可被用于动态地将寄存器分配到硬件线程。

图7是示出根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框示出了一般被包含在执行单元指令中的组成部分，而虚线包含可选的或者仅被包含在指令的子集中的组成部分。在一些实施例中，描述和示出的指令格式700是宏指令，因为它们是供应给执行单元的指令，而与一旦指令被处理由指令解码产生的微操作相反。

在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式710的指令。基于所选择的指令、指令选项和操作数的数量，64位压缩指令格式730可用于一些指令。本机128位指令格式710提供对所有指令选项的访问，而采用64位格式730，一些选项和操作被限制。采用64位格式730的可用的本机指令随实施例而变化。在一些实施例中，使用索引字段713中索引值的集合来部分地压缩指令。执行单元硬件基于索引值来引用压缩表的集合，并且使用压缩表输出来重构采用128位指令格式710的本机指令。可使用指令的其它大小和格式。

对于每种格式，指令操作码712定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每个指令。例如，响应于相加指令，执行单元跨表示纹理元素或图片元素的每个颜色通道来执行同时加法运算。默认情况下，执行单元跨操作数的所有数据通道来执行每个指令。在一些实施例中，指令控制字段714能够实现对诸如通道选择（例如，断定（predication））和数据通道次序（例如，搅混（swizzle））之类的某些执行选项的控制。对于采用128位指令格式710的指令，执行大小字段716限制将被并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可供64位压缩指令格式730中使用。

一些执行单元指令具有多达三个操作数，这三个操作数包含两个源操作数src0720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中目的地中的一个是隐含的。数据操纵指令可具有第三源操作数（例如，SRC2 724），其中指令操作码712确定源操作数的数量。指令的最后源操作数可以是利用指令传递的立即（例如，硬编码的）值。

在一些实施例中，128位指令格式710包含访问/地址模式字段726，该访问/地址模式字段726指定例如使用直接寄存器寻址模式还是间接寄存器寻址模式。在使用直接寄存器寻址模式时，由指令中的位来直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包含访问/地址模式字段726，该访问/地址模式字段726指定指令的地址模式和/或访问模式。在一个实施例中，访问模式被用于定义指令的数据访问对齐。一些实施例支持包含16字节对齐的访问模式和1字节对齐的访问模式的访问模式，其中访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式中时，指令可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式中时，指令可将16字节对齐的寻址用于所有源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令要使用直接寻址还是间接寻址。在使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。在使用间接寄存器寻址模式时，可基于指令中的地址立即字段和地址寄存器值来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组，以简化操作码解码740。对于8位操作码，4、5和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码群组742包含数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑群组742共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令群组744（例如调用、跳（jmp））包含采用0010xxxxb（例如，0x20）形式的指令。杂项指令群组746包含指令的混合，包含采用0011xxxxb（例如，0x30）形式的同步指令（例如等待、发送）。并行数学指令群组748包含采用0100xxxxb（例如，0x40）的形式的逐组成部分的算术指令（例如，加、乘（mul））。并行数学群组748跨数据通道并行执行算术运算。向量数学群组750包含采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学群组对向量操作数执行诸如点积计算的算术。示出的操作码解码740在一个实施例中可用于确定执行单元的哪个部分将被用于执行解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。诸如光线追踪指令（未示出）的其它指令可被路由到执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。

图形流水线

图8是图形处理器800的另一实施例的框图。与本文中任何其它附图的元件具有相同参考标号（或名称）的图8的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。

在一些实施例中，图形处理器800包含几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850和渲染输出流水线870。在一些实施例中，图形处理器800是包含一个或多个通用处理核的多核处理系统内的图形处理器。通过对一个或多个控制寄存器（未示出）的寄存器写入或者经由通过环形互连802发布至图形处理器800的命令来控制图形处理器。在一些实施例中，环形互连802将图形处理器800耦合到其它处理组件，诸如其它图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器803将指令供应至几何流水线820或媒体流水线830的各个组件。

在一些实施例中，命令流转化器803指导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A-852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B具有附连的L1高速缓存851，所述L1高速缓存851对于每个阵列是特定的，或者在阵列之间被共享。高速缓存能被配置为数据高速缓存、指令高速缓存或被分区以在不同分区中含有数据和指令的单个高速缓存。

在一些实施例中，几何流水线820包含曲面细分组件以执行3D对象的硬件加速的曲面细分。在一些实施例中，可编程外壳着色器（programmable hull shader）811配置曲面细分操作。可编程域着色器817提供曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指导下进行操作，并且含有专用逻辑以基于作为到几何流水线820的输入而提供的粗略几何模型来生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则可绕过曲面细分组件（例如，外壳着色器811、曲面细分器813和域着色器817）。

在一些实施例中，完整几何对象可由几何着色器819经由分派给执行单元852A-852B的一个或多个线程来处理，或者可直接行进至裁剪器（clipper）829。在一些实施例中，几何着色器对整个几何对象进行操作，而不是如在图形流水线的先前阶段中对顶点或顶点的补片（patch）进行操作。如果曲面细分被禁用，则几何着色器819接收来自顶点着色器807的输入。在一些实施例中，几何着色器819可由几何着色器程序编程以在曲面细分单元被禁用时执行几何曲面细分。

在栅格化前，裁剪器829处理顶点数据。裁剪器829可以是具有裁剪和几何着色器功能的可编程裁剪器或固定功能裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试组件873分派像素着色器以将几何对象转换成逐像素表示。在一些实施例中，像素着色器逻辑被包含在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试组件873，并且经由流出单元823访问未栅格化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要组件之间传递的互连总线、互连组构或某种其它互连机构。在一些实施例中，执行单元852A-852B和相关联的逻辑单元（例如，L1高速缓存851、采样器854、纹理高速缓存858等）经由数据端口856互连，以执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858还可被配置为采样器高速缓存。

在一些实施例中，渲染输出流水线870含有栅格化器和深度测试组件873，该栅格化器和深度测试组件873将基于顶点的对象转换成相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包含用于执行固定功能三角形和线栅格化的窗口化器（windower）/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作组件877对数据执行基于像素的操作，尽管在一些实例中，与2D操作相关联的像素操作（例如，带有混合（blending）的位块图像传送）由2D引擎841执行，或者在显示时由显示控制器843使用覆盖显示平面代替。在一些实施例中，共享L3高速缓存875对于全部图形组件是可用的，从而允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包含媒体引擎837和视频前端834。在一些实施例中，视频前端834接收来自命令流转化器803的流水线命令。在一些实施例中，媒体流水线830包含单独的命令流转化器。在一些实施例中，视频前端834在将命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包含线程派生功能性来派生线程，以便经由线程分派器831分派到线程执行逻辑850。

在一些实施例中，图形处理器800包含显示引擎840。在一些实施例中，显示引擎840在处理器800的外部，并且经由环形互连802或某一其它互连总线或组构与图形处理器耦合。在一些实施例中，显示引擎840包含2D引擎841和显示控制器843。在一些实施例中，显示引擎840含有能独立于3D流水线操作的专用逻辑。在一些实施例中，显示控制器843与显示装置（未示出）耦合，该显示装置可以是系统集成的显示装置（如在膝上型计算机中），或者可以是经由显示装置连接器附连的外部显示装置。

在一些实施例中，几何流水线820和媒体流水线830可配置成基于多个图形和媒体编程接口执行操作，并且不特定于任何一个应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，还可为来自微软公司的Direct3D库提供支持。在一些实施例中，可支持这些库的组合。还可为开源计算机视觉库（OpenCV）提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将被支持。

图形流水线编程

图9A是示出根据一些实施例的图形处理器命令格式900的框图。图9B是示出根据实施例的图形处理器命令序列910的框图。图9A中的实线框示出了一般被包含在图形命令中的组成部分，而虚线包含可选的或者仅被包含在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包含用于标识命令的客户端902、命令操作代码（操作码）904和数据906的数据字段。一些命令中还包含子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节命令的进一步处理，并且将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包含存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元具有处理命令的对应处理流水线。一旦由客户端单元接收到命令，客户端单元便读取操作码904和子操作码905（如果子操作码905存在的话），以确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。对于一些命令，预期显式命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动确定至少一些命令的大小。在一些实施例中，经由双字的倍数来对齐命令。可使用其它命令格式。

图9B中的流程示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来设定、执行和终止图形操作的集合。仅出于示例的目的示出并描述了样本命令序列，因为实施例不限于这些特定命令或此命令序列。另外，命令可作为命令序列中的批量命令被发布，使得图形处理器将至少部分并发地处理命令的序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令（pipelineflush command）912开始，以促使任何活动的图形流水线完成该流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不并发地操作。执行流水线转储清除以促使活动的图形流水线完成任何未决命令。响应于流水线转储清除，图形处理器的命令解析器将暂停命令处理，直至活动的绘图引擎完成未决操作并且相关的读取高速缓存失效。可选地，可将渲染高速缓存中标记为“脏”的任何数据转储清除到存储器。在一些实施例中，流水线转储清除命令912可被用于流水线同步，或者在将图形处理器置于低功率状态前被使用。

在一些实施例中，在命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，除非上下文要为两个流水线发布命令，否则在发布流水线命令前，在执行上下文内仅要求一次流水线选择命令913。在一些实施例中，紧接经由流水线选择命令913的流水线切换之前，要求流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置图形流水线以用于操作，并且被用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活动的流水线的流水线状态。在一个实施例中，流水线控制命令914被用于流水线同步，并且在处理一批命令前从活动的流水线内的一个或多个高速缓冲存储器中清除数据。

在一些实施例中，返回缓冲器状态命令916被用于为相应流水线配置返回缓冲器的集合以写入数据。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，在处理期间这些操作将中间数据写入到所述一个或多个返回缓冲器。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包含选择要用于流水线操作的集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活动流水线而不同。基于流水线确定920，将命令序列定制到以3D流水线状态930开始的3D流水线922或者从媒体流水线状态940开始的媒体流水线924。

用于配置3D流水线状态930的命令包含3D状态设置命令，所述3D状态设置命令用于在处理3D图元命令之前要配置的顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态以及其它状态变量。至少部分基于使用中的特定3D API来确定这些命令的值。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过那些元件。

在一些实施例中，3D图元932命令被用于提交要由3D流水线处理的3D图元。经由3D图元932命令传递到图形处理器的命令和相关联的参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令被用于经由顶点着色器对3D图元执行顶点操作。为处理顶点着色器，3D流水线922将着色器执行线程分派到图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“go”或“kick”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以转储清除通过图形流水线的命令序列。3D流水线将执行3D图元的几何处理。一旦操作完成，所得到的几何对象便被栅格化，并且像素引擎对所得到的像素进行上色。对于那些操作，还可包含用于控制像素着色和像素后端操作的另外的命令。

在一些实施例中，在执行媒体操作时，图形处理器命令序列910沿着媒体流水线924路径。一般而言，用于媒体流水线924的编程的特定使用和方式取决于要执行的媒体或计算操作。可在媒体解码期间将特定媒体解码操作卸载到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来全部或部分地执行媒体解码。在一个实施例中，媒体流水线还包含用于通用图形处理器单元（GPGPU）操作的元件，其中图形处理器被用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与图形图元的渲染不是显式相关的。

在一些实施例中，以与3D流水线922类似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的命令的集合分派或放置到在媒体对象命令942之前的命令队列中。在一些实施例中，用于媒体流水线状态940的命令包含用于配置媒体流水线元件的数据，所述媒体流水线元件将被用于处理媒体对象。这包含用于配置媒体流水线内的视频解码和视频编码逻辑的数据，诸如编码和解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持使用到含有一批状态设置的“间接”状态元素的一个或多个指针。

在一些实施例中，媒体对象命令942将指针供应到媒体对象以便由媒体流水线处理。媒体对象包含存储器缓冲器，所述存储器缓冲器含有要处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有媒体流水线状态必须是有效的。一旦配置了流水线状态，并且将媒体对象命令942排队，便经由执行命令944或等效执行事件（例如，寄存器写入）来触发媒体流水线924。然后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。

图形软件架构

图10示出了根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包含3D图形应用1010、操作系统1020和至少一个处理器1030。在一些实施例中，处理器1030包含图形处理器1032和一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010含有一个或多个着色器程序，该一个或多个着色器程序包含着色器指令1012。着色器语言指令可采用高级着色器语言，诸如Direct3D的高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）等等。应用还包含采用适合由通用处理器核1034执行的机器语言的可执行指令1014。应用还包含由顶点数据定义的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的Microsoft® Windows®操作系统、专有的类UNIX操作系统或使用Linux内核的变体的开源类UNIX操作系统。操作系统1020可支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。Direct3D API在使用中时，操作系统1020使用前端着色器编译器1024来将采用HLSL的任何着色器指令1012编译成更低级着色器语言。编译可以是即时（JIT）编译或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间将高级着色器编译成低级着色器。在一些实施例中，以中间形式（诸如，由Vulkan API使用的标准可移植中间表示（SPIR）的版本）提供着色器指令1012。

在一些实施例中，用户模式图形驱动器1026含有用于将着色器指令1012转换成硬件特定表示的后端着色器编译器1027。OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递到用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可由存储在机器可读介质上的代表性代码来实现，该代表性代码表示和/或定义诸如处理器的集成电路内的逻辑。例如，机器可读介质可包含表示处理器内的各种逻辑的指令。在由机器读取时，指令可促使机器制作逻辑以执行本文中描述的技术。称为“IP核”的此类表示是用于集成电路的逻辑的可重复使用单元，该可重复使用单元可作为对集成电路的结构进行描述的硬件模型而被存储在有形机器可读介质上。可将硬件模型供应至各种客户或制造设施，所述客户或制造设施将硬件模型加载在制造集成电路的制作机器上。可制作集成电路，使得电路执行与本文中描述的实施例中的任何实施例相关联的所描述的操作。

图11A是示出根据实施例的可被用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可被用于生成可被并入到更大的设计中或被用于构造整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施1130可生成采用高级编程语言（例如，C/C++）的IP核设计的软件仿真1110。软件仿真1110可被用于使用仿真模型1112来设计、测试和验证IP核的行为。仿真模型1112可包含功能、行为和/或时序仿真。然后可从仿真模型1112创建或合成寄存器传送级（RTL）设计1115。RTL设计1115是对硬件寄存器之间的数字信号流进行建模的集成电路的行为的抽象，包含使用建模的数字信号执行的相关联的逻辑。除RTL设计1115外，还可创建、设计或合成处于逻辑级或晶体管级的较低级设计。因此，初始设计和仿真的特定细节可变化。

可由设计设施将RTL设计1115或等效物进一步合成为硬件模型1120，该硬件模型1120可采用硬件描述语言（HDL）或物理设计数据的某种其它表示。可进一步对HDL进行仿真或测试以验证IP核设计。可使用非易失性存储器1140（例如，硬盘、闪速存储器或任何非易失性存储介质）来存储IP核设计以用于递送到第三方制作设施1165。备选的是，可通过有线连接1150或无线连接1160（例如，经由因特网）来传送IP核设计。制作设施1165然后可制作至少部分基于IP核设计的集成电路。制作的集成电路可被配置成执行根据本文中描述的至少一个实施例的操作。

图11B示出了根据本文中描述的一些实施例的集成电路封装组装件1170的截面侧视图。集成电路封装组装件1170示出了如本文中描述的一个或多个处理器或加速器装置的实现。封装组装件1170包含连接到衬底1180的硬件逻辑1172、1174的多个单元。逻辑1172、1174可至少部分地以可配置逻辑或固定功能性逻辑硬件实现，并且可包含本文中描述的（一个或多个）处理器核、（一个或多个）图形处理器或其它加速器装置中的任何装置的一个或多个部分。逻辑1172、1174的每个单元可在半导体管芯内被实现，并且经由互连结构1173与衬底1180耦合。互连结构1173可被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可包含互连，该互连诸如但不限于凸块（bump）或柱。在一些实施例中，互连结构1173可被配置成路由电信号，诸如，例如与逻辑1172、1174的操作相关联的输入/输出（I/O）信号和/或功率或接地信号。在一些实施例中，衬底1180是环氧基层压衬底（epoxy-basedlaminate substrate）。在其它实施例中，衬底1180可包含其它合适类型的衬底。封装组装件1170可经由封装互连1183被连接到其它电气装置。封装互连1183可被耦合到衬底1180的表面，以将电信号路由到其它电气装置，诸如主板、其它芯片组或多芯片模块。

在一些实施例中，逻辑1172、1174的单元与桥1182电耦合，该桥1182被配置成在逻辑1172、1174之间路由电信号。桥1182可以是为电信号提供路线（route）的密集互连结构。桥1182可包含由玻璃或合适的半导体材料构成的桥衬底。可在桥衬底上形成电路由部件（electrical routing feature），以在逻辑1172、1174之间提供芯片到芯片连接。

虽然示出了逻辑1172、1174的两个单元和桥1182，但是本文中描述的实施例可包含在一个或多个管芯上的更多或更少逻辑单元。由于当逻辑被包含在单个管芯上时可排除桥1182，因此可通过零个或多于零个桥来连接一个或多个管芯。备选的是，可通过一个或多个桥来连接多个管芯或逻辑单元。另外，在其它可能配置（包含三维配置）中可将多个逻辑单元、管芯和桥连接在一起。

图11C示出了包含连接到衬底1180（例如，基础管芯）的硬件逻辑小芯片的多个单元的封装组装件1190。如本文中描述的图形处理单元、并行处理器和/或计算加速器可由单独制造的多样化的硅小芯片构成。在此上下文中，小芯片是至少部分封装的集成电路，其包含可与其它小芯片被组装到更大封装中的逻辑的不同单元。带有不同IP核逻辑的小芯片的多样化集合可被组装到单个装置中。另外，可使用有源内插器（interposer）技术将小芯片集成到基础管芯或基础小芯片中。本文中描述的概念能够实现GPU内的不同形式的IP之间的互连和通信。可使用不同工艺技术来制造并且在制造期间构成IP核，这避免了将多个IP（特别是在带有若干特点（flavors）IP的大的SoC上）汇聚到相同制造工艺的复杂性。能够实现多个工艺技术的使用改进了推向市场的时间，并且提供了创建多个产品SKU的有成本效益的方式。另外，解聚的IP更易于独立地被功率选通，在给定工作负载上不在使用中的组件可被断电，从而降低总体功率消耗。

硬件逻辑小芯片可包含专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174和/或存储器小芯片1175。硬件逻辑小芯片1172和逻辑或I/O小芯片1174可至少部分地用可配置逻辑或固定功能性逻辑硬件实现，并且可包含（一个或多个）处理器核、（一个或多个）图形处理器、并行处理器或本文中描述的其它加速器装置中的任何的一个或多个部分。存储器小芯片1175可以是DRAM（例如，GDDR、HBM）存储器或高速缓冲（SRAM）存储器。

每个小芯片可被制作为单独的半导体管芯，并且经由互连结构1173与衬底1180耦合。互连结构1173可被配置成在各种小芯片与衬底1180内的逻辑之间路由电信号。互连结构1173可包含互连，诸如但不限于凸块或柱。在一些实施例中，互连结构1173可被配置成路由电信号，诸如，例如与逻辑、I/O和存储器小芯片的操作相关联的输入/输出（I/O）信号和/或功率或接地信号。

在一些实施例中，衬底1180是环氧基层压衬底。在其它实施例中，衬底1180可包含其它合适类型的衬底。封装组装件1190可经由封装互连1183被连接到其它电气装置。封装互连1183可被耦合到衬底1180的表面，以将电信号路由到其它电气装置，诸如主板、其它芯片组或多芯片模块。

在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥1187被电耦合，该桥1187被配置成在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥1187可以是为电信号提供路由的密集互连结构。桥1187可包含由玻璃或合适的半导体材料构成的桥衬底。可在桥衬底上形成电路由部件，以在逻辑或I/O小芯片1174与存储器小芯片1175之间提供芯片到芯片连接。桥1187还可被称为硅桥或互连桥。例如，在一些实施例中，桥1187是嵌入式多管芯互连桥（EMIB）。在一些实施例中，桥1187可只是从一个小芯片到另一小芯片的直接连接。

衬底1180可包含用于I/O 1191、高速缓冲存储器1192和其它硬件逻辑1193的硬件组件。组构1185可被嵌入在衬底1180中以能够实现在各种逻辑小芯片与衬底1180内的逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、组构1185、高速缓存、桥和其它硬件逻辑1193可被集成到基础管芯中，该基础管芯被层叠在衬底1180之上。

在各种实施例中，封装组装件1190可包含由组构1185或一个或多个桥1187互连的更少或更多数量的组件和小芯片。封装组装件1190内的小芯片可按在3D或2.5D布置来进行布置。一般而言，桥结构1187可被用于促进在例如逻辑或I/O小芯片与存储器小芯片之间的点到点互连。组构1185可被用于将各种逻辑和/或I/O小芯片（例如，小芯片1172、1174、1191、1193）与其它逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓冲存储器1192可充当用于封装组装件1190的全局高速缓存、分布式全局高速缓存的一部分或者充当用于组构1185的专用高速缓存。

图11D示出了根据实施例的包含可互换小芯片1195的封装组装件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化槽中。基础小芯片1196、1198可经由桥互连1197被耦合，该桥互连1197可类似于本文中描述的其它桥互连，并且可例如是EMIB。存储器小芯片还可经由桥互连被连接到逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连组构通信。基础小芯片可各自支持采用标准化格式的一个或多个槽以用于逻辑或I/O或存储器/高速缓存中的一个。

在一个实施例中，可将SRAM和功率递送电路制作到基础小芯片1196、1198中的一个或多个基础小芯片中，所述基础小芯片1196、1198可使用相对于堆叠在基础小芯片之上的可互换小芯片1195不同的工艺技术来被制作。例如，可使用更大的工艺技术来制作基础小芯片1196、1198，而可使用更小的工艺技术来制作可互换小芯片。可互换小芯片1195中的一个或多个可互换小芯片可以是存储器（例如，DRAM）小芯片。可基于针对使用封装组装件1194的产品的功率和/或性能，为封装组装件1194选择不同存储器密度。另外，可基于针对产品的功率和/或性能，在组装时选择带有不同数量的类型的功能单元的逻辑小芯片。另外，可将含有不同类型的IP逻辑核的小芯片插入到可互换小芯片槽中，能够实现可混合并匹配不同技术IP块的混合处理器设计。

示例性片上系统集成电路

图12和图13A-13B示出了根据本文中描述的各种实施例的可使用一个或多个IP核来制作的示例性集成电路以及相关联的图形处理器。除了所示出的内容外，还可包含其它逻辑和电路，包含另外的图形处理器/核、外设接口控制器或通用处理器核。

图12是示出了根据实施例的可使用一个或多个IP核来制作的示例性片上系统集成电路1200的框图。示例性集成电路1200包含一个或多个应用处理器1205（例如，CPU）、至少一个图形处理器1210，并且可另外包含图像处理器1215和/或视频处理器1220，以上处理器中的任何处理器可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包含外设或总线逻辑，所述外设或总线逻辑包含USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路可包含耦合到高清晰度多媒体接口（HDMI）控制器1250和移动工业处理器接口（MIPI）显示接口1255中的一个或多个的显示装置1245。可通过包含闪速存储器和闪速存储器控制器的闪速存储器子系统1260来提供存储。可经由存储器控制器1265提供存储器接口以便访问SDRAM或SRAM存储器装置。一些集成电路另外包含嵌入式安全引擎1270。

图13A-13B是示出了根据本文中描述的实施例的供SoC内使用的示例性图形处理器的框图。图13A示出了根据实施例的可使用一个或多个IP核来制作的片上系统集成电路的示例性图形处理器1310。图13B示出了根据实施例的可使用一个或多个IP核来制作的片上系统集成电路的另外的示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是更高性能图形处理器核的示例。图形处理器1310、1340中的每个图形处理器可以是图12的图形处理器1210的变体。

如图13A中所示出的，图形处理器1310包含顶点处理器1305和一个或多个片段处理器1315A-1315N（例如，1315A、1315B、1315C、1315D到1315N-1和1315N）。图形处理器1310可经由单独的逻辑执行不同着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段（例如，像素）着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并且生成图元和顶点数据。（一个或多个）片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生在显示装置上显示的帧缓冲（framebuffer）。在一个实施例中，（一个或多个）片段处理器1315A-1315N被优化以执行如OpenGL API中提供的片段着色器程序，所述片段着色器程序可被用于执行与如针对在Direct 3D API中提供的像素着色器程序类似的操作。

图形处理器1310另外包含一个或多个存储器管理单元（MMU）1320A-1320B、（一个或多个）高速缓存1325A-1325B和（一个或多个）电路互连1330A-1330B。一个或多个MMU1320A-1320B为图形处理器1310（包含为顶点处理器1305和/或（一个或多个）片段处理器1315A-1315N）提供虚拟地址到物理地址映射，这些处理器除了引用在一个或多个高速缓存1325A-1325B中存储的顶点或图像/纹理数据之外还可引用在存储器中存储的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可与系统内的其它MMU同步，所述其它MMU包含与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU，使得每个处理器1205-1220可参与到共享或统一的虚拟存储器系统中。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或者经由直接连接来与SoC内的其它IP核通过接口连接。

如图13B所示出的，图形处理器1340包含图13A的图形处理器1310的一个或多个MMU 1320A-1320B、（一个或多个）高速缓存1325A-1325B和（一个或多个）电路互连1330A-1330B。图形处理器1340包含提供统一的着色器核架构的一个或多个着色器核1355A-1355N（例如，1355A、1355B、1355C、1355D、1355E、1355F直到1355N-1和1355N），在该统一的着色器核架构中单个核或类型或核可执行全部类型的可编程着色器代码，所述可编程着色器代码包含用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可在实施例和实现之间变化。另外，图形处理器1340包含：核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着色器核1355A-1355N的线程分派器；以及用于为基于贴片的渲染加速拼贴操作（tiling operation）的拼贴单元（tiling unit）1358，在该基于贴片的渲染中，用于场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间相干性或优化内部高速缓存的使用。

具有多级依赖性的并发工作负载调度

节点当中的同步可涉及在第二节点开始执行之前等待第一节点清除其依赖性。例如，在生产者/消费者模型中，消费者等待生产者在消费者开始取得进展之前发信号通知完成。这种同步可使用例如信号量（semaphore）等待命令或依赖性解决（dependencyresolution）指令来实现，在一些情况下，所述信号量等待命令或依赖性解决指令可互换使用。

信号量等待命令允许任何指定的执行单元或引擎的上下文的执行在命令流内的精确位置处暂停。防止引擎从命令流中的精确位置向前前进，直到在预先指派的存储器位置中更新期望值为止。在一些示例中，信号量等待命令可以是放置于执行的命令流中的MI_SEMAPHORE_WAIT命令。例如，MI_SEMAPHORE_WAIT至少在Intel®开源HD图形（Open SourceHD Graphics）和Intel Iris^TM Plus图形，程序员参考手册，修订版1.0（2017）中被引用。

信号量等待命令可具有相关联的信号量存储器地址、信号量数据和比较运算符。在执行命令流中的信号量等待命令时，执行引擎从由命令指示的信号量存储器地址提取数据，并且然后将数据与内联信号量数据进行比较。如果比较通过，则引擎移动到跟随等待命令的下一个命令。

例如，节点可由线程派生指令来表示，该线程派生指令出于计算目的而分散线程。COMPUTE_WALKER命令的示例可以是由驱动器向GPU发出以出于计算目的而派生线程的命令，诸如线程派生指令。例如，计算的各个元素可被分组在一起（诸如8、16或32个线程或其它数量的线程），以执行SIMD操作。线程可以是SIMD8、16或32（或其它数量）。例如，对于64个乘法运算，可派生8x SIMD8线程、4x SIMD16线程或2x SIMD32线程。在其它API或硬件平台中的类似术语被称为波。GPU驱动器将COMPUTE_WALKER命令（或令牌）写入到存储器中的命令缓冲器中，并且GPU提取所述命令并处理所述命令以用于执行。

然而，信号量等待命令可阻止解析命令缓冲器以及调度跟随信号量等待命令的命令或指令，直到依赖性完成为止。在一些情况下，发起可被并行调度的计算元素处理程序（例如，波或SIMD指令）的独立线程派生指令（例如，COMPUTE_WALKER）或令牌、命令或IO事务受信号量等待指令的影响，由此一个或多个独立指令被延迟地分派，即使它们对所完成的指令没有依赖性。由于由GPU执行命令缓冲器中的指令的线性性质，避免不相关节点之间的指令开始的不必要延迟是具有挑战性的。预测将让步于最低执行时间的适当命令序列可能是猜测（guess-work）。因此，GPU利用率可能是次优的，因为由信号量等待命令不必要地延迟了可执行指令。

图14描绘了依赖性图的示例。依赖性图示例可表示神经网络、图形图像生成、图像识别、机器学习或具有依赖性的任何应用中的操作。例如，依赖性图可表示至少使用OpenCL、CUDA®、TensorFlow、scikit-Leary、Keras或PyTorch编程语言编写的程序中的关系。依赖性图可由GPU驱动器软件生成为线性命令缓冲器（例如，GPU指令的列表），其中节点由GPU以串行化方式（例如，一个接一个）调度。在一些示例中，CPU可发起命令缓冲器的形成。

在图14的示例中，指令B、C和D具有对指令A的依赖性并且在完成指令A之后开始执行；指令E具有对指令C的依赖性，并且在完成指令C之后开始执行；指令F具有对指令D的依赖性，并且在完成指令D之后开始执行；并且指令G具有对指令B、E和F的依赖性，并且在指令B、E和F完成之后开始执行。

在依赖性图中，节点被表示为线程派生指令（例如，COMPUTE_WALKER）。在解析线程派生指令并向所有相关联的硬件线程（例如，执行单元）提交指令之后，GPU继续从命令缓冲器获取后续命令，而不管硬件线程的完成。在一些环境中，依赖性的管理通过使用依赖性解决命令来处置。依赖性解决命令可延迟指令的执行，直到在存储器位置中写入了指示其依赖性被清除的值为止。如果在图中（诸如在节点A和B之间）存在依赖性，则依赖性解决指令被用于停止节点B直到节点A完成为止。在一些示例中，节点的完成由POST_SYNC表示，其表明COMPUTE_WALKER命令本身是异步的。

因此，依赖性解决指令在GPU中停止，直到满足给定条件为止，这防止后续指令的向前进行。一些GPU可并行执行多个节点。但是使用依赖性解决指令的依赖性处置模型限制并行指令的完成时间。

在一些情况下，对于给定命令缓冲器，即使存在一个停止依赖性解决指令，如果存在多级并行性，则停止不相关的命令。关于图15和图16描述的示例示出了不相关命令的停止。

图15描绘了节点依赖性的示例。在该示例中，节点B依赖于节点A，而节点D依赖于节点C。然而，节点C独立于节点A和节点B。当在命令缓冲器中使用依赖性解决指令来表示节点B对节点A的依赖性时，可能发生指令C的停止。例如，在示例1中，命令缓冲器中的示例指令排序如下。

示例1

GPU指令
	COMPUTE WALKER A
MI_SEMAPHORE_WAIT(A)
	COMPUTE WALKER B
COMPUTE WALKER C
	MI_SEMAPHORE_WAIT (C)
COMPUTE_WALKER D

节点C独立于A，但是依赖性解决指令MI_SEMAPHORE_WAIT（A）命令使节点C停止，直到MI_SEMAPHORE_WAIT（A）被清除为止。在MI_SEMAPHORE_WAIT（A）之后的任何指令等待，这使C停止。节点D依赖于节点C的完成，因此，对于节点C的完成，停止节点D是可接受的。

图16描绘了在开始执行之前等待所花费的时间的示例。在关于示例1描述的示例命令排序中，依赖性解决MI_SEMAPHORE_WAIT（A）命令的使用使指令B和指令C等待指令A的完成。指令B正确地等待指令A的完成。但是指令C也停止直到指令A完成为止。指令C受MI_SEMAPHORE_WAIT（A）的影响。然而，指令C独立于指令A的完成并且其等待是不必要的。指令C可在时间0开始，并且在时间2完成，而不是在时间7完成。

示例2的命令序列通过将指令C排序在指令A之后并且在依赖性解决命令之前，来移除指令A的完成对指令C的开始执行的依赖性。命令C可与命令A并发地执行。第一执行的依赖性解决命令用于命令C的完成，而不是命令A的完成，以避免在命令A之后分派命令D。

示例2

GPU指令
	COMPUTE WALKER A
COMPUTE WALKER C
	MI_SEMAPHORE_WAIT(C)
COMPUTE WALKER D
	MI_SEMAPHORE_WAIT (A)
COMPUTE_WALKER B

图17描述了示例2的命令序列的完成时间的示例。改变命令序列导致更快的完成时间，由此指令C在时间0开始并在时间2完成，而不是在时间7完成，并且所有指令到时间7而不是时间9时完成。然而，示例2的该命令排序可能要求改变应用及其命令提交方案，以允许防止阻塞的命令执行并行性。

然而，GPU驱动器不知道哪个节点（A或C）将首先完成，并且不能预测是否延迟A或C。在此命令序列下，如果命令C的执行比命令A的执行花费更长时间，则GPU必须在开始命令B之前等待命令C完成。由于驱动器不能预测执行时间，因此排序可能是次优的，并且导致命令的停止。

图18描绘了关于图14描述的节点图的示例命令序列的各种命令的完成的另一示例。

版本1

GPU 指令	执行时间（并行）[ms]	等待时间[ms]
			COMPUTE WALKER A	2	-
MI_SEMAPHORE_WAIT (A)	-	2
			COMPUTE WALKER B	2	-
COMPUTE WALKER C	5	-
			COMPUTE WALKER D	2	-
MI_SEMAPHORE_WAIT (C)	-	5
			COMPUTE WALKER E	2	-
MI_SEMAPHORE_WAIT (D)	-	0 – 已经完成
			COMPUTE WALKER F	5	-
MI_SEMAPHORE_WAIT (B)	-	0 – 已经完成
			MI_SEMAPHORE_WAIT (E)	-	2
MI_SEMAPHORE_WAIT (F)	-	3
			COMPUTE WALKER G	1	-

在该示例中，完成的总时间是13毫秒。在版本1的该命令序列中，COMPUTE_WALKERF的开始受指令COMPUTE_WALKER C的完成时间影响。

图19描绘了关于图14所描述的节点图的示例命令序列的各种命令的完成的另一示例，但是对于命令序列的版本2具有依赖性解决命令被放置在与版本1的位置不同的位置。

版本2

GPU指令	执行时间（并行）[ms]	等待时间 [ms]
			COMPUTE WALKER A	2	-
MI_SEMAPHORE_WAIT (A)	-	2
			COMPUTE WALKER B	2	-
COMPUTE WALKER C	5	-
			COMPUTE WALKER D	2	-
MI_SEMAPHORE_WAIT (D)	-	2
			COMPUTE WALKER F	5	-
MI_SEMAPHORE_WAIT (C)	-	3
			COMPUTE WALKER E	2	-
MI_SEMAPHORE_WAIT (B)	-	0 – 已经完成
			MI_SEMAPHORE_WAIT (E)	-	2
MI_SEMAPHORE_WAIT (F)	-	2
			COMPUTE WALKER G	1	-

与版本1的示例的13毫秒相对，在该示例版本2中，完成的总时间是10毫秒。对于版本2，与版本1相比，COMPUTE_WALKER F被更早调度，并且在COMPUTE_WALKER C之前，但是依赖于命令D的完成。

仅基于图视图的命令执行的调度可能达不到最低完成时间，因为在图执行之前不知道任何命令的执行时间。在GPU驱动器基于图形视图调度命令的情况下，驱动器不能预测任何线程分派命令（例如，COMPUTE_WALKER）的执行时间。因此，基于图形视图，驱动器可能不能预测最大化GPU利用率并最小化完成时间的调度次序。

各种实施例规定（provide for）用于一个或多个命令的图的命令生成，该命令生成考虑在调度依赖命令的执行之前是否已经完成命令。例如，依赖命令可以是发起计算元素处理程序的独立线程派生指令（例如，COMPUTE_WALKER）或令牌、命令或IO事务（例如，波或SIMD指令）。因此，不需要发生等待或停止命令或猜测关于正确的执行次序。各种实施例移除、丢弃或跳过MI_SEMAPHORE_WAIT或停止其它指令直到命令完成为止的其它依赖性解决命令。代替使用依赖性解决命令，将条件命令插入到命令缓冲器中，所述条件命令引起以下中的一个或多个：检查是否已经发生节点的执行或者检查是否已经完成节点的一个或多个依赖性。各种实施例动态地适应于GPU的能力，因为当存在空闲资源时立即执行所有依赖内核。

各种实施例移除等待命令并将命令放置到具有依赖性清除指令的异步队列中，所述依赖性清除指令在调度供GPU执行的命令之前检查是否解决了命令的任何依赖性。各种实施例还允许多个级别上的依赖性解决。GPU可执行来自队列的循环以检查队列中的每个命令以确定是否解决了依赖性。如果满足给定命令（例如，线程分派）的所有依赖性，那么GPU许可给定命令被调度以执行并且从队列中移除给定命令。可以以异步方式执行给定命令的依赖性的解决，以虑及高效的依赖性解决。通过移除所生成的命令缓冲器中的停止（阻塞）行为，各种实施例可减少由于等待、停止或依赖性解决命令而导致的调度延迟。

在一些示例中，现有应用不需要被修改，并且可向GPU或其它处理器提交命令，并且驱动器可提供命令执行以动态地解决高效的依赖性解决。

各种实施例可至少减少深度神经网络（DNN）工作负载的完成时间，所述深度神经网络（DNN）工作负载涉及具有可并行运行的许多节点的复杂图。

图20描绘了示例系统。计算平台2000可使用一个或多个处理器2002、存储器2010和图形处理单元（GPU）2020。各种连接可耦合处理器2002、存储器2010和GPU 2020。例如，互连、总线、组构或网络可用作连接。计算平台2000可以是由分布式计算资源形成的复合平台。例如，可使用任何连接，诸如：以太网（IEEE 802.3）、远程直接存储器访问（RDMA）、InfiniBand、因特网广域RDMA协议（iWARP）、快速UDP因特网连接（QUIC）、融合以太网上的RDMA（RoCE）、外围组件互连express（PCIe）、英特尔快速互连（QuickPath Interconnect）（QPI）、英特尔超路径互连（Ultra Path Interconnect）（UPI）、英特尔片上系统组构（IOSF）、OmniPath、计算快速链路（Compute Express Link）（CXL）、HyperTransport、高速组构、NVLink、高级微控制器总线架构（AMBA）互连、OpenCAPI、Gen-Z、加速器高速缓存一致互连（CCIX）、3GPP长期演进（LTE）（4G）、3GPP 5G及其变型。

处理器2002可包含任何类型的中央处理单元（CPU）、核、图形处理单元（GPU）、现场可编程门阵列（FPGA）或专用集成电路（ASIC）。存储器2010可以是任何类型的易失性或非易失性存储器，其包含永久性存储器和字节可寻址存储器。在一些示例中，处理器2002可执行操作系统（OS）2004和应用2008。在一些示例中，操作系统2004可以是Linux®、Windows®服务器、FreeBSD、Andriod®、MacOS、iOS®或任何其它操作系统中的任何一个。操作系统2004可在虚拟化执行环境内或在虚拟化执行环境外运行。

虚拟化执行环境可至少包含虚拟机或容器。虚拟机（VM）可以是运行操作系统和一个或多个应用的软件。VM可由规范、配置文件、虚拟盘文件、非易失性随机存取存储器（NVRAM）设置文件和日志文件定义，并且由主机计算平台的物理资源来支持。VM可以是安装在软件上的模仿专用硬件的OS或应用环境。最终用户在虚拟机上具有与他们将在专用硬件上具有的体验相同的体验。被称为管理程序（hypervisor）的专用软件完全仿真PC客户端或服务器的CPU、存储器、硬盘、网络和其它硬件资源，从而使虚拟机能够共享资源。管理程序可仿真彼此隔离的多个虚拟硬件平台，从而允许虚拟机在相同下层物理主机上运行Linux®和Windows®服务器操作系统。

容器可以是应用、配置和依赖性的软件包，因此应用在一个计算环境上可靠地运行到另一个计算环境。容器可共享安装在服务器平台上的操作系统，并且作为隔离的进程运行。容器可以是包含软件需要运行的所有东西的软件包，诸如系统工具、库和设置。

应用2008可以是任何类型的应用，包含媒体流转化应用（例如，视频或音频）、虚拟现实应用（包含耳机和声音发射器）、增强现实应用、视频或音频会议应用、视频游戏应用、图像处理或编辑应用、或机器学习（ML）推理模型。应用2008可根据任何编程语言来编程，所述编程语言诸如但不限于OpenGL、OpenCL、DirectX、Python、DPC + +、TensorFlow、Metal或任何着色器或机器学习语言。在一些示例中，应用可请求检索或存储数据、处理数据、训练机器学习模型、使用机器学习模型进行推理、或者使用诸如处理器2002、存储器2010和GPU2020之类的平台资源生成图像数据。

GPU驱动器2006可将来自应用2008的命令提供到命令缓冲器2012中以便由执行单元（EU）2024执行。根据一些实施例，驱动器2006可移除至少一个依赖性解决命令，并且包含分支命令，由此GPU 2020执行缓冲器2012中的命令以执行条件解决循环，以确定在调度供GPU 2020执行的依赖性指令之前，是否清除了依赖或条件指令或命令（例如，具有一个或多个依赖性的任何指令）的所有依赖性。例如，依赖命令可以是发起计算元素处理程序的独立线程派生指令（例如，COMPUTE_WALKER）或令牌、命令或IO事务（例如，波或SIMD指令）。由依赖命令执行的操作还包含：存储器复制、视频解码、视频编码、绘制3D三角形等。

例如，为了解决依赖性，根据各种实施例的驱动器2006使用以下指令中的一个或多个，而不是使用依赖性解决指令。参数可存储在GPU寄存器或系统存储器中。

GPU指令	参数	使用
			解析命令流开始指令（例如BB_START）	（命令缓冲器位置，命令缓冲器级别）	设置级别（例如，级别1或级别2）并跳转到特定命令缓冲器位置的跳转命令。可使用多于2个级别。级别可用于提供嵌套（nesting）或子例程或子任务。
条件终止命令流指令（例如，COND_BB_END）	（条件，退出的级别）	条件满足的检查。在满足给定条件时，从指定的命令缓冲器级别（例如，级别1或级别2）退出。第一级退出终止整个循环。第二级退出返回到下一个一级指令。如果不满足条件，则忽略指令。
			命令流结束指令（例如，BB_END）	退出的级别号	无条件退出到指定级别。
内部寄存器更新指令（例如，MI_STORE_DATA_IMM）	（操作类型，存储器位置）	指令更新节点状态。存储器位置可存储计数器或节点状态（例如，未调度的、调度的或完成的）。对于计数器，操作类型可递减。对于节点状态，可将操作类型设置为未调度的、调度的或完成的。

级别可表示嵌套操作的调用深度。执行子任务增加了级别。可支持任意数量的级别。

根据各种实施例，表示命令缓冲器2012中命令的执行的示例伪代码如下。

bool keepRunning = true;

do {

if (task[0] is ready) {

execute child task[0];

}

if (task[1] is ready) {

execute child task[1];

}

…

If (task[N] is ready) {

execute child task[n];

}

} while( keepRunning );

child_task[0..N] 可以是任何依赖命令。

GPU 2020可乱序执行命令缓冲器2012中的命令。根据一些实施例，查询命令缓冲器2012的至少一个命令槽或位置以查看命令是否因为其所有依赖性都被解决而准备好执行。如果命令未准备好执行，则GPU 2020检查命令缓冲器2012中的下一个槽。在检查了命令组中的最后一个槽之后，GPU 2020回绕以检查第一个任务槽。例如，任务槽可保存线程分派命令（例如，COMPUTE_WALKER）、诸如调用计算单元、复制存储器、解码视频、绘制3D三角形等的任何动作。

在一些实施例中，驱动器2006移除依赖性解决指令，因此将不阻止对命令缓冲器2012的解析，并且驱动器2006将线程分派命令放置到命令缓冲器2012中。GPU 2020在线程分派命令的依赖性（如果有的话）被解决之后选择线程分派命令以用于执行。

例如，代替将诸如依赖性图之类的序列描述为task_a、wait_for_task_a、task_b的应用，驱动器2006编码如果task_a做完，则执行task_b；否则，继续寻找可能使所有依赖性解决的其它任务。

在一些示例中，GPU驱动器2006不优化节点排序，并且GPU 2020基于清除未调度命令的所有依赖性来选择命令以用于执行。因此，命令执行的调度可至少部分地从CPU移动到GPU域。当GPU 2020正在致力于调度命令以用于执行时，处理器2002可构建新的命令缓冲器。

根据一些实施例，状态寄存器2022可存储用于检查命令的所有依赖性是否被解决的各种指令的参数。例如，状态寄存器2022可存储未调度节点（例如，未调度以用于执行的节点）的数量的值。对于节点，可保持状态，诸如节点标识符、调度的节点、未调度的节点、做完的（完成的）节点。

编译器（未图示）可编译来自命令缓冲器2012的命令以便由EU 2024执行。数据的格式可为浮点（FP）8位、FP16、FP32、FP64或具有2的倍数的位的数量的任何浮点，或整数（int）8位、整数16、整数32或具有2的倍数的位的数量的任何整数。在一些示例中，编译器提供指令组，以便由EU 2024的一个或多个算术逻辑单元（ALU）执行。神经网络数据2014可表示在神经引擎中用于推理确定的权重。所生成的数据2016可表示由EU 2024所生成的数据。

在命令缓冲器2012中，调度块可被标记为嵌套命令缓冲器（例如，第二级）。这可通过由BB_START指令将命令缓冲器标记为第二级并跳转到命令缓冲器中的特定位置来实现。条件检查和跳转可比解决复杂计算问题的COMPUTE_WALKER上的MI_SEMAPHORE_WAIT等待更快。命令缓冲器构造虑及动态搜索准备好调度的所有节点。GPU可解析命令序列，直到所有命令均被调度为止。

以下提供根据各实施例的将图14的依赖性场景转换成另一指令序列的示例。接着描述仅用于图14的示例节点图的节点C和节点E以及节点D和节点F的修改的指令序列。在此示例中，指令E是在完成指令C时的依赖或条件指令，而指令F是在完成指令D时的依赖或条件指令。

指令#1（BB_START）首先被执行，并且引起到指令#2和级别2的跳转。指令#2（COND_BB_END）是节点E是否被调度的检查。如果节点被调度，则前进到级别1和指令#8。指令#3（COND_BB_END）是节点C是否未做完或未完成的检查。如果节点C未做完，则前进到级别1和指令#8。如果节点C做完/完成，则指令#4跟随。

指令#4（COMPUTE_WALKER E）引起COMPUTE_WALKER E的调度。指令#5（MI_STORE_DATA_IMM）设置要被调度的节点E的状态。指令#6（MI_STORE_DATA_IMM）递减未调度节点的数量，以指示节点E已经被调度并且存在少一个未调度节点。指令#7（BB_END）退出到指令#8的第一级。

指令#8-14类似于指令#1-7，除了在节点D完成时调度节点F。注意，在指令#13，未调度节点的数量减少到0以指示不存在未调度节点。

指令#15（COND_BB_END）确定未调度节点的数量是否为零。如果是，则退出循环，并且可执行命令缓冲器中的下一个顺序指令（指令#17）（未示出）。如果未调度节点的数量不为零，则指令#16（BB_START）接着执行并跳转到指令#1。执行单元接着可执行指令#1。

图21描绘了利用指令填充（populated）命令缓冲器的方式的示例。使用该过程，驱动器生成命令队列，该命令队列包含虑及基于完成的依赖性准备好调度的所有节点的动态搜索的命令。在2102，基于所接收的命令来确定节点图。在一些示例中，命令可由应用或操作系统提供。例如，节点图可包含一个或多个命令，并且命令中的任何命令可具有零个或更多个依赖性。

在2104，移除等待命令。例如，可移除依赖性解决、等待或信号量命令。在2106，对于具有依赖性的命令，依赖性检查完成命令被添加到命令序列以在具有依赖性的命令之前执行。依赖性检查完成命令可引起在许可调度具有依赖性的命令之前具有依赖性的命令的所有依赖性都被满足的检查。在2108处，将引起试图调度任何未调度命令的命令添加到命令序列。可在命令缓冲器中将引起到命令序列中的另一位置的跳转的命令添加到在试图调度未调度命令的执行之前执行的依赖性检查命令。

图22A描绘了通过执行命令缓冲器中的命令以选择未调度的计算命令以用于执行调度而执行的过程。在2202，做如下确定：是否已试图调度命令缓冲器中的所有命令。命令可以是线程分派命令或具有一个或多个依赖性或无依赖性的任何命令。如果已经试图调度队列中的所有命令，则过程继续到2206。如果尚未试图调度队列中的所有命令，则过程继续到2204。

对于队列中尚未试图调度的下一命令，在2204，使用图22B的过程试图调度命令。在已经试图调度命令之后，过程继续到2206，以确定是否实际上已经调度了所有命令。如果尚未试图调度所有命令以用于执行，则过程返回到2202，并且认为尚未试图调度所有未调度的命令。如果所有命令都已被调度以用于执行，则该过程结束。

图22B描绘了通过执行命令缓冲器中的命令以试图调度计算命令而执行的过程。例如，动作2204可包含图22B的过程的执行以试图调度计算命令。在2250，做如下确定：目标命令是否已被调度以用于执行。如果是，则过程退出以执行图22A的2206。在2252，做如下确定：是否已满足命令的所有依赖性或者该命令是否没有依赖性。对于具有任何未完成的依赖性的任何节点，各种实施例提供检查命令调度是否可进行的命令。图的节点具有指示依赖节点是否完成（例如，POST SYNC）的对应存储器位置。当完成所有依赖节点时，完成依赖性并且满足所有依赖性。如果节点的所有依赖性都已满足，或者节点没有依赖性，则过程继续到2254，其中目标命令被调度以用于执行。

因此，GPU可执行命令缓冲器中的命令以通过调度用于在命令的一个或多个依赖性完成之后立即执行的命令来挑选最优调度次序。

短语“一个示例”或“示例”的出现不必全部指代相同的示例或实施例。本文中描述的任何方面可与本文中描述的任何其它方面或类似方面组合，而不管这些方面是否是关于相同的附图或元素而描述的。

一些示例可使用表述“耦合的”和“连接的”以及它们的派生词来描述。这些术语不一定意图作为彼此的同义词。例如，使用术语“连接的”和/或“耦合的”的描述可指示两个或更多元件彼此直接物理或电接触。然而，术语“耦合的”也可意味着两个或更多元件彼此不直接接触，但是仍然彼此协作或交互。

术语“第一”、“第二”等在本文中不表示任何次序、数量或重要性，而是用于将一个元素与另一个元素区分开。术语“一（a和an）”在本文中不表示数量的限制，而是表示所引用的条目中的至少一个的存在。本文中参考信号所使用的术语“断言的”表示信号的状态，其中信号是活动的，并且其可通过向信号施加逻辑0或逻辑1中的任何逻辑电平来实现。术语“跟随”或“之后”可指紧跟或跟随在一些其它事件或多个事件之后。在流程图中，根据备选实施例，也可执行其它步骤序列。此外，取决于特定的应用，可添加或移除附加的步骤。可使用改变的任何组合，并且受益于本公开的本领域普通技术人员将理解其许多变化、修改和备选实施例。

除非另外特定地说明，否则诸如短语“X、Y或Z中的至少一个”的分离性语言（disjunctive language）在上下文内以其它方式理解，如一般用于呈现：项、术语等可以是X、Y或Z或其任何组合（例如，X、Y和/或Z）那样。因此，这种分离性语言通常不旨在并且不应当暗示某些实施例要求X中的至少一个、Y中的至少一个或Z中的至少一个各自存在。另外，除非另外特定地说明，否则诸如短语“X、Y和Z中的至少一个”之类的连接语言也应当被理解为意味着X、Y、Z或其任意组合，包含“X、Y和/或Z”。

本发明的实施例可包含上面已经描述的各种步骤。步骤可体现在机器可执行指令中，所述机器可执行指令可用于使通用或专用处理器执行这些步骤。备选地，这些步骤可由包含用于执行步骤的硬连线逻辑的特定硬件组件来执行，或者由编程的计算机组件和定制硬件组件的任何组合来执行。

如本文中描述的，指令可指具有预确定功能性或被配置成执行某些操作的诸如专用集成电路（ASIC）的硬件的特定配置，或存储在存储器中体现在非暂时性计算机可读介质中的软件指令。因此，图中所示的技术可使用在一个或多个电子装置（例如，终端站、网络元件等）上存储和执行的代码和数据来实现。这样的电子装置使用计算机机器可读介质来存储和传递（内部地和/或通过网络与其它电子装置传递）代码和数据，所述计算机机器可读介质诸如非暂时性计算机机器可读存储介质（例如，磁盘、光盘、随机存取存储器、只读存储器、闪速存储器装置、相变存储器）和暂时性计算机机器可读通信介质（例如，电、光、声或其它形式的传播信号——诸如载波、红外信号、数字信号等）。

另外，此类电子装置通常包含耦合到一个或多个其它组件的一个或多个处理器的集合，所述一个或多个其它组件诸如一个或多个存储装置（非暂时性机器可读存储介质）、用户输入/输出装置（例如，键盘、触摸屏及/或显示器）及网络连接。其它组件和处理器的集合的耦合通常通过一个或多个总线和桥（也称为总线控制器）。存储装置和承载网络业务的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子装置的存储装置通常存储用于在该电子装置的一个或多个处理器的集合上执行的代码和/或数据。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿本详细描述，出于解释的目的，阐述了许多特定细节以便提供对本发明的透彻理解。然而，对于本领域技术人员来说，将明显的是，可在没有这些特定细节中的一些的情况下实践本发明。在某些实例下，为了避免模糊本发明的主题，没有详细描述公知的结构和功能。因此，本发明的范围和精神应当根据跟随的权利要求来判断。

示例1包含一种图形处理设备，包括：存储器装置；以及执行单元，所述执行单元耦合到所述存储器装置，其中：所述存储器装置要存储命令缓冲器，所述命令缓冲器包括依赖于至少一个其它命令的完成的至少一个命令，并且所述命令缓冲器包括引起到所述命令缓冲器中的位置的跳转的跳转命令，以及基于所述跳转命令的执行，所述执行单元要跳转到所述命令缓冲器中的所述位置以执行所述命令缓冲器中的所述位置和后续位置处的命令，以调度具有所解决的一个或多个依赖性的任何未调度命令的执行。

示例2包含任何示例，其中，为了调度具有所解决的一个或多个依赖性的任何未调度命令的执行，所述执行单元要试图调度依赖于至少一个其它命令的完成的命令，直到调度依赖于至少一个其它命令的完成的所述命令为止。

示例3包含任何示例，其中，所述命令缓冲器包含条件终止命令流命令，并且其中，为了调度以用于执行具有所解决的一个或多个依赖性的任何未调度命令，所述执行单元要执行所述条件终止命令流命令以确定所述一个或多个依赖性是否被解决。

示例4包含任何示例，其中，所述执行单元要存储命令是未调度的、调度的还是做完的指示。

示例5包含任何示例，其中，所述命令缓冲器中的至少一个命令具有所述命令缓冲器中的命令位置的相关联标识符。

示例6包含任何示例，其中，所述命令缓冲器包含用于基于没有要调度以用于执行的更多节点而许可执行所述命令缓冲器中的下一顺序命令的命令。

示例7包含任何示例，其中，所述命令缓冲器包含状态更新命令，并且其中，由所述执行单元对所述状态更新命令的执行引起对未调度节点的数量的更新。

示例8包含任何示例，并且包含执行对于图形处理单元（GPU）的驱动器的中央处理单元（CPU），所述驱动器用于：从命令序列中移除所有等待命令，以及在所述命令缓冲器中包含以下中的一个或多个：条件满足的检查命令、所述跳转命令或状态更新命令，其中，为了在所述命令缓冲器中的所述位置和后续位置处执行命令以调度具有所解决的一个或多个依赖性的任何未调度命令的执行，所述执行单元要执行所述条件满足的检查命令、所述跳转命令或状态更新命令中的一个或多个。

示例9包含任何示例，其中，依赖于至少一个其它命令的完成的所述至少一个命令包括用于引起以下中的一个或多个的线程派生命令：存储器复制、视频解码、视频编码或绘制3D三角形。

示例10包含任何示例，其中，所述命令缓冲器不包含等待命令。

示例11包含一种非暂时性计算机可读介质，所述非暂时性计算机可读介质包括存储于其上的指令，所述指令如果由处理器执行，则使所述处理器：执行驱动器，所述驱动器用于：生成命令流；识别具有对至少一个其它命令的完成的依赖性的第一命令；以及包含至少一个命令，所述至少一个命令当被执行时，试图调度以用于执行对于其已完成所有依赖性的任何未调度命令。

示例12包含任何示例，其中，所述第一命令包括线程分派命令。

示例13包含任何示例，其中，所述第一命令包括线程分派命令以引起以下中的一个或多个：存储器复制、视频解码、视频编码或绘制3D三角形。

示例14包含任何示例，并且包含存储在其上的指令，所述指令如果由处理器执行，则使所述处理器：执行所述驱动器以移除命令缓冲器中用于在所述第一命令之前执行的任何依赖性解决命令。

示例15包含任何示例，其中，所述至少一个命令在被执行时试图调度以用于执行对于其已完成所有依赖性的任何未调度命令，所述至少一个命令包括具有至少一个条件的跳转命令，并且其中，所述跳转命令在被执行并且所述至少一个条件被满足时，引起到命令缓冲器中的位置的跳转。

示例16包含任何示例，其中，基于针对所述第一命令已满足的依赖性，所述第一命令可被调度执行。

示例17包含任何示例，其中，所述至少一个命令在被执行时试图调度以用于执行对于其已完成所有依赖性的任何未调度命令，所述至少一个命令包括将命令的状态更新为未调度的、调度的或做完的状态更新命令。

示例18包含任何示例，其中，所述驱动器要包含命令缓冲器中的命令位置的标识符。

示例19包含任何示例，其中，所述至少一个命令当被执行时试图调度以用于执行对于其已完成所有依赖性的任何未调度命令，所述至少一个命令包括更新未调度节点的数量的更新命令。

示例20包含任何示例，其中，图形处理单元（GPU）执行命令缓冲器中的至少一个命令。

示例21包含一种由图形处理单元（GPU）执行的以执行命令缓冲器中的命令的方法，所述方法包括：执行所述命令缓冲器中的命令以调度所有依赖性已解决且未调度以用于执行的任何命令；以及如果存在任何未调度命令，则执行跳转命令，所述跳转命令跳转到所述命令缓冲器中的执行命令以调度所有依赖性已解决且未调度以用于执行的任何命令。

示例22包含任何示例，并且包含移除依赖性解决命令并且将命令插入所述命令缓冲器中以调度所有依赖性已解决且未调度以用于执行的任何命令。

示例23包含任何示例，其中，用于调度所有依赖性已解决且未调度以用于执行的任何命令的所述命令缓冲器中的命令包括以下中的一个或多个：将命令的状态更新为未调度的、调度的或做完的所述命令缓冲器中的命令；更新未调度节点的数量的命令；或基于没有更多节点要调度而许可执行所述命令缓冲器中的下一顺序命令的命令。

Claims (23)

1. 一种图形处理设备，包括：

存储器装置；以及

执行单元，所述执行单元耦合到所述存储器装置，其中：

所述存储器装置要存储命令缓冲器，所述命令缓冲器包括依赖于至少一个其它命令的完成的至少一个命令，并且所述命令缓冲器包括引起到所述命令缓冲器中的位置的跳转的跳转命令，以及

基于所述跳转命令的执行，所述执行单元要跳转到所述命令缓冲器中的所述位置以执行所述命令缓冲器中的所述位置和后续位置处的命令，以调度具有所解决的一个或多个依赖性的任何未调度命令的执行。

2.根据权利要求1所述的图形处理设备，其中，为了调度具有所解决的一个或多个依赖性的任何未调度命令的执行，所述执行单元要试图调度依赖于至少一个其它命令的完成的命令，直到调度依赖于至少一个其它命令的完成的所述命令为止。

3.根据权利要求1所述的图形处理设备，其中，所述命令缓冲器包含条件终止命令流命令，并且其中，为了调度以用于执行具有所解决的一个或多个依赖性的任何未调度命令，所述执行单元要执行所述条件终止命令流命令以确定所述一个或多个依赖性是否被解决。

4.根据权利要求1所述的图形处理设备，其中，所述执行单元要存储命令是未调度的、调度的还是做完的指示。

5.根据权利要求1所述的图形处理设备，其中，所述命令缓冲器中的至少一个命令具有所述命令缓冲器中的命令位置的相关联标识符。

6.根据权利要求1所述的图形处理设备，其中，所述命令缓冲器包含用于基于没有要调度以用于执行的更多节点而许可执行所述命令缓冲器中的下一顺序命令的命令。

7.根据权利要求1所述的图形处理设备，其中，所述命令缓冲器包含状态更新命令，并且其中，由所述执行单元对所述状态更新命令的执行引起对未调度节点的数量的更新。

8. 根据权利要求1所述的图形处理设备，包括执行对于图形处理单元（GPU）的驱动器的中央处理单元（CPU），所述驱动器用于：

从命令序列中移除所有等待命令，以及

在所述命令缓冲器中包含以下中的一个或多个：条件满足的检查命令、所述跳转命令或状态更新命令，其中，为了在所述命令缓冲器中的所述位置和后续位置处执行命令以调度具有所解决的一个或多个依赖性的任何未调度命令的执行，所述执行单元要执行所述条件满足的检查命令、所述跳转命令或状态更新命令中的一个或多个。

9.根据权利要求1所述的图形处理设备，其中，依赖于至少一个其它命令的完成的所述至少一个命令包括用于引起以下中的一个或多个的线程派生命令：存储器复制、视频解码、视频编码或绘制3D三角形。

10.根据权利要求1所述的图形处理设备，其中，所述命令缓冲器不包含等待命令。

11.一种非暂时性计算机可读介质，所述非暂时性计算机可读介质包括存储于其上的指令，所述指令如果由处理器执行，则使所述处理器：

执行驱动器，所述驱动器用于：

生成命令流；

识别具有对至少一个其它命令的完成的依赖性的第一命令；以及

包含至少一个命令，所述至少一个命令当被执行时，试图调度以用于执行对于其已完成所有依赖性的任何未调度命令。

12.根据权利要求11所述的计算机可读介质，其中，所述第一命令包括线程分派命令。

13.根据权利要求11所述的计算机可读介质，其中，所述第一命令包括线程分派命令以引起以下中的一个或多个：存储器复制、视频解码、视频编码或绘制3D三角形。

14.根据权利要求11所述的计算机可读介质，包括存储在其上的指令，所述指令如果由处理器执行，则使所述处理器：

执行所述驱动器以移除命令缓冲器中用于在所述第一命令之前执行的任何依赖性解决命令。

15.根据权利要求11所述的计算机可读介质，其中，所述至少一个命令在被执行时试图调度以用于执行对于其已完成所有依赖性的任何未调度命令，所述至少一个命令包括具有至少一个条件的跳转命令，并且其中，所述跳转命令在被执行并且所述至少一个条件被满足时，引起到命令缓冲器中的位置的跳转。

16.根据权利要求11所述的计算机可读介质，其中，基于针对所述第一命令已满足的依赖性，所述第一命令可被调度以用于执行。

17.根据权利要求11所述的计算机可读介质，其中，所述至少一个命令在被执行时试图调度以用于执行对于其已完成所有依赖性的任何未调度命令，所述至少一个命令包括将命令的状态更新为未调度的、调度的或做完的状态更新命令。

18.根据权利要求11所述的计算机可读介质，其中，所述驱动器要包含命令缓冲器中的命令位置的标识符。

19.根据权利要求11所述的计算机可读介质，其中，所述至少一个命令当被执行时试图调度以用于执行对于其已完成所有依赖性的任何未调度命令，所述至少一个命令包括更新未调度节点的数量的更新命令。

20.根据权利要求11所述的计算机可读介质，其中，图形处理单元（GPU）执行命令缓冲器中的至少一个命令。

21. 一种由图形处理单元（GPU）执行的以执行命令缓冲器中的命令的方法，所述方法包括：

执行所述命令缓冲器中的命令以调度所有依赖性已解决且未调度以用于执行的任何命令，以及

如果存在任何未调度命令，则执行跳转命令，所述跳转命令跳转到所述命令缓冲器中的执行命令以调度所有依赖性已解决且未调度以用于执行的任何命令。

22.根据权利要求21所述的方法，包括移除依赖性解决命令并且将命令插入所述命令缓冲器中以调度所有依赖性已解决且未调度以用于执行的任何命令。

23.根据权利要求21所述的方法，其中，用于调度所有依赖性已解决且未调度以用于执行的任何命令的所述命令缓冲器中的命令包括以下中的一个或多个：

将命令的状态更新为未调度的、调度的或做完的所述命令缓冲器中的命令；

更新未调度节点的数量的命令；或

基于没有更多节点要调度而许可执行所述命令缓冲器中的下一顺序命令的命令。

Images