CN113610697A - 使用带有反馈输入的脉动阵列的可缩放稀疏矩阵乘法加速 - Google Patents
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Abstract
本文中描述了一种加速器设备，其包括：主机接口；与主机接口耦合的结构互连；以及与结构互连耦合的一个或多个硬件片，该一个或多个硬件片包括稀疏矩阵乘法加速硬件，该稀疏矩阵乘法加速硬件包括带有反馈的输入脉动阵列。
Description
交叉引用
本申请要求2020年5月5日提交的印度临时专利申请号202041019059的优先权，该专利申请据此通过引用纳入本文。
背景技术
机器学习工作负荷中使用的脉动矩阵乘法具有很大比例的零(稀疏数据工作负荷)。这些零的乘法操作可被跳过，从而提高整体性能。当前的脉动架构可以为工作负荷中的稀疏性提供支持，但是这样的架构可能无法优美地(gracefully)缩放。
附图说明
因此，为了可详细地理解上文陈述的当前实施例的特征的方式，可参照实施例进行对上文简要概述的实施例的更特定的描述，在所附附图中图示实施例中的一些。然而，应注意的是，所附附图仅图示典型实施例，并且因此不应视为限制实施例的范围。
图1是根据实施例的处理系统的框图；
图2A-图2D图示由本文中描述的实施例提供的计算系统和图形处理器；
图3A-图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图；
图4是根据一些实施例的图形处理器的图形处理引擎410的框图；
图5A-图5B图示根据本文中描述的实施例的线程执行逻辑，该线程执行逻辑包括在图形处理器核中采用的处理元件的阵列；
图6图示根据实施例的附加的执行单元；
图7是图示根据一些实施例的图形处理器指令格式的框图；
图8是根据另一实施例的图形处理器的框图；
图9A-图9B图示根据一些实施例的图形处理器命令格式和命令序列；
图10图示根据一些实施例的用于数据处理系统的示例性图形软件架构；
图11A是图示根据实施例的IP核开发系统的框图；
图11B图示根据本文中描述的一些实施例的集成电路封装组件的截面侧视图；
图11C图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片；
图11D图示根据实施例的包括可互换小芯片的封装组件；
图12是图示根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图；
图13A-图13B是图示根据本文中所描述的实施例的用于在SoC内使用的示例性图形处理器的框图；
图14是根据实施例的数据处理系统的框图；
图15图示根据实施例的由指令流水线执行的矩阵操作；
图16图示以流水线化的(pipelined)方式组织的乘法器/加法器电路的脉动阵列；
图17A-图17B图示使用深度为四的脉动阵列来计算具有八个脉动级的等效阵列；
图18A-图18B图示脉动架构的时序图；
图19图示两路径矩阵乘法加速器，其上的每条路径具有四级深度；
图20图示四路径矩阵乘法加速器，其上的每条路径具有两级深度。
图21图示使用带有反馈输入的脉动阵列的可缩放稀疏矩阵乘法加速器；
图22图示包括稀疏数据的Src2输入；
图23图示在每个级上使用带有反馈输入和输出的脉动阵列的可缩放稀疏矩阵乘法加速器；
图24图示在本文所述的可缩放稀疏矩阵乘法加速器上执行操作的方法；
图25图示使用稀疏Src2输入矩阵来执行矩阵乘法操作的方法；以及
图26是根据实施例的包括图形处理器的计算设备的框图。
具体实施方式
本文描述了用于使用带有反馈输入的脉动阵列来实现可缩放稀疏矩阵乘法加速的设备、系统和方法。
出于解释的目的，陈述了众多特定细节以提供对下文描述的各实施例的透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有这些特定细节中的一些细节的情况下实践实施例。在其他实例中，以框图形式图示公知的结构和设备，以避免使基本原理变得含糊，并且提供对实施例的更透彻的理解。虽然以下实施例中的一些实施例参照图形处理器来描述，但是本文中描述的技术和教导可应用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文中提到“一个实施例”或“实施例”指示结合或关联于该实施例所描述的特定特征、结构或特性可以被包括在此类实施例中的至少一个实施例中。然而，在本说明书中的不同位置出现短语“在一个实施例中”不一定全都是指同一个实施例。
在以下说明书和权利要求书中，可使用术语“耦合的”和“连接的”及其衍生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合的”用于指示彼此可以或可以不直接物理接触或电气接触的两个或更多个元件彼此协作或相互作用。“连接的”用于指示彼此耦合的两个或更多个元件之间的通信的建立。
在以下说明书中，图1到图13A－图13B提供涵盖各实施例或与各实施例相关的示例性数据处理系统和图形处理器逻辑的概览。图14-图26提供各实施例的特定细节。以下实施例的一些方面参照图形处理器来描述，而其他方面参照诸如中央处理单元(CPU)之类的通用处理器来描述。类似的技术和教导可应用于其他类型的电路或半导体设备，包括但不限于集成众核处理器、GPU集群、或现场可编程门阵列(FPGA)的一个或多个实例。一般而言，各教导适用于操纵或处理图像(例如，样本、像素)、顶点数据、或几何数据的，或执行针对机器学习和高性能计算应用的并行处理操作的任何处理器或机器。
图1是根据实施例的处理系统100的框图。系统100可被用在以下各项中：单处理器台式机系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入在芯片上系统(SoC)集成电路内的处理平台，该芯片上系统(SoC)集成电路用于在移动设备、手持式设备或嵌入式设备中使用，诸如，用于在具有至局域网或广域网的有线或无线连接性的物联网(IoT)设备内使用。
在一个实施例中，系统100可包括以下各项，可与以下各项耦合，或可并入在以下各项内：基于服务器的游戏平台、包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网连接的设备(诸如，具有低内部存储容量的笔记本)的部分。处理系统100也可包括以下各项，与以下各项耦合，或被集成在以下各项内：可穿戴设备，诸如，智能手表可穿戴设备；利用增强现实(AR)或虚拟现实(VR)特征来增强以提供视觉、音频或触觉输出来补充现实世界视觉、音频或触觉体验或以其他方式提供文本、音频、图形、视频、全息图像或视频、或触觉反馈的智能眼镜或服装；其他增强现实(AR)设备；或其他虚拟现实(VR)设备。在一些实施例中，处理系统100包括电视机或机顶盒设备，或者是电视机或机顶盒设备的部分。在一个实施例中，系统100可包括自动驾驶运载工具，与自动驾驶运载工具耦合，或集成在自动驾驶运载工具中，该自动驾驶运载工具诸如，公共汽车、拖拉机拖车、汽车、电机或电力循环、飞机或滑翔机(或其任何组合)。自动驾驶运载工具可使用系统100来处理在该运载工具周围感测到的环境。
在一些实施例中，一个或多个处理器102各自都包括用于处理器指令的一个或多个处理器核107，这些指令当被执行时，执行用于系统或用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个被配置成处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)或经由超长指令字(VLIW)的计算。一个或多个处理器核107可处理不同的指令集109，不同的指令集109可包括用于促进对其他指令集的仿真的指令。处理器核107也可包括其他处理设备，诸如，数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级的内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各种组件之间被共享。在一些实施例中，处理器102也使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享该外部高速缓存。寄存器堆106可附加地被包括在处理器102中，并且寄存器堆106可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可专用于处理器102的设计。
在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其他组件之间传输通信信号，诸如，地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(DMI)总线的某个版本。然而，处理器总线不限于DMI总线，并且可包括一个或多个外围组件互连总线(例如，PCI、PCIexpress)、存储器总线或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与系统100的其他组件之间的通信，而平台控制器中枢(PCH)130提供经由本地I/O总线至I/O设备的连接。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为用于系统100的系统存储器来操作，以存储数据122和指令121供在一个或多个处理器102执行应用或进程时使用。存储器控制器116也与任选的外部图形处理器118耦合，该任选的外部图形处理器118可与处理器102中的一个或多个图形处理器108通信以执行图形操作和媒体操作。在一些实施例中，可由加速器112辅助图形操作、媒体操作或计算操作，该加速器112是可被配置用于执行专业的图形操作、媒体操作或计算操作的集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，该光线追踪加速器可用于与图形处理器108一致地执行光线追踪操作。在一个实施例中，可替代加速器112使用外部加速器119，或可与加速器112一致地使用外部加速器119。
在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，诸如，用于在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示设备。
在一些实施例中，平台控制器中枢130使外围设备能够经由高速I/O总线而连接至存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易失性存器、硬盘驱动器、闪存、NAND、3D NAND、3D XPoint等)。数据存储设备124可以经由存储接口(例如，SATA)或经由如外围组件互连总线(例如，PCI、PCI express)之类的外围总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，该移动网络收发器诸如3G、4G、5G或长期演进(LTE)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可启用到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(PS/2))设备耦合至系统的任选的传统I/O控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入设备，诸如，键盘和鼠标143组合、相机144、或其他USB输入设备。
将会理解，所示的系统100是示例性的而非限制性的，因为也可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立的外部图形处理器中，该分立的外部图形处理器诸如外部图形处理器118。在一个实施例中，平台控制器中枢130和/或存储器控制器116可以在一个或多个处理器102外部。例如，系统100可包括外部存储器控制器116和平台控制器中枢130，该外部存储器控制器116和平台控制器中枢130可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。
例如，可使用电路板(“橇板(sled)”)，在该电路板上被放置的组件(诸如，CPU、存储器和其他组件)经设计以实现提升的热性能。在一些示例中，诸如处理器之类的处理组件位于橇板的顶侧上，而诸如DIMM之类的附近存储器位于橇板的底侧上。作为由该设计提供的增强的气流的结果，组件能以比典型系统更高的频率和功率等级来操作，由此增加性能。此外，橇板配置成盲配机架中的功率和数据通信线缆，由此增强它们被快速地移除、升级、重新安装和/或替换的能力。类似地，位于橇板上的各个组件(诸如，处理器、加速器、存储器和数据存储设备)由于它们相对于彼此增加的间距而被配置成易于升级。在说明性实施例中，组件附加地包括用于证明它们的真实性的硬件认证特征。
数据中心可利用支持多个其他网络架构的单个网络结构(“结构”)，多个其他网络架构包括以太网和全方位路径。橇板可经由光纤耦合至交换机，这提供比典型的双绞线布线(例如，5类、5e类、6类等)更高的带宽和更低的等待时间。由于高带宽、低等待时间的互连和网络架构，数据中心在使用中可集中在物理上解散的诸如存储器、加速器(例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等)和数据存储驱动器之类的资源，并且根据需要将它们提供给计算资源(例如，处理器)，从而使计算资源能够就好像被集中的资源在本地那样访问这些被集中的资源。
功率供应或功率源可将电压和/或电流提供给系统100或本文中描述的任何组件或系统。在一个示例中，功率供应包括用于插入到墙壁插座中的AC-DC(交流-直流)适配器。此类AC功率可以是可再生能量(例如，太阳能)功率源。在一个示例中，功率源包括DC功率源，诸如，外部AC-DC转换器。在一个示例中，功率源或功率供应包括用于通过接近充电场来充电的无线充电硬件。在一个示例中，功率源可包括内部电池、交流供应、基于动作的功率供应、太阳能功率供应、或燃料电池源。
图2A-图2D图示由本文中描述的实施例提供的计算系统和图形处理器。图2A-图2D的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。
图2A是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214以及集成图形处理器208。处理器200可包括附加的核，这些附加的核多至由虚线框表示的附加核202N并包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每一个处理器核也具有对一个或多个共享高速缓存单元206的访问权。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个级别的指令和数据高速缓存以及一级或多级共享的中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)、或其他级别的高速缓存，其中，在外部存储器之前的最高级别的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。
在一些实施例中，处理器200还可包括一个或多个总线控制器单元的集合216和系统代理核210。一个或多个总线控制器单元216管理外围总线的集合，诸如，一个或多个PCI总线或PCI Express总线。系统代理核210提供对各处理器组件的管理功能。在一些实施例中，系统代理核210包括用于管理对各种外部存储器设备(未示出)的访问的一个或多个集成存储器控制器214。
在一些实施例中，处理器核202A-202N中的一个或多个处理器核包括对同步多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间协调并操作核202A-202N的组件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。
在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及与系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括用于将图形处理器输出驱动到一个或多个经耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部组件。然而，可以使用替代的互连单元，诸如，点到点互连、交换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213表示多个各种各样的I/O互连中的至少一种，包括促进各处理器组件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核以及图形处理器208可将嵌入式存储器模块218用作共享的末级高速缓存。
在一些实施例中，处理器核202A-202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A-202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-202N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N在微架构方面是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。在一个事实中，处理器核202A-202N在计算能力方面是异构的。此外，处理器200可实现在一个或多个芯片上，或者除其他组件之外还被实现为具有所图示的组件的SoC集成电路。
图2B是根据本文中所描述的一些实施例的图形处理器核219的硬件逻辑的框图。图2B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。图形处理器核219(有时称为核切片)可以是模块化图形处理器内的一个或多个图形核。图形处理器核219的示例是一个图形核切片，并且基于目标功率包络和性能包络，如本文中所描述的图形处理器可以包括多个图形核切片。每个图形处理器核219可包括固定功能块230，该固定功能块230与多个子核221A-221F(也称为子切片)耦合，多个子核221A-221F包括模块化的通用和固定功能逻辑的块。
在一些实施例中，固定功能块230包括几何/固定功能流水线231，该几何/固定功能流水线231例如在较低性能和/或较低功率的图形处理器实现中可由图形处理器核219中的所有子核共享。在各实施例中，几何/固定功能流水线231包括3D固定功能流水线(例如，如在下文描述的图3和图4中的3D流水线312)、视频前端单元、线程生成器和线程分派器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理统一返回缓冲器(例如，如下文所描述的在图4中的统一返回缓冲器418)。
在一个实施例中，固定功能块230还包括图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232提供图形处理器核219与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器233是可配置成管理图形处理器核219的各种功能的可编程子处理器，这些功能包括线程分派、调度和抢占。媒体流水线234(例如，图3和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221A-221F内的计算或采样逻辑的请求来实现媒体操作。
在一个实施例中，SoC接口232使图形处理器核219能够与通用应用处理器核(例如，CPU)和/或SoC内的其他组件进行通信，其他组件包括诸如共享的末级高速缓存存储器的存储器层级结构元件、系统RAM、和/或嵌入式芯片上或封装上DRAM。SoC接口232还可启用与SoC内的诸如相机成像流水线的固定功能设备的通信，并且启用全局存储器原子性的使用和/或实现全局存储器原子性，该全局存储器原子性可在图形处理器核219与SoC内的CPU之间被共享。SoC接口232还可实现针对图形处理器核219的功率管理控制，并且启用图形核219的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口232使得能够从命令流转化器和全局线程分派器接收命令缓冲器，该命令流转化器和全局线程分派器被配置成将命令和指令提供给图形处理器内的一个或多个图形核中的每一个图形核。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线234，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线231、几何和固定功能流水线237)。
图形微控制器233可被配置成执行针对图形处理器核219的各种调度任务和管理任务。在一个实施例中，图形微控制器233可对子核221A-221F内的执行单元(EU)阵列222A-222F、224A-224F内的各个图形并行引擎执行图形和/或计算工作负载调度。在该调度模型中，在包括图形处理器核219的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)中的一个图形处理器门铃来提交工作负载，这调用了对适当的图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负载，将工作负载提交到命令流转化器，抢占在引擎上运行的现有工作负载，监测工作负载的进度，以及当工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进图形处理器核219的低功率或空闲状态，从而向图形处理器核219提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转变来保存和恢复图形处理器核219内的寄存器的能力。
图形处理器核219可具有多于或少于所图示的子核221A-221F，多达N个模块化子核。对于每组N个子核，图形处理器核219还可包括共享功能逻辑235、共享和/或高速缓存存储器236、几何/固定功能流水线237、以及用于加速各种图形和计算处理操作的附加的固定功能逻辑238。共享功能逻辑235可以包括与可由图形处理器核219内的每N个子核共享的、与图4的共享功能逻辑420(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)相关联的逻辑单元。共享和/或高速缓存存储器236可以是用于图形处理器核219内的N个子核的集合221A-221F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线237而不是几何/固定功能流水线231可被包括在固定功能块230内，并且几何/固定功能流水线237可包括相同或类似的逻辑单元。
在一个实施例中，图形处理器核219包括附加的固定功能逻辑238，该附加的固定功能逻辑238可包括供由图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括供在仅位置着色中使用的附加的几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线238、231内的完全几何流水线；以及剔除流水线，其是可被包括在附加的固定功能逻辑238内的附加的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的精简版本。完全流水线和剔除流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的长剔除运行，从而在一些实例中使得能够更早地完成着色。例如并且在一个实施例中，附加的固定功能逻辑238内的剔除流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成关键结果，因为剔除流水线仅取出顶点的位置属性并对顶点的位置属性进行着色，而不向帧缓冲器执行对像素的栅格化和渲染。剔除流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被剔除。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗该可见性信息以跳过被剔除的三角形，从而仅对最终被传递到栅格化阶段的可见的三角形进行着色。
在一个实施例中，附加的固定功能逻辑238还可包括机器学习加速逻辑，诸如，固定功能矩阵乘法逻辑，该机器学习加速逻辑用于包括针对机器学习训练或推断的优化的实现方式。
在每个图形子核221A-221F内包括可用于响应于由图形流水线、媒体流水线、或着色器程序作出的请求而执行图形操作、媒体操作和计算操作的执行资源的集合。图形子核221A-221F包括：多个EU阵列222A-222F、224A-224F；线程分派和线程间通信(TD/IC)逻辑223A-223F；3D(例如，纹理)采样器225A-225F；媒体采样器206A-206F；着色器处理器227A-227F；以及共享的本地存储器(SLM)228A-228F。EU阵列222A-222F、224A-224F各自包括多个执行单元，这些执行单元是能够执行浮点和整数/定点逻辑操作以服务于图形操作、媒体操作或计算操作(包括图形程序、媒体程序或计算着色器程序)的通用图形处理单元。TD/IC逻辑223A-223F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可以交替地包括统一3D和媒体采样器。在子核221A-221F中的每一个子核内的执行单元上执行的线程可利用每个子核内的共享的本地存储器228A-228F，以使在线程组内执行的线程能够使用芯片上存储器的公共池来执行。
图2C图示图形处理单元(GPU)239，该GPU 239包括布置为多核组240A-240N的图形处理资源的专用集合。虽然提供仅单个多核组240A的细节，但是将理解，其他多核组240B-240N可配备有图形处理资源的相同或类似的集合。
如所图示，多核组240A可包括图形核的集合243、张量核的集合244以及光线追踪核的集合245。调度器/分派器241调度和分派图形线程以用于在各个核243、244、245上执行。寄存器堆的集合242存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器堆可包括例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储紧缩数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的片寄存器。在一个实施例中，片寄存器被实现为向量寄存器的组合的集合。
一个或多个组合的第一级(L1)高速缓存和共享存储器单元247在本地将图形数据存储在每个多核组240A内，图形数据诸如纹理数据、顶点数据、像素数据、光线数据、包围体数据等。一个或多个纹理单元247也可用于执行纹理操作，诸如，纹理映射和采样。由所有多核组240A-240N或多核组240A-240N的子集共享的第二级(L2)高速缓存253存储用于多个并发的图形线程的图形数据和/或指令。如所图示，可跨多个多核组240A-240N共享L2高速缓存253。一个或多个存储器控制器248将GPU 239耦合至存储器249，该存储器249可以是系统存储器(例如，DRAM)和/或专用图形存储器(例如，GDDR6存储器)。
输入/输出(I/O)电路250将GPU 239耦合至一个或多个I/O设备252，这一个或多个I/O设备252诸如为数字信号处理器(DSP)、网络控制器或用户输入设备。芯片上互连可用于将I/O设备252耦合至GPU 239和存储器249。I/O电路250的一个或多个I/O存储器管理单元(IOMMU)251直接将I/O设备252耦合至系统存储器249。在一个实施例中，IOMMU 251管理用于将虚拟地址映射到系统存储器249中的物理地址的多个集合的页表。在该实施例中，I/O设备252、(多个)CPU 246和(多个)GPU 239可共享相同的虚拟地址空间。
在一个实现方式中，IOMMU 251支持虚拟化。在这种情况下，IOMMU 251可以管理用于将客机(guest)/图形虚拟地址映射到客机/图形物理地址的第一集合的页表以及用于将客机/图形物理地址映射到(例如，系统存储器249内的)系统/主机物理地址的第二集合的页表。第一集合的页表和第二集合的页表中的每一个的基址可被存储在控制寄存器中，并且在上下文切换时被换出(例如，使得新上下文被提供有对相关集合的页表的访问权)。虽然未在图2C中图示，但是核243、244、245和/或多核组240A-240N中的每一个可包括转换后备缓冲器(TLB)，这些TLB用于对客机虚拟至客机物理转换、客机物理至主机物理转换以及客机虚拟至主机物理转换进行高速缓存。
在一个实施例中，CPU 246、GPU 239和I/O设备252被集成在单个半导体芯片和/或芯片封装上。所图示的存储器249可集成在同一芯片上，或者可经由芯片外接口被耦合至存储器控制器248。在一个实现方式中，存储器249包括共享与其他物理系统级存储器相同的虚拟地址空间的GDDR6存储器，但是本发明的根本性原理不限于该特定的实现方式。
在一个实施例中，张量核244包括专门设计成用于执行矩阵操作的多个执行单元，这些矩阵操作是用于执行深度学习操作的基本计算操作。例如，可将同步矩阵乘法操作用于神经网络训练和推断。张量核244可使用各种操作数精度来执行矩阵处理，操作数精度包括单精度浮点(例如，32位)、半精度浮点(例如，16位)、整数字(16位)、字节(8位)和半字节(4位)。在一个实施例中，神经网络实现方式提取每个经渲染场景的特征，从而潜在地组合来自多个帧的细节，以构建高质量的最终图像。
在深度学习实现方式中，可调度并行的矩阵乘法工作用于在张量核244上执行。神经网络的训练尤其需要大量矩阵点积操作。为了处理N x N x N矩阵乘法的内积公式化，张量核244可包括至少N个点积处理元件。在矩阵乘法开始之前，一个完整的矩阵被加载到片寄存器中，并且对于N个循环中的每个循环，第二矩阵的至少一列被加载。对于每个循环，存在被处理的N个点积。
取决于特定的实现方式，能以不同精度来存储矩阵元素，包括16位的字、8位的字节(例如，INT8)以及4位的半字节(例如，INT4)。可为张量核244指定不同的精度模式以确保将最高效的精度用于不同的工作负载(例如，诸如推断工作负载，其可容忍到字节和到半字节的离散化(quantization))。
在一个实施例中，光线追踪核245加速用于实时光线追踪实现方式和非实时光线追踪实现方式两者的光线追踪操作。具体而言，光线追踪核245包括光线遍历/相交电路，该光线遍历/相交电路用于使用包围体层级结构(BVH)来执行光线遍历并识别封围在BVH容体内的光线与基元之间的相交。光线追踪核245还可包括用于执行深度测试和剔除(例如，使用Z缓冲器或类似布置)的电路。在一个实现方式中，光线追踪核245与本文所述的图像降噪技术一起执行遍历操作和相交操作，该图像降噪技术中的至少一部分可以在张量核244上执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行对由光线追踪核245生成的帧的降噪。然而，(多个)CPU 246、图形核243和/或光线追踪核245还可实现降噪和/或深度学习算法中的全部或一部分。
此外，如上文所描述，可采用对于降噪的分布式方法，在该分布式方法中，GPU 239在通过网络或高速互连而耦合至其他计算设备的计算设备中。在该实施例中，经互连的计算设备共享神经网络学习/训练数据以改善整个系统学习执行用于不同类型的图像帧和/或不同的图形应用的降噪的速度。
在一个实施例中，光线追踪核245处理所有的BVH遍历和光线-基元相交(intersection)，从而使图形核243免于被针对每条光线的数千条指令过载。在一个实施例中，每个光线追踪核245包括用于执行包围盒测试(例如，用于遍历操作)的第一组专业电路以及用于执行光线-三角形相交测试(例如，使已被遍历的光线相交)的第二组专业电路。由此，在一个实施例中，多核组240A可简单地发起光线探测，并且光线追踪核245独立地执行光线遍历和相交，并将命中数据(例如，命中、无命中、多个命中等)返回到线程上下文。当光线追踪核245执行遍历和相交操作时，其他核243、244被释放以执行其他图形或计算工作。
在一个实施例中，每个光线追踪核245包括用于执行BVH测试操作的遍历单元以及执行光线-基元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多个命中”响应，该相交单元将这些响应提供给适当的线程。在遍历和相交操作期间，其他核(例如，图形核243和张量核244)的执行资源被释放以执行其他形式的图形工作。
在下文描述的一个特定实施例中，使用在其中工作被分布在图形核243与光线追踪核245之间的混合式栅格化/光线追踪方法。
在一个实施例中，光线追踪核245(和/或其他核243、244)包括对光线追踪指令集的硬件支持，光线追踪指令集诸如：微软的DirectX光线追踪(DXR)，其包括DispatchRays命令；以及光线生成着色器、最近命中着色器、任何命中着色器和未命中着色器，它们使得为每个对象指派唯一集合的着色器和纹理得以实现。可由光线追踪核245、图形核243和张量核244支持的另一光线追踪平台是Vulkan 1.1.85。然而，要注意本发明的根本性原理不限于任何特定的光线追踪ISA。
一般而言，各个核245、244、243可支持包括用于以下各项的指令/功能的光线追踪指令集：光线生成、最近命中、任何命中、光线-基元相交、逐基元和层级结构包围盒构建、未命中、拜访、和异常。更具体地，一个实施例包括用于执行以下功能的光线追踪指令：
光线生成(Ray Generation)——可为每个像素、样本或其他用户定义的工作分配执行光线生成指令。
最近命中(Closest Hit)——可执行最近命中指令以对场景内光线与基元的最近交点定位。
任何命中(Any Hit)——任何命中指令识别场景内光线与基元之间的多个相交，从而潜在地识别新的最近交点。
相交(Intersection)——相交指令执行光线-基元相交测试并输出结果。
逐基元包围盒构建(Per-primitive Bounding box Construction)——该指令围绕给定的基元或基元组建立包围盒(例如，当建立新BVH或其他加速数据结构时)。
未命中(Miss)——指示光线未命中场景或场景的指定区域内的任何几何体。
拜访(Visit)——指示光线将遍历的子容体。
异常(Exceptions)——包括各种类型的异常处置器(例如，为各种错误条件而被调用)。
图2D是根据本文中描述的实施例的通用图形处理器单元(GPGPU)270的框图，该GPGPU 270可被配置为图形处理器和/或计算加速器。GPGPU 270可经由一个或多个系统和/或存储器总线来与主机处理器(例如，一个或多个CPU 246)和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246进行共享的系统存储器，而存储器272是专用于GPGPU 270的设备存储器。在一个实施例中，GPGPU 270和设备存储器272内的组件可被映射到可由一个或多个CPU 246访问的存储器地址。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器访问(DMA)控制器269，或可包括用于执行否则将由DMA控制器执行的操作的逻辑。
GPGPU 270包括多个高速缓存存储器，包括L2高速缓存253、L1高速缓存254、指令高速缓存255、以及共享存储器256，该共享存储器256的至少部分也可被分区为高速缓存存储器。GPGPU 270还包括多个计算单元260A-260N。每个计算单元260A-260N包括向量寄存器的集合261、标量寄存器的集合262、向量逻辑单元的集合263、以及标量逻辑单元的集合264。计算单元260A-260N还可包括本地共享存储器265和程序计数器266。计算单元260A-260N可与常量高速缓存267耦合，该常量高速缓存267可用于存储常量数据，常量数据是在GPGPU 270上执行的核程序或着色器程序的运行期间将不改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的数据可被直接取出到标量寄存器262中。
在操作期间，一个或多个CPU 246可将命令写入到GPGPU 270中的寄存器中，或写入到GPGPU 270中的、已经被映射到可访问地址空间的存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将如何在GPGPU 270内处理那些命令。随后可使用线程分派器258来将线程分派到计算单元260A-260N以执行那些命令。每个计算单元260A-260N可独立于其他计算单元来执行线程。此外，每个计算单元260A-260N可被独立地配置成用于有条件计算，并且可有条件地将计算的结果输出到存储器。当所提交的命令完成时，命令处理器257可中断一个或多个CPU 246。
图3A-图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图。图3A-图3C的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。
图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或可以是与多个处理核或其他半导体器件集成的图形处理器，其他半导体器件诸如但不限于存储器设备或网络接口。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存、和/或系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，该显示控制器302用于将显示输出数据驱动到显示设备318。显示控制器302包括用于显示器的一个或多个叠加平面以及多层的视频或用户界面元素的合成的硬件。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，诸如，虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于将媒体编码到一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体解码，或在一种或多种媒体编码格式之间对媒体转码的视频编解码器引擎306，这一种或多种媒体编码格式包括但不限于：移动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4 AVC、H.265/HEVC,开放媒体联盟(AOMedia)VP8、VP9)、以及电影和电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304，用于执行二维(2D)栅格化器操作，包括例如，位边界块传送。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D基元形状(例如，矩形、三角形等)的处理函数来渲染三维图像和场景。3D流水线312包括可编程和固定功能元件，该可编程和固定功能元件执行到3D/媒体子系统315的元件和/或所生成的执行线程内的各种任务。虽然3D流水线312可用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，该媒体流水线316专门用于执行媒体操作，诸如，视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元用于代替、或代表视频编解码器引擎306来执行一个或多个专业的媒体操作，诸如，视频解码加速、视频去隔行、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元以生成用于在3D/媒体子系统315上执行的线程。所生成的线程在3D/媒体子系统315中所包括的一个或多个图形执行单元上执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统315包括用于对于对可用的线程执行资源的各种请求进行仲裁和分派的线程分派逻辑。执行资源包括用于处理3D线程和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，该子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，其包括寄存器和可寻址存储器。
图3B图示根据本文中描述的实施例的具有分片架构的图形处理器320。在一个实施例中，图形处理器320包括图形处理引擎集群322，该图形处理引擎集群322在图形引擎片310A-310D内具有图3A中的图形处理器引擎310的多个实例。每个图形引擎片310A-310D可经由片互连的集合323A-323F被互连。每个图形引擎片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器设备326A-326D。存储器设备326A-326D可使用任何图形存储器技术。例如，存储器设备326A-326D可以是图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器设备326A-326D是高带宽存储器(HBM)模块，这些高带宽存储器(HBM)模块可与其相应的图形引擎片310A-310D一起在管芯上。在一个实施例中，存储器设备326A-326D是堆叠式存储器设备，这些堆叠式存储器设备可被堆叠在它们相应的图形引擎片310A-310D的顶部上。在一个实施例中，每个图形引擎片310A-310D和相关联的存储器326A-326D驻留在分开的小芯片上，这些分开的小芯片被键合到基管芯或基衬底，如在图11B-图11D中进一步详细地所描述。
图形处理器320可配置有非统一存储器存取(NUMA)系统，在该NUMA系统中，存储器设备326A-326D与相关联的图形引擎片310A-310D耦合。给定的存储器设备可由与该存储器设备直接连接到的图形引擎片不同的片存取。然而，当存取本地片时，对存储器设备326A-326D的存取等待时间可以是最低的。在一个实施例中，启用高速缓存一致的NUMA(ccNUMA)系统，该ccNUMA系统使用片互连323A-323F来启用图形引擎片310A-310D内的高速缓存控制器之间的通信，以便当有不止一个高速缓存存储相同的存储器位置时保持一致的存储器图像。
图形处理引擎集群322可与芯片上或封装上结构互连324连接。结构互连324可启用图形引擎片310A-310D与诸如视频编解码器306和一个或多个副本引擎304之类的组件之间的通信。副本引擎304可用于将数据移出存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，将数据移入存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，并且在存储器设备326A-326D与在图形处理器320外部的存储器(例如，系统存储器)之间移动数据。结构互连324还可用于将图形引擎片310A-310D互连。图形处理器320可任选地包括显示控制器302，以启用与外部显示设备318的连接。图形处理器还可被配置为图形加速器或计算加速器。在加速器配置中，显示控制器302和显示设备318可被省略。
图形处理器320可经由主机接口328连接到主机系统。主机接口328可启用图形处理器320、系统存储器和/或系统组件之间的通信。主机接口328可以是例如PCI express总线或另一类型的主机系统接口。
图3C图示根据本文中描述的实施例的计算加速器330。计算加速器330可包括与图3B中的图形处理器320的架构类似性，并且针对计算加速进行优化。计算引擎集群332可包括计算引擎片的集合340A-340D，计算引擎片的集合340A-340D包括针对并行或基于向量的通用计算操作优化的执行逻辑。在一些实施例中，计算引擎片340A-340D不包括固定功能图形处理逻辑，但是在一个实施例中，计算引擎片340A-340D中的一个或多个可包括用于执行媒体加速的逻辑。计算引擎片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的技术。图形计算引擎片340A-340D还可经由片互连的集合323A-323F被互连，并且可与结构互连324连接和/或由结构互连324互连。在一个实施例中，计算加速器330包括可被配置为设备范围的高速缓存的大型L3高速缓存336。计算加速器330还能以与图3B中的图形处理器320类似的方式经由主机接口328连接至主机处理器和存储器。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3A中示出的GPE 310的某个版本，并且还可表示图3B中的图形引擎片310A-310D。图4的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。例如，图示出图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是任选的，并且可以不被显式地包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。
在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403将命令流提供给3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并将这些命令发送至3D流水线312和/或媒体流水线316。这些命令是从环形缓冲器取出的指示，该环形缓冲器存储用于3D流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可附加地包括存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核(例如，(多个)图形核415A、(多个)图形核415B)的块，每个块包括一个或多个图形核。每个图形核包括图形执行资源的集合，该图形执行资源的集合包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。
在各实施例中，3D流水线312可包括用于通过处理指令以及将执行线程分派到图形核阵列414来处理一个或多个着色器程序的固定功能和可编程逻辑，这一个或多个着色器程序诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器、或其他着色器程序。图形核阵列414提供统一的执行资源块供在处理这些着色器程序时使用。图形核阵列414的(多个)图形核415A-415B内的多功能执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同步执行线程。
在一些实施例中，图形核阵列414包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，执行单元包括通用逻辑，该通用逻辑可编程以便除了执行图形处理操作之外还执行并行通用计算操作。通用逻辑可与图1的(多个)处理器核107或图2A中的核202A-202N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可附加地用于在图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得阵列包括可变数量的图形核，每个图形核都具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间被共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专业的补充功能的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器逻辑421、数学逻辑422和线程间通信(ITC)逻辑423。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。
至少在其中对于给定的专业功能的需求不足以包括在图形核阵列414中的情况下实现共享功能。相反，那个专业功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并被包括在图形核阵列414内的确切的功能集因实施例而异。在一些实施例中，共享功能逻辑420内的由图形核阵列414广泛使用的特定共享功能可被包括在图形核阵列414内的共享功能逻辑416内。在各实施例中，图形核阵列414内的共享功能逻辑416可包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除以有利于图形核阵列414内的共享功能逻辑416。
执行单元
图5A-图5B图示根据本文中所描述的实施例的线程执行逻辑500，该线程执行逻辑500包括在图形处理器核中采用的处理元件的阵列。图5A-图5B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。图5A-图5B图示线程执行逻辑500的概览，该线程执行逻辑500可表示以图2B中的每个子核221A-221F图示的硬件逻辑。图5A表示通用图形处理器内的执行单元，而图5B表示可在计算加速器内被使用的执行单元。
如在图5A中所图示，在一些实施例中，线程执行逻辑500包括着色器处理器502、线程分派器504、指令高速缓存506、包括多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512、以及数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求启用或禁用一个或多个执行单元(例如，执行单元508A、508B、508C、508D，一直到508N-1和508N中的任一个)来动态地缩放。在一个实施例中，所包括的组件经由互连结构而互连，该互连结构链接到组件中的每个组件。在一些实施例中，线程执行逻辑500包括通过指令高速缓存506、数据端口514、采样器510、以及执行单元508A-508N中的一个或多个到存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，508A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立式可编程通用计算单元。在各实施例中，执行单元508A-508N的阵列是可缩放的以包括任何数量的单独的执行单元。
在一些实施例中，执行单元508A-508N主要用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且可经由线程分派器504分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形流水线和媒体流水线的线程发起请求进行仲裁并在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点着色器、曲面细分着色器或几何着色器分派到线程执行逻辑以用于处理。在一些实施例中，线程分派器504还可处理来自执行的着色器程序的运行时线程生成请求。
在一些实施例中，执行单元508A-508N支持包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元508A-508N中的每个执行单元都能够进行多发布单指令多数据(SIMD)执行，并且多线程操作在面对较高等待时间的存储器访问时启用高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于能够进行整数操作、单精度浮点操作和双精度浮点操作、能够具有SIMD分支能力、能够进行逻辑操作、能够进行超越操作和能够进行其他混杂操作的流水线，执行针对每个时钟是多发布的。在等待来自存储器或共享功能中的一个共享功能的数据时，执行单元508A-508N内的依赖性逻辑使等待的线程休眠，直到所请求的数据已返回。当等待的线程正在休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。各实施例可应用以使用利用单指令多线程(SIMT)的执行，作为SIMD用例的替代，或作为SIMD用例的附加。对SIMD核或操作的引用也可应用于SIMT,或结合SIMT而应用于SIMD。
执行单元508A-508N中的每个执行单元对数据元素的数组进行操作。数据元素的数量是“执行尺寸”、或用于指令的通道数量。执行通道是用于数据元素访问、掩码、和指令内的流控制的执行的逻辑单元。通道的数量可独立于用于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可以作为紧缩数据类型被存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各个元素。例如，当对256位宽的向量进行操作时，向量的256位被存储在寄存器中，并且执行单元将向量操作为四个单独的64位紧缩数据元素(四字(QW)尺寸数据元素)、八个单独的32位紧缩数据元素(双字(DW)尺寸数据元素)、十六个单独的16位紧缩数据元素(字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)。然而，不同的向量宽度和寄存器尺寸是可能的。
在一个实施例中，可以将一个或多个执行单元组合到融合执行单元509A-509N中，该融合执行单元509A-509N具有对于融合EU而言共同的线程控制逻辑(507A-507N)。可以将多个EU融合到EU组中。融合的EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据实施例而有所不同。另外，可以逐EU地执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元509A-509N包括至少两个执行单元。例如，融合执行单元509A包括第一EU 508A、第二EU 508B、以及对于第一EU 508A和第二EU 508B而言共同的线程控制逻辑507A。线程控制逻辑507A控制在融合图形执行单元509A上执行的线程，从而允许融合执行单元509A-509N内的每个EU使用共同的指令指针寄存器来执行。
一个或多个内部指令高速缓存(例如，506)被包括在线程执行逻辑500中以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，512)被包括，以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可将被显式地管理的数据存储在共享本地存储器511中。在一些实施例中，采样器510被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器510包括专业的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理数据或媒体数据。
在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送到线程执行逻辑500。一旦一组几何对象已经被处理并被栅格化为像素数据，着色器处理器502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用以进一步计算输出信息，并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，各顶点属性的值将跨经栅格化的对象而被内插。在一些实施例中，着色器处理器502内的像素处理器逻辑随后执行应用编程接口(API)供应的像素着色器程序或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504将线程分派至执行单元(例如，508A)。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口514提供存储器访问机制，供线程执行逻辑500将经处理的数据输出至存储器以便在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存512)，以便对数据进行高速缓存供经由数据端口进行存储器访问。
在一个实施例中，执行逻辑500还可包括可提供光线追踪加速功能的光线追踪器505。光线追踪器505可支持光线追踪指令集，该光线追踪指令集包括用于光线生成的指令/函数。光线追踪指令集可与图2C中的光线追踪核245所支持的光线追踪指令集类似或不同。
图5B图示根据实施例的执行单元508的示例性内部细节。图形执行单元508可包括指令取出单元537、通用寄存器堆阵列(GRF)524、架构寄存器堆阵列(ARF)526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元(FPU)的集合534、以及在一个实施例中的专用整数SIMD ALU的集合535。GRF 524和ARF 526包括与可在图形执行单元508中活跃的每个同步硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，每线程架构状态被维持在ARF 526中，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态，包括用于每个线程的指令指针，可以被保持在ARF 526中的线程专用寄存器中。
在一个实施例中，图形执行单元508具有作为同步多线程(SMT)与细粒度交织多线程(IMT)的组合的架构。该架构具有模块化配置，该模块化配置可以基于同步线程的目标数量和每个执行单元的寄存器的数量而在设计时进行微调，其中跨用于执行多个同步线程的逻辑来划分执行单元资源。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。
在一个实施例中，图形执行单元508可协同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程508的线程仲裁器522可以将指令分派给以下各项中的一项以供执行：发送单元530、分支单元532或(多个)SIMD FPU 534。每个执行线程可以访问GRF524内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程具有对GRF 524内的4个千字节的访问权，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区为可独立地执行计算操作的七个硬件线程，但是每个执行单元的线程数量也可根据实施例而有所不同。例如，在一个实施例中，支持多达16个硬件线程。在其中七个线程可以访问4个千字节的实施例中，GRF 524可以存储总共28个千字节。在16个线程可访问4个千字节的情况下，GRF 524可存储总共64个千字节。灵活的寻址模式可以准许对多个寄存器一起进行寻址，从而建立实际上更宽的寄存器或者表示跨步式矩形块数据结构。
在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作以及其他较长等待时间的系统通信。在一个实施例中，分支指令被分派给专用分支单元532以促进SIMD发散和最终收敛。
在一个实施例中，图形执行单元508包括用于执行浮点操作的一个或多个SIMD浮点单元(FPU)534。在一个实施例中，(多个)FPU 534还支持整数计算。在一个实施例中，(多个)FPU 534可以SIMD执行多达数量M个32位浮点(或整数)操作，或者SIMD执行多达2M个16位整数或16位浮点操作。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学函数和双精度64位浮点的扩展数学能力。在一些实施例中，8位整数SIMD ALU的集合535也存在，并且可专门优化成执行与机器学习计算相关联的操作。
在一个实施例中，可以在图形子核分组(例如，子切片)中对图形执行单元508的多个实例的阵列进行实例化。为了可缩放性，产品架构师可以选择每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可以跨多个执行通道来执行指令。在进一步的实施例中，在不同通道上执行在图形执行单元508上执行的每个线程。
图6图示根据实施例的附加的执行单元600。执行单元600可以是用于在例如图3C中的计算引擎片340A-340D中使用的计算优化的执行单元，但不限于此。执行单元600的变体也可在如图3B中的图形引擎片310A-310D中使用。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令取出/预取单元603、以及指令解码单元604。执行单元600附加地包括寄存器堆606，该寄存器堆606存储可被指派给执行单元内的硬件线程的寄存器。执行单元600附加地包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608能以与图5B中的图形执行单元508的发送单元530和分支单元532类似的方式操作。
执行单元600还包括计算单元610，该计算单元610包括多个不同类型的功能单元。在一个实施例中，计算单元610包括ALU单元611，该ALU单元611包括算术逻辑单元的阵列。ALU单元611可配置成执行64位、32位和16位的整数和浮点操作。可同时执行整数和浮点操作。计算单元610还可包括脉动阵列612和数学单元613。脉动阵列612包括数据处理单元的宽W深D的网络，其可用于以脉动方式执行向量或其他数据并行操作。在一个实施例中，脉动阵列612可配置成执行矩阵操作，诸如，矩阵点积操作。在一个实施例中，脉动阵列612支持16位浮点操作以及8位和4位整数操作。在一个实施例中，脉动阵列612可配置成加速机器学习操作。在此类实施例中，脉动阵列612可配置有对bfloat 16位浮点格式的支持。在一个实施例中，数学单元613可被包括以便以高效的且比ALU单元611更低功率的方式执行数学操作的特定子集。数学单元613可包括可在由其他实施例提供的图形处理引擎的共享功能逻辑(例如，图4中的共享功能逻辑420的数学逻辑422)中发现的数学逻辑的变体。在一个实施例中，数学单元613可配置成执行32位和64位浮点操作。
线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可包括线程仲裁逻辑，该线程仲裁逻辑用于启动、停止以及抢占执行单元600内线程的执行。线程状态单元602可用于存储用于被指派在执行单元600上执行的线程的线程状态。将线程状态存储在执行单元600能使得能够在线程变得被锁定或空闲时快速抢占那些线程。指令取出/预取单元603可从较高级别执行逻辑的指令高速缓存(例如，如图5A中的指令高速缓存506)取出指令。指令取出/预取单元603还基于对当前执行线程的分析来发布对要被加载到执行高速缓存中的指令的预取请求。指令解码单元604可用于对要由计算单元执行的指令进行解码。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码为组成的微操作。
执行单元600附加地包括寄存器堆606，该寄存器堆可由在执行单元600上执行的硬件线程使用。寄存器堆606中的寄存器可跨用于执行执行单元600的计算单元610内的多个同步线程的逻辑而被划分。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。基于所支持的硬件线程的数量，寄存器堆606的尺寸可因实施例而异。在一个实施例中，可使用寄存器重命名来动态地将寄存器分配给硬件线程。
图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框图示通常被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令的子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与产生自一旦指令被处理就进行的指令解码的微指令相反。
在一些实施例中，图形处理器执行单元原生地支持128位指令格式710的指令。基于所选择的指令、指令选项和操作数数量，64位紧凑指令格式730可用于一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中受限。64位格式730中可用的原生指令因实施例而异。在一些实施例中，使用索引字段713中的索引值的集合将指令部分地压缩。执行单元硬件基于索引值来引用压缩表的集合，并使用压缩表输出来重构128位指令格式710的原生指令。可使用指令的其他尺寸和格式。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同步加法操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714启用对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道顺序(例如，混合)。针对128位指令格式710的指令，执行尺寸字段716限制将被并行地执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数src0 720、src1 722以及一个目的地操作数718。在一些实施例中，执行单元支持双目的地指令，其中，双目的地中的一个目的地是隐式的。数据操纵指令可具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即数(例如，硬编码的)值。
在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726例如指定使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐寻址用于所有的源操作数和目的地操作数。
在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、位5、和位6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括0010xxxxb(例如，0x7)形式的指令。混杂指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括0100xxxxb(例如，0x40)形式的逐分量的算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行地执行算术操作。向量数学组750包括0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作数执行算术，诸如点积计算。在一个实施例中，所图示的操作码解码740可用于确定执行单元的哪个部分将用于执行经解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。其他指令，诸如，光线追踪指令(未示出)可被路由到执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。
图形流水线
图8是图形处理器800的另一实施例的框图。图8的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。
在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入、或者经由通过环形互连802发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理组件，诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器将指令供应至几何流水线820或媒体流水线830的各个组件。
在一些实施例中，命令流转化器803引导顶点取出器805的操作，该顶点取出器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点取出器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点取出器805和顶点着色器807通过经由线程分派器831将执行线程分派至执行单元852A-852B来执行顶点处理指令。
在一些实施例中，执行单元852A-852B是具有用于执行图形操作和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在阵列之间被共享的所附接的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区为在不同分区中包含数据和指令的单个高速缓存。
在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包括用于基于粗糙的几何模型来生成详细的几何对象集合的专用逻辑，该粗糙的几何模型作为输入被提供该几何流水线820。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分组件(例如，外壳着色器811、曲面细分器813和域着色器817)。
在一些实施例中，完整的几何对象可由几何着色器819经由被分派至执行单元852A-852B的一个或多个线程来处理，或者可以直接行进至裁剪器829。在一些实施例中，几何着色器对整个几何对象而不是对如在图形流水线的先前的级中那样对顶点或顶点补片进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的以便在曲面细分单元被禁用的情况下执行几何曲面细分。
在栅格化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试组件873分派像素着色器以将几何对象转换为逐像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试组件873，并且经由流出单元823访问未栅格化的顶点数据。
图形处理器800具有互连总线、互连结构、或允许数据和消息在处理器的主要组件之中传递的某个其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可被配置为采样器高速缓存。
在一些实施例中，渲染输出流水线870包含栅格化器和深度测试组件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩码器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作组件877对数据进行基于像素的操作，但是在一些实例中，与2D操作相关联的像素操作(例如，利用混合的位块图像传送)由2D引擎841执行，或者在显示时由显示控制器843使用叠加显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形组件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将媒体命令发送至媒体引擎837之前处理该命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构来与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线进行操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者是经由显示设备连接器附接的外部显示设备。
在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图9A是图示根据一些实施例的图形处理器命令格式900的框图。图9B是图示根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示一般被包括在图形命令中的组成部分，而虚线包括任选的或仅被包括在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包括用于标识命令的客户端902、命令操作代码(操作码)904和数据906的数据字段。子操作码905和命令尺寸908也被包括在一些命令中。
在一些实施例中，客户端902指定图形设备的处理命令数据的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦由客户端单元接收到命令，客户端单元就读取操作码904以及子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，预期显式的命令尺寸908指定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双字的倍数来对齐命令。可使用其他命令格式。
图9B中的流程图图示了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的某个版本来建立、执行并终止图形操作的集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例不限于这些特定的命令或者该命令序列。而且，命令可以作为批量的命令以命令序列被发布，使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可开始于流水线转储清除命令912，以便使得任何活跃的图形流水线完成流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不并发地操作。执行流水线转储清除以使得活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘画引擎完成未决操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为“脏”的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步，或者在将图形处理器置于低功率状态之前使用。
在一些实施例中，当命令序列要求图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行上下文中仅需要一次流水线选择命令913，除非上下文将发布针对两条流水线的命令。在一些实施例中，紧接在经由流水线选择命令913的流水线切换之前需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量的命令之前清除来自活跃流水线内的一个或多个高速缓存存储器的数据。
在一些实施例中，返回缓冲器状态命令916用于配置用于相应流水线的返回缓冲器的集合以写入数据。一些流水线操作需要分配、选择或配置一个或多个返回缓冲器，在处理期间操作将中间数据写入这一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择要用于流水线操作的集合的返回缓存器的尺寸和数量。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及将在处理3D基元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过那些元件。
在一些实施例中，3D基元932命令用于提交待由3D流水线处理的3D基元。经由3D基元932命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点取出功能。顶点取出功能使用3D基元932命令数据来生成多个顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去往(go)”或“踢除(kick)”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以便通过图形流水线来转储清除命令序列。3D流水线将执行针对3D基元的几何处理。一旦操作完成，就对所得到的几何对象进行栅格化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体流水线924路径。一般地，针对媒体流水线924进行编程的特定用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被转移到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，这些计算着色器程序并不明确地与图形基元的渲染相关。
在一些实施例中，以与3D流水线922类似的方式配置媒体流水线924。将用于配置媒体流水线状态940的命令集合分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持使用指向包含批量的状态设置的“间接”状态元件的一个或多个指针。
在一些实施例中，媒体对象命令942供应指向用于由媒体流水线处理的媒体对象的指针。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，就经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图10图示根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，这一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，Direct3D的高级着色器语言(HLSL)、OpenGL着色器语言(GLSL)，等等。应用还包括采用适于由通用处理器核1034执行的机器语言的可执行指令1014。应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的
操作系统、专属的类UNIX操作系统、或使用Linux内核的变体的开源的类UNIX操作系统。操作系统1020可支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的某个版本。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换成硬件专用表示。当OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。
IP核实施方式
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(被称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为描述集成电路的结构的硬件模型而被存储在有形的、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。
图11A是图示根据实施例的IP核开发系统1100的框图，该IP核开发系统1100可以用于制造集成电路以执行操作。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可生成采用高级编程语言(例如，C/C++)的IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能仿真、行为仿真和/或时序仿真。随后可从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑级或晶体管级的较低级别设计。由此，初始设计和仿真的特定细节可有所不同。
可以由设计设施进一步将RTL设计1115或等效方案合成到硬件模型1120中，该硬件模型1120可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第三方制造设施1165。替代地，可以通过有线连接1150或无线连接1160(例如，经由因特网)来传输IP核设计。制造设施1165随后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文中描述的至少一个实施例的操作。
图11B图示根据本文中描述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170图示如本文中所描述的一个或多个处理器或加速器设备的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器或其他加速器设备中的任何处理器核、图形处理器或其他加速器设备的一个或多个部分。每个逻辑单元1172、1174可以实现在半导体管芯内，并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可以包括互连，该互连诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，诸如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，封装衬底1180可以包括其他合适类型的衬底。封装组件1170可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成在逻辑1172与逻辑1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可以包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑1172与逻辑1174之间的芯片到芯片连接。
尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可以包括在一个或多个管芯上的更多或更少的逻辑单元。这一个或多个管芯可以由零个或更多个桥接器连接，因为当逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，在其他可能的配置(包括三维配置)中，多个逻辑单元、管芯和桥接器可被连接在一起。
图11C图示封装组件1190，该封装组件1190包括连接到衬底1180的多个单元的硬件逻辑小芯片(例如，基础管芯)。如本文中所描述的图形处理单元、并行处理器和/或计算加速器可由分开制造的各种硅小芯片组成。在该上下文中，小芯片是至少部分地被封装的集成电路，该至少部分地被封装的集成电路包括可与其他小芯片一起被组装到更大的封装中的不同的逻辑单元。具有不同IP核逻辑的小芯片的各种集合可被组装到单个器件中。此外，可使用有源插入器技术将小芯片集成到基础管芯或基础小芯片中。本文中描述的概念启用GPU内的不同形式的IP之间的互连和通信。IP核可通过使用不同的工艺技术来制造并在制造期间被组成，这避免了尤其是对于具有若干风格的IP的大型SoC的将多个IP聚集到同一制造工艺的复杂性。允许使用多种工艺技术改善了上市时间，并提供具有成本效益的方法来创建多个产品SKU。此外，分解的IP更适于被独立地进行功率门控，可关闭不在给定工作负载上使用的组件，从而降低总功耗。
硬件逻辑小芯片可包括专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174、和/或存储器小芯片1175。硬件逻辑小芯片1172以及逻辑或I/O小芯片1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器、并行处理器或其他加速器设备中的任何处理器核、图形处理器、并行处理器或其他加速器设备的一个或多个部分。存储器小芯片1175可以是DRAM(例如，GDDR、HBM)存储器或高速缓存(SRAM)存储器。
每个小芯片可被制造为单独的半导体管芯，并且经由互连结构1173与衬底1180耦合。互连结构1173可配置成在衬底1180内的各种小芯片与逻辑之间路由电信号。互连结构1173可包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，诸如例如，与逻辑小芯片、I/O小芯片和存储器小芯片的操作相关联的输入/输出(I/O)信号和/或功率信号或接地信号。
在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1190可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥接器1187被电耦合，该桥接器1187配置成在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥接器1187可以是为电信号提供路由的密集互连结构。桥接器1187可以包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑或I/O小芯片1174与存储器小芯片1175之间的芯片到芯片连接。桥接器1187还可被称为硅桥接器或互连桥接器。例如，在一些实施例中，桥接器1187是嵌入式多管芯互连桥接器(EMIB)。在一些实施例中，桥接器1187可以仅是从一个小芯片到另一小芯片的直接连接。
衬底1180可包括用于I/O 1191、高速缓存存储器1192和其他硬件逻辑1193的硬件组件。结构1185可被嵌入在衬底1180中以启用衬底1180内的各种逻辑小芯片与逻辑1191、1193之间的通信。在一个实施例中，I/O1191、结构(fabric)1185、高速缓存、桥接器和其他硬件逻辑1193可被集成在层叠在衬底1180的顶部上的基础管芯中。结构1185可以是在封装组件的各组件之间交换数据分组的芯片上网络互连或另一形式的分组交换型结构。
在各实施例中，封装组件1190可包括由结构1185或一个或多个桥接器1187互连的更少或更多数量的组件和桥接器。封装组件1190内的小芯片能以3D布置或2.5D布置来布置。一般而言，桥接器结构1187可用于促进例如逻辑或I/O小芯片与存储器小芯片之间的点对点互连。结构1185可用于将各种逻辑和/或I/O小芯片(例如，小芯片1172、1174、1191、1193)与其他逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓存存储器1192可充当用于封装组件1190的全局高速缓存，充当分布式全局高速缓存的部分，或充当用于结构1185的专用高速缓存。
图11D图示根据实施例的包括可互换小芯片1195的封装组件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥接器互连1197被耦合，该桥接器互连1197可与本文中描述的其他桥接器互连类似，并且可以是例如EMIB。存储器小芯片也可经由桥接器互连被连接至逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连结构进行通信。基础小芯片各自可支持按照用于逻辑或I/O或存器/高速缓存的标准化格式的一个或多个插槽。
在一个实施例中，SRAM和功率递送电路可被制造到基础小芯片1196、1198中的一个或多个中，基础小芯片1196、1198可使用相对于可互换小芯片1195不同的工艺技术来制造，可互换小芯片1195堆叠在基础小芯片的顶部上。例如，可使用较大工艺技术来制造基础小芯片1196、1198，同时可使用较小工艺技术来制造可互换小芯片。可互换小芯片1195中的一个或多个可以是存储器(例如，DRAM)小芯片。可基于针对使用封装组件1194的产品的功率和/或性能来为封装组件1194选择不同的存储器密度。此外，可在组装时基于针对产品的功率和/或性能来选择具有不同数量的类型的功能单元的逻辑小芯片。此外，可将包含具有不同类型的IP逻辑核的小芯片插入到可互换小芯片插槽中，从而启用可混合并匹配不同技术的IP块的混合式存储器设计。
示例性芯片上系统集成电路
图12-图13B图示根据本文中所述的各实施例的可以使用一个或多个IP核制造的示例性集成电路和相关联的图形处理器。除了所图示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图12是图示根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一个都可以是来自相同设计设施或多个不同的设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。此外，集成电路可包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示接口1255中的一个或多个。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以获得对SDRAM或SRAM存储器设备的访问。一些集成电路附加地包括嵌入式安全引擎1270。
图13A-图13B是图示根据本文中所描述的实施例的用于在SoC内使用的示例性图形处理器的框图。图13A图示根据实施例的可以使用一个或多个IP核制造的芯片上系统集成电路的示例性图形处理器1310。图13B图示根据实施例的可以使用一个或多个IP核制造的芯片上系统集成电路的附加示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每一个都可以是图12的图形处理器1210的变体。
如图13A中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成基元数据和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的基元数据和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化以执行如在OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。
图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B以及(多个)电路互连1330A-1330B。这一个或多个MMU 1320A-1320B为图形处理器1310(包括为顶点处理器1305和/或(多个)片段处理器1315A-1315N)提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点数据或图像/纹理数据之外，该虚拟到物理地址映射还可以引用存储在存储器中的顶点数据或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统，系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核对接。
如图13B中所示，图形处理器1340包括图13A的图形处理器1310的一个或多个MMU1320A-1320B、(多个)高速缓存1325A-1325B、以及(多个)电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，这一个或多个着色器核提供统一着色器核架构，在该统一着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以因实施例和实现方式而异。另外，图形处理器1340包括核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着色器核1355A-1355N的线程分派器和用于加速对基于片的渲染的分片操作的分片单元1358，在基于片的渲染中，针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。
用于机器学习工作负荷的张量加速逻辑
图14是根据实施例的数据处理系统1400的框图。数据处理系统1400是异构处理系统，其具有处理器1402、统一存储器1410和包括机器学习加速逻辑的GPGPU 1420。处理器1402和GPGPU 1420可以是如本文中所描述的处理器和GPGPU/并行处理器中的任一者。处理器1402可执行存储在系统存器1412中的用于编译器1415的指令。编译器1415在处理器1402上执行，以将源代码1414A编译成经编译代码1414B。经编译代码1414B可以包括可由处理器1402执行的指令和/或可由GPGPU 1420执行的指令。在编译期间，编译器1415可以执行操作以插入元数据，该元数据包括关于经编译代码1414B中存在的数据并行化水平的提示和/或关于与要基于经编译代码1414B而被分派的线程相关联的数据局部性的提示。编译器1415可以包括执行这样的操作所必要的信息，或者，可以在运行时库1416的帮助下执行这些操作。运行时库1416还可以辅助编译器1415编译源代码1414A，并且还可以包括指令，该指令在运行时与经编译代码1414B链接在一起以用于促进在GPGPU 1420上执行经编译指令。
统一存储器1410表示可由处理器1402和GPGPU 1420访问的统一地址空间。统一存储器可以包括系统存储器1412和GPGPU存储器1418。GPGPU存储器1418是GPGPU 1420的地址空间内的存储器，并且可以包括系统存储器1412中的一些或全部。在一个实施例中，GPGPU存储器1418还可以包括专用于由GPGPU 1420独占地使用的任何存储器的至少一部分。在一个实施例中，存储在系统存储器1412中的经编译代码1414B可被映射到GPGPU存储器1418中，以供GPGPU 1420访问。
GPGPU 1420包括多个计算块1424A-1424N，这些计算块可以包括本文中描述的各种计算资源中的一个或多个。处理资源可以是或包括各种不同的计算资源，诸如，例如执行单元、计算单元、流式多处理器、图形多处理器或多核组。在一个实施例中，GPGPU 1420附加地包括张量(例如，矩阵)加速器1423，该张量加速器1423可以包括设计为用来加速矩阵操作的子集(例如，点积等)的一个或多个专用功能计算单元。张量加速器1423也可以被称为张量加速器或张量核。在一个实施例中，张量加速器1423内的逻辑组件可分布于多个计算块1424A-1424N的处理资源之中。
GPGPU 1420还可以包括可由计算块1424A-1424N和张量加速器1423共享的资源的集合，该集合包括但不限于寄存器的集合1425、功率和性能模块1426、和高速缓存1427。在一个实施例中，寄存器1425包括直接可访问和间接可访问的寄存器，其中间接可访问的寄存器被优化以供张量加速器1423使用。功率和性能模块1426可配置成用于调整用于计算块1424A-1424N的功率递送和时钟频率，以便对计算块1424A-1424N内的空闲组件进行功率门控。在各种实施例中，高速缓存1427可以包括指令高速缓存和/或低级数据高速缓存。
GPGPU 1420可以附加地包括L3数据高速缓存1430，L3数据高速缓存1430可用于对由张量加速器1423和/或计算块1424A-1424N内的计算元件从统一存储器1410访问到的数据进行高速缓存。在一个实施例中，L3数据高速缓存1430包括共享本地存储器1432，该共享本地存储器1423可以由计算块1424A-1424N内的计算元件和张量加速器1423共享。
在一个实施例中，GPGPU 1420包括指令处置逻辑，诸如取出和解码单元1421以及调度器控制器1422。取出和解码单元1421包括取出单元和解码单元，用于取出和解码指令以供由计算块1424A-1424N中的一个或多个或由张量加速器1423执行。指令可经由调度器控制器1422调度给计算块1424A-1424N或张量加速器内的适当的功能单元。在一个实施例中，调度器控制器1422是能够配置(configurable)成执行高级调度操作的ASIC。在一个实施例中，调度器控制器1422是能够执行从固件模块加载的调度器指令的微控制器或低每指令能量的处理核。
在一个实施例中，用于由计算块1424A-1424N执行的一些功能可以被直接调度或转移(offload)给张量加速器1423。在各种实施例中，张量加速器1423包括配置为高效地执行矩阵计算操作的处理元件逻辑，矩阵计算操作诸如为由3D图形或计算着色器程序使用的乘法和加法操作以及点积操作。在一个实施例中，张量加速器1423可配置成加速由机器学习框架使用的操作。在一个实施例中，张量加速器1423是显式地配置为执行并行矩阵乘法和/或加法操作的特定集合的专用集成电路。在一个实施例中，张量加速器1423是现场可编程门阵列(FPGA)，其提供可在工作负荷(workload)之间更新的固定功能逻辑。可由张量加速器1423执行的矩阵操作的集合相对于可由计算块1424A-1424N执行的操作可能是有限的。然而，张量加速器1423能够相对于计算块1424A-1424N以显著更高的吞吐量执行那些操作。
图15图示根据实施例的由指令流水线1500执行的矩阵操作1505。指令流水线1500能够配置成执行矩阵操作1505，诸如但不限于点积操作。两个向量的点积是等于向量的对应分量的乘积之和的标量值。可以如以下等式(1)中所示的来计算点积。
点积可用于卷积神经网络(CNN)的卷积操作中。图15图示使用包括点积操作的矩阵操作1505的二维(2D)卷积。尽管图示2D卷积，但是可以使用N维滤波器在N维体积上执行N维卷积。感受野(receptive field)片1502突出显示输入体积缓冲器1504中的一部分输入体积。输入体积缓冲器可以存储在存储器1530中。可以在感受野片1502内的数据与卷积滤波器之间执行点积矩阵操作1505以在输出缓冲器1506内生成数据点，该数据点也可以存储在存储器1530中。存储器1530可以是本文所述的存储器中的任一个，包括系统存储器1412、GPGPU存储器1418或如图14中的一个或多个高速缓存存储器1427、1430。
输出缓冲器1506内的数据点的组合表示由卷积操作生成的激活图。激活图内的每个点都是通过将感受野片滑过输入体积缓冲器1504来生成的。可以将激活图数据输入到激活函数以确定输出激活值。在一个实施例中，可以在框架内将输入体积缓冲器1504的卷积定义为高级矩阵操作1505。可以经由基元操作(诸如基本线性代数子程序(BLAS)操作)来执行高级矩阵操作。可以经由指令流水线1500执行的硬件指令来加速基元操作。
用于加速硬件指令的指令流水线1500可以包括：指令取出和解码单元1421，其可以取出并解码硬件指令；以及调度器控制器1422，其可以将经解码的指令调度给计算块1424A-1424N和/或张量加速器1423内的一个或多个处理资源。在一个实施例中，可以将硬件指令调度给计算块1424A-1424N，并且可以将其转移给张量加速器1423。用于执行矩阵操作1505的一个或多个硬件指令和相关联数据可以存储在存储器1530中。硬件指令的输出也可以存储在存储器1530中。
在一个实施例中，张量加速器1423可使用集成脉动阵列1508(DP逻辑)来执行一或多个硬件指令以执行矩阵操作1505。脉动阵列1508可以包括可编程的和固定功能硬件的组合，其能配置成执行点积操作。尽管计算块1424A-1424N内的功能单元也可以配置成执行点积操作，但脉动阵列1508可以配置成以相对于计算块1424A-1424N而言显著更高的吞吐量来执行点积操作的有限子集。
使用带有反馈输入的脉动阵列的可缩放稀疏矩阵乘法加速
本文描述了用于使用带有反馈输入的脉动阵列来实现可缩放的稀疏矩阵乘法加速的架构。该架构可在其数据展示出大量零的工作负荷中加速脉动矩阵乘法。此架构易于进行缩放，从而保留为利用工作负荷的数据中所发现的稀疏性而引入的优化所带来的收益，并允许增加指令吞吐量。优点包括相对于其他脉动阵列的减小的面积、减少的功耗和提高的性能。此架构通过减少高度稀疏的数据负荷中的计算数量来提高脉动点积累加操作的性能。与先前的架构相比，计算的减少导致功耗的减少。通过简化脉动阵列的设计，此架构还比比现有脉动阵列更好地缩放。简化的设计使该架构能够广泛地集成到加速器设计中，以增加那些加速器的矩阵处理吞吐量。
机器学习算法的计算中使用的数据显展示出大量的零作为输入元素。在神经网络应用中，这是由实现的网络的拓扑结构和建模的神经元的特性而自然地引起的。例如，在完全互连的神经网络中，神经元列或神经元层的输出连接到下一层中每个神经元的输入。网络由许多层组成，每一层可能都以大量的神经元为特征。神经元输出的计算的最后一级是执行激活函数。当神经元的输入的计算为正时，此函数通常输出对正函数的估算，而当神经元的输入为负时，输出零。因此，神经元的大量输出结果可以为零，并且在神经网络计算的后续步骤中，这些结果被馈送到下一网络层。
在执行以大量层和神经元为特征的神经网络时，每一层都由神经元的输入权重值的矩阵和给神经元的输入值的矩阵来表示。给神经元的所有输入都乘以其权重，然后加到给神经元的其他输入的结果中。之后，应用激活函数来获得神经元的输出，该神经元的输出馈入下一网络层。为了快速计算神经元的输入和权重的相乘和相加，已在硬件中使用了若干技术。与本发明有关的一种技术是使用脉动阵列进行乘法和累加操作。
图16图示包括以流水线化的方式组织的乘法器电路和加法器电路的脉动阵列1600。用于第一输入矩阵的输入1612A-1612H由包含在标记为Src1和Src1+1至Src1+7的输入中的数据元素表示。输入1610A-1610B对应于第二输入矩阵，并标记为Src2。可以将可包括初始累加器值的输入1602作为Src0来提供。脉动阵列1600的处理元件1611A-1611H作为流水线化结构来操作，并且按时钟周期来执行每个级。在每个周期上，每个级能够接收新的src2输入，该新的src2输入可以同新的Src1输入或较旧的输入一起进行计算。一个Src2输入与八个Src1输入(例如，每级一个Src1输入)一起运算。Src2输入的通道的数据元素被广播至处理元件1611A-1611H的所有通道。处理元件随后使用Src1输入的所有通道来对Src2通道作运算操作。在第一时钟周期中，Src1输入与Src2的第一通道的数据元素进行运算操作。在下一周期中，第二Src1(标记为Src1+1)与Src2的第二通道的数据元素进行运算操作。此序列在流水线的8个级上重复。每级都将其操作添加到前一级的输出。遍及各个流水线级，多个Src2输入以流水线化方式进行运算操作。随着第一Src2输入的连续通道被推入通过各个流水线级，可以在第一级处提供新的Src2输入。
来自最后一级的输出1622标记为Dst。其中d＝脉动深度，并且e＝每通道的数据元素数量，通道的输出由下面的等式(2)描述：
如等式(2)所示，每个通道可以包括多个数据元素，在这些数据元素上并行地执行运算操作。在一个实施例中，每个通道表示四个元素的数据向量，但是可以为每个通道配置不同数量的元素。在一个实施例中，通道内的数据元素的数量可以基于每个数据元素的尺寸而变化。例如，可以使用每个元素具有8位数据类型的四元素向量、具有16位数据类型的两元素向量、具有4位数据类型(例如INT4)的八元素向量或具有2位数据类型(例如INT2)的十六元素向量来执行点积。可以根据Src1和Src2的数据类型自动调整通道数。指令还可以指定要用于该指令的所需脉动深度。
在一个实施例中，处理元件1611A-1611H可以直接从通用寄存器堆读取输入1610A-1610H、1612A-1612H。在一个实施例中，脉动阵列1600包括用于以下操作的逻辑：从通用寄存器堆读取输入1610A-1610H、1612A-1612H并将输入数据存储在脉动阵列内部的寄存器、缓冲器或存储器中。内部逻辑可以随后将输入数据元素馈送到处理元件1611A-1611H以供处理。可以将输出1622写入到脉动阵列1600的内部寄存器或存储器和/或直接写入到通用寄存器堆。
在一个实施例中，当输入到某级中的乘法器/加法器的元素被确定为零时，可以绕过乘法/加法并且仅传播先前的输入。当输入矩阵稀疏(例如，包含大量的零)时，要执行的操作的数量减少。一些实现可以绕过乘法/累加级，以避免花费功率进行乘法/加法操作。然而，简单地绕过操作会导致脉动链中的空闲级。例如，如果Src2输入的元素全为零，则绕过与该元素相关的级将节省功率。然而，在该周期中将没有操作被执行。因此，操作的吞吐量将保持不变。其他实现可以以可以绕过阵列的整个部分的方式重新布置输入。由于添加了额外的硬件来重新布置输入，因此重新布置输入增加按比例放大的成本。架构必须考虑没有稀疏性的输入情况，这将需要使用流水线的全部深度。因此，架构应设计为其所有级始终是可用的。
本文在各个实施例中加以描述的是具有优化项的架构，这些优化项用以在避免上述问题的同时以某种方式处置稀疏输入。实施例提供了一种模块化的脉动阵列，该模块化脉动阵列可以容易地加以缩放以满足不同产品的需求，并允许仅计算非零元素，而无需额外的硬件或空闲时钟周期。这些概念将在本说明书的下章节中逐步描述。
带有反馈输入的矩阵乘法加速器
脉动阵列1600是具有累加的深度为八的乘法/加法阵列，并且可以称为DPAS(DotProduct Accumulate Systolic，点积累加脉动)阵列。这种架构的深度对于某些产品、项目和/或用例是有益的。其他产品、项目和/或用例可能不需要该深度的阵列，而将受益于具有较低吞吐量、但也有较小面积和/或较低功耗的阵列。替代地，其他产品、项目和/或用例可能会受益于通过使用更高的流水线深度而可获得的更高的DPAS吞吐量。为了减少在脉动阵列中使用的硬件数量，同时保留用于更深阵列的相同编程模型，将反馈输入添加到图16所示的脉动阵列的深度减小的版本。
图17A至图17B图示使用深度为四的脉动阵列1700来计算八个脉动级的等效阵列。图17A示出从外部源接收Src0输入并利用Src1和Src2输入处理前四个级的阵列。该阵列的输出被反馈回图17B中所示的第二步骤。图17B示出使用包括已经处理的值以及Src1和Src2输入的反馈数据来计算接下来的四个级。
如图17A所示，脉动阵列1700可以接受输入1602作为Src0输入，该输入1602经由数据选择器1704被读取(1702)。数据选择器1704在输入1602和反馈输入1706之间进行选择。处理元件1611A-1611D可以以类似于脉动阵列1600的方式处理输入1610A-1610D和1612A-1612D。如果四个级足以完成操作，则处理元件1611D可以经由数据选择器1724将输出1622写入(1722)到指定的Dst寄存器或存储器。在需要进一步的级的情况下，数据选择器1724可以写入反馈输出1726，该反馈输出1726作为反馈输入1706被提供给处理元件1611A。
如图17B所示，在一个实施例中，反馈输入1706可以由处理元件1611A-1611D进一步处理。反馈输入1706包括已经处理的值。在一个实施例中，反馈输入1706也可以包括输入1610E-1610H、输入1612E-1612H，这些输入可以在处理前四个级时被预取。数据选择器1704选择反馈输入1706以供处理元件1611A输入。处理元件1611A-1611D随后可以处理输入1610E-1610H和1612E-1612H。数据选择器1724可以随后将第八级结果作为输出1622写入(1722)到指定的Dst寄存器。
在图18A-图18B中示出了图16和图17A-图17B的阵列的示意图。
图18A-图18B示出两个时序图1800、1850。图18A示出与图16中描绘的深度为8的脉动阵列1600对应的时序图1800。图18B示出与具有图17A-图17B中描绘的反馈输入的脉动阵列对应的时序图1850。显示了多个时钟周期。
如图18A所示，时序图1800示出与脉动阵列1600的读取逻辑相对应的读取周期1802，该脉动阵列1600的读取逻辑读取将被馈送到阵列的输入。脉动周期1804与在阵列的每级中如何处理那些输入相对应。写周期1806与将输出写到指定目的地位置的输出逻辑对应。在脉动周期1804的周期0-7中，由脉动阵列处理在读取周期1802的周期0中读取的输入。在脉动周期1804的周期1-8中处理在读取周期1802的周期1中读取的输入。在脉动周期1804的周期0中开始的处理被输出到写入周期1806的周期“N”中。在一个实施例中，N的值可以与脉动阵列的深度有关。在脉动周期1804的周期1中开始的处理在周期1-8中进行处理并且被输出到写周期1806的周期N+1中。由于阵列的流水线化性质，将由脉动阵列的各个流水线级(级1到级8)并行地执行将在周期N和N+1产生输出的计算。
读取周期1802的各周期领先脉动周期1804一个或多个周期。例如，读取周期1802的周期0可以在脉动周期1804的周期0之前发生。在一个实施例中，读取周期1802的周期1可以与脉动周期1804的周期0同时发生。在脉动周期1804的周期0期间，脉动阵列的级1基于在读取周期的周期0中读取的输入来计算Src0+Src1*Src2.0。将Src1的元素0-7中的每个元素与Src2的元素0并行相乘，然后加到Src0的对应元素0-7中。来自级1的结果将传递到级2。在脉动周期1804的周期1中，级2将周期0中由级1所计算的结果与[Src1+1]*Src2.1(其中Src2的元素1乘以[Src1+1]中的每一个元素)的结果累加。Src1保留在级1中，使得在周期1中，级1使用下一Src0和Src2输入来计算[Src0+1]+Src1*[Src2+1.0]。在级1中，将Src1的元素0-7中的每个元素与[Src2+1]的元素0并行相乘，然后添加到[Src0+1]的对应元素。对于每个级和每个周期，处理都以这种模式继续进行，从级8输出的结果在写周期1806的周期N处开始。
如图18B所示，时序图1850示出图17A-图17B的脉动阵列1700处理在读取周期1852的周期0中读取到的第一组输入，以与图16的脉动阵列1600的深度为八的流水线的前四个级相同的方式开始于脉动周期1854的周期0。将理解的是，在图18B中，读取周期1852不一定被示为与它们在脉动周期1854中的对应周期对准。脉动阵列1700的读取逻辑可以以与脉动阵列1600相同的方式读取第一组输入。可以通过脉动阵列1700以流水线化方式处理在读取周期1852的周期0至3中读取的前四个输入。在写周期1856中，在标记为“N”的周期中产生输出。因此，到脉动阵列1700的周期N处的第一输出的等待时间与脉动阵列1700相同。然而，由于Dst3和Dst4(由于反馈，Dest3和Dest4在写周期1856的周期N+8到N+11中被写入)的输出之间存在延迟，所以脉动阵列1700的吞吐量降低。
对于脉动阵列1700，反馈在脉动周期1854的周期4中开始。出现反馈直到周期7。一旦反馈在脉动周期1854的周期4中开始，如给脉动周期1854的周期4、5、6和7的虚线输入所表示的，处理元件仅读取Src1输入。处理元件将从脉动周期1854的周期8开始读取下一组src0和src2输入。读取逻辑可以延迟对Src0和Src2输入的读取，直到需要这些输入为止，或者如所图示的，可以连同Src1输入一起读取这些输入。一旦输入被读取，这些输入就可以被脉动阵列缓冲并重新使用。
带有反馈的矩阵乘法加速器(脉动阵列1700)相对于脉动阵列1600的优点可总结如下：脉动阵列1700能够使用较少的硬件来计算与脉动阵列1600类似的流水线深度。脉动阵列1700允许使用与脉动阵列1600相同的指令，从而允许为脉动阵列1600开发的工作负荷被脉动阵列1700重复利用。脉动阵列1700通过利用较少的流水线级来消耗更少的功率。相对于脉动阵列1600，脉动阵列1700能够在减小的用于读取和写入带宽下操作。脉动阵列1700可以以任何数量的级来实现，尽管说使用二的倍数可能是最佳更优的，以便实现以下所示实施例的特征。尽管脉动阵列1700的架构减少了吞吐量，但是可以通过并行实现脉动阵列1700的多个实例来启用与脉动阵列1600相同的吞吐量。
带有反馈输入的可缩放矩阵乘法加速器
第二实施例通过使用利用并行单元的同时指令执行来实现增加的吞吐量。乘法加速器的若干实例或路径并行运行。这些实例可以共享Src1，或者它们可以具有独立的Src1输入。每个路径将具有它们自己的Src2和Src0输入。这些实例将具有它们自己的src2和src0输入。在图19示出了显示具有四个级的深度的两路径的版本。替代地，图20中示出了使用两个级的深度的四路径的版本。
图19图示两路径矩阵乘法加速器1900，其中每个路径具有4个级的深度。两路径矩阵乘法加速器1900包括：用于Src0输入的输入逻辑1902A-1902B、用于存储从输入逻辑1910A-1910B接收的数据元素的输入缓冲器1911A-1911B、以及用于存储从用于Src1的共享输入逻辑1912接收的数据元素的输入缓冲器1913A-1913B。每个级包括一对可以并行操作的处理元件。级1包括处理元件1931A-1931B，级2包括处理元件1932A-1932B，级3包括处理元件1933A-1933B，级4包括处理元件1934A-1934B。处理元件1931A-1931B、1932A-1932B、1931A-1933B、1934A-1934B中的每一个的硬件逻辑可以与脉动阵列1600或脉动阵列1700的处理元件(例如，处理元件1611A-1611D)的硬件逻辑相同或相似，并且可以利用相同的工艺技术或更先进的工艺技术来制造。相对于脉动阵列1600的实现，两路径矩阵乘法加速器1900的处理元件还可以以较高的频率操作。处理元件可以使用更先进的工艺技术来制造。
可以使用与数据选择器1704、1724相同或相似的数据选择器来实现反馈。取决于读取逻辑的配置，输入数据可以事先被预取到输入缓冲器中，或者在输入到处理元件1931A-1931B中之前的一个或多个周期，从寄存器或高速缓存被读取到两路径矩阵乘法加速器1900内。级4的处理元件1934A-1934B可以反馈回到级1的对应处理元件1931A-1931B中。可以以四的倍数启用动态逻辑深度。在配置数量的逻辑级之后，结果可以由输出逻辑1922A-1922B写入指定的目的地。
图20图示四路径矩阵乘法加速器2000，其中每个路径具有2个级的深度。四路径矩阵乘法加速器2000包括与两路径矩阵乘法加速器1900相同数量的处理元件，其中处理元件配置有两倍之多的路径，但是每个路径的深度是其一半。四路径矩阵乘法加速器2000包括：用于Src0的输入逻辑2002A-2002D、用于存储由用于Src2的输入逻辑2010A-2010D读取的输入元素的输入缓冲器2011A-211D和用于存储由用于Src1的共享输入逻辑2012读取的输入元素的输入缓冲器2013A-2013D。处理元件2031A-2031B启用级1的并行处理。处理元件2032A-2032B启用级2的并行处理。每个路径的级2可以反馈回到级1或经由输出逻辑2022A-2022D将结果写入指定的目的地。处理元件2031A-2031B、2032A-2032B可以包括类似于处理元件1931A-1931B、1932A-1932B、1931A-1933B、1934A-1934B的硬件逻辑的硬件逻辑，并且可以使用类似的硬件逻辑来实现回送功能。
两路径矩阵乘法加速器1900或四路径矩阵乘法加速器2000的优点包括可缩放性、软件兼容性和吞吐量。这些加速器的模块化架构相对于深度为8的脉动阵列实现更有效的缩放。可以针对不同的产品需求或用例定制矩阵乘法加速器的不同配置，而无需重新设计。此外，所使用的相同软件模型独立于硬件实现。为旨在由八个级的脉动流水线执行的指令设计的算法可在使用四个级的矩阵乘法加速器的实现中使用。硬件将以对软件透明的方式使用反馈来模拟8个级的流水线。在要求高DPAS指令吞吐量的设计中可以使用多个路径。具有更大数量路径的实现可以与更高带宽的输入逻辑和输出逻辑耦合。在一个实施例中，两路径矩阵乘法加速器1900和四路径矩阵乘法加速器2000被配置成以比具有深度为8的脉动阵列的可能更高的效率和/或更精细的粒度来绕过具有块稀疏性的输入。
可缩放矩阵乘法加速器上的稀疏乘法
当处理具有不规则稀疏性的数据时，第三实施例促进了增加的指令吞吐量。可以经由输入多路复用器逻辑单独地选择Src1和Src2输入的元素，并且能仅使用非零值进行处理。
图21图示使用带有反馈输入的脉动阵列的可缩放稀疏矩阵乘法加速器2100。可缩放稀疏矩阵乘法加速器2100可以包括如同四路径矩阵乘法加速器2000中那样的处理元件2031A-2031D，或本文描述的任何其他处理元件。在每个路径的开始处的处理元件2031A-2021B包括用于Src0的输入逻辑。可缩放稀疏矩阵乘法加速器2100的每个路径的每个级可以经由输入选择器2112A-2112D接收独立的或共享的Src1的任何元素。每个路径的每个级也可以接收Src2的任何元素。经由单独的输入元件选择器提供独立的Src2输入(例如，经由输入选择器2110A和输入选择器2111A的Src2A，经由输入选择器2110B和输入选择器2111B的Src2B)。单独的Src2输入使单独的路径能够计算不同的指令。每个路径都具有单独的输出逻辑2122A-2122B，以实现不同指令的输出。
图22图示包括稀疏数据的Src2输入2200。在所图示的示例中，可以使用通用Src1输入在可缩放稀疏矩阵乘法加速器2100的变体的每个路径上处理稀疏Src2输入2200A-2200B(Src2A输入2200A[A0，A1，0，A3，A4，A5，A6，0]、Src2B输入2200B[B0，0，B2，B3，0，0，0，0])。可缩放稀疏矩阵乘法加速器2100的每个路径可以接收单独的自己的Src0输入。
计算过程的第一步是读取第一Src2元素，并将这些元素重新布置到每组N个元素的数个组中，其中N是将在其上处理元件的路径的深度。具有不同数量路径的其他实现可以具有不同的组尺寸。例如，基于四路径矩阵乘法加速器2000的加速器将使用具有四个数据元素的组。如果可能，将仅选择非零数据元素。例如，Src2A 2200A的非零值被重新布置到三个组中：[A0,A1]，[A3,A4]，[A5,A6].Src2B 2200B的非零值被重新布置为两个组：[B0,B2]，[B3,0]，其中填充零用于完成第二组。该重新布置用于允许将每组的第一元素馈送到路径的第一级，并且将每组的第二元素馈送到路径的第二级。尽管可缩放稀疏矩阵乘法加速器2100不需要对元素进行分组，但是对元素进行分组会减少可能需要馈送到级的元素数量。
在计算过程的第二步中，将各组馈送到各路径。不是执行四遍来计算深度为八的指令(例如，八遍反馈，每遍使用两级)，而是仅需要三遍反馈，因为两个元素为零并且不需要处理。反馈的性质允许那一遍被绕过，其中累加器值被直接发送到输出，而无需消耗计算级。为了维持正确的功能计算，将正确的Src1元素输入到要被计算的给定Src2元素的级。因此，当处理第二组([A3,A4])时，第一级读取Src1-3，并且第二级读取Src1-4。当处理Src2B2200B时，仅计算了两个组([B0,B2],[B3,0])。可以使用两遍反馈而不是四遍反馈来计算两组。在第一遍中，将Src1-0和Src1-2输入到第一和第二级。在第二遍中，Src1-3和任意Src1元素分别输入到第一和第二级。
对于第三实施例，路径的深度限制了可被减少的零的数量。在其路径中具有两个级的矩阵乘法加速器(例如，可缩放稀疏矩阵乘法加速器2100)中，对于八个元素的输入，只能执行减少八个零、六个零、四个零和两个零。在其路径中具有四个级的矩阵乘法加速器中，只能执行减少八个零和四个零。为了实现高分辨率的稀疏减少，第四实施例在路径的每一级上增加输出，并允许每一级接收Src0输入，如图23所示。
图23示出在每个级上使用带有反馈输入和输出的脉动阵列的可缩放稀疏矩阵乘法加速器2300。可缩放稀疏矩阵乘法加速器2300包括与可缩放稀疏矩阵乘法加速器2100类似的硬件逻辑，以及附加的输入和输出逻辑，以使得能够将Src0元件提供给每个路径的每个级并且为每个路径的每个级提供单独的输出。除了用于为第一路径选择Src2A元素的输入选择器2110A和2111A、用于为第二路径选择Src2B输入的输入选择器2110A和2111B之外，还为每个路径针对Src0输入添加了输入分离器2303A-2303B。每个输入分离器230A-2302B可以包括解复用器或类似的硬件逻辑，以使被输入逻辑2302A-2302B读取的Src0输入元素能够发送到每个级。还包括输入选择器2112A-2112D，以使Src1输入能够被每个路径的每个级选择。除了来自每个路径的第二级的输出逻辑2122A-2122B(处理元件2331C-2331D)之外，还提供了附加的输出逻辑2322A-2322B，以实现来自每个路径的第一级的输出(2331A-2331B)。处理元件2331A-2331C可以以其他方式类似于本文描述的其他处理元件。
在操作期间，可缩放稀疏矩阵乘法加速器2300能配置成接受仅一个元素的组。对于第三实施例(例如，可缩放稀疏矩阵乘法加速器2100)，对Src2上的非零元素作出两组([B0,B2],[B3,0])，其中第二组包括零填充。图23所示的优化使组能够形成为[B0,B2]，[B3]。B0和B2将被分配给路径的第一级和第二级(例如，包括处理元件2331A和处理元件2331C的第一集合或包括处理元件2331B和处理元件2331D的第二集合中的一个)。在反馈之后，B3将被分配给该路径的第一级。由于路径的第一级可以提供输出(例如，经由输出逻辑2322A或2322B)，因此不需要消耗路径的第二级(处理元件2331C或处理元件2331D中的任一个)。此外，所接受的用于该路径的下一Src2输入可以从第二级开始，因此，两个元素的组将分别被分配给第二级和第一级。可以将用于处理新Src2输入的Src0分配给路径的第二级(例如，经由输出逻辑2322A或2322B)。
除了图21中所图示的可缩放稀疏矩阵乘法加速器2100和图23中所图示的可缩放稀疏矩阵乘法加速器2300的硬件逻辑之外，一些实施例附加地包括输入和输出硬件存储器缓冲器。输入存储器缓冲器可用于存储并具有Src0和Src2输入的就绪组(ready group)，这减少了对高带宽输入逻辑的需求。输出缓冲器允许在同一周期中生成的Dst输出以较低的速率稳定地写入存储器，这减少了对高带宽输出逻辑的需求。
另外，一些实施例包括用于其中所有元素均为零的输入的旁路。旁路允许通过输出逻辑将Src0直接写入，而无需通过脉动阵列。此旁路与数据依赖策略配合使用，以防止指令之间的写后读(RAW)风险会损坏数据的完整性。
图24图示根据实施例的方法2400，通过该方法，功能单元处的硬件逻辑能够执行指令以执行带累加的脉动点积。可以经由如本文所述的可缩放稀疏矩阵乘法加速器的硬件逻辑和/或固件逻辑来执行方法2400。硬件逻辑和/或固件逻辑可以接收非零源值和用于由GPGPU的矩阵操作加速器执行的指令的计算深度(2402)。非零源值可以是根据可缩放稀疏矩阵乘法加速器的路径的流水线深度分组的非零值。计算深度可以指定用于针对指令计算点积的脉动层的数量。逻辑还接收累加器值并将初始值存储到累加器(2404)。累加器值可以是零值、初始累加器值或前一流水线级的结果。对于指定的计算层，逻辑可以对写入使能掩码求值以确定一组启用的并行处理通道(2406)。写入使能掩码可用于禁用特定通道的计算。可以基于与要被执行的指令一起提供的断言掩码来配置写入使能掩码。
对于每个启用的并行处理通道，逻辑可以基于源输入元素的逐元素相乘来生成一组乘积(2408)。例如，对于四元素点积，将两个源的四个元素相乘以生成该组乘积。在脉动流水线的每一层中，相同的Src2元素值乘以多个不同的Src1值。逻辑随后可以计算该组乘积的和并将该和加到累加器中的值(2410)。
在最后的计算层(2411)处的处理元件上执行方法2400的情况下，处理元件可以将计算出的和输出到指定的目的地寄存器(2414)。否则，处理元件可以将其累加器值输出到下一层(2412)。下一层可以是下一物理层或下一虚拟层。输出到下一虚拟层包括向处理流水线的第一级处的处理元件提供反馈值。
在一个实施例中，可以由基于以下所示的伪代码配置的硬件逻辑来执行图24的方法2400。
带累加的四元素脉动点积
在上面显示的伪代码中，Src0、Src1和Src2是存储操作数数据的寄存器。脉动深度由sdepth指定。执行尺寸与exec_size对应，并指定并行处理通道的数量。目的地由Dst寄存器指定。在伪代码中，标识的寄存器引用了regnum和subregnum字段。regnum字段提供用于操作数的寄存器编号。subregnum字段提供用于操作数的子寄存器编号。subregnum字段与对应的RegNum字段一起为寄存器区域的起源提供了字节对齐的地址。对于某些指令，此字段提供字节地址的位[4:0]，而RegNum字段提供位[12:5]。
图25图示使用稀疏Src2输入矩阵执行矩阵乘法操作的方法2500。可以经由如本文所述的可缩放稀疏矩阵乘法加速器的硬件逻辑和/或固件逻辑来执行方法2500。方法2500指定使用稀疏数据(例如图22的稀疏Src2输入2200A-2200B)的操作。可以使用图21的可缩放稀疏矩阵乘法加速器2100和/或图23的可缩放稀疏矩阵乘法加速器2300来实现方法2500。
方法2500包括硬件逻辑和/或固件逻辑以将第一矩阵和第二矩阵的多个数据元素读取到矩阵乘法加速器的存储器中(2502)。逻辑随后可以检测第二矩阵的多个数据元素内的非零值(2504)。可以使用矩阵乘法加速器内的向量比较逻辑来执行检测。逻辑随后可以将第二矩阵的多个数据元素内的检测到的非零值分组到包括一个或多个数据元素的组中(2506)。逻辑随后可以将该组的数据元素提供给矩阵乘法加速器的处理流水线的对应级(2508)。对于具有两级流水线的路径，该组将包括两个Src2元素。该组的第一个元素将被提供给第一级，并且该组的第二个元素将被提供给第二级。对于可缩放稀疏矩阵乘法加速器2100，如果需要，则使用零填充来填充组。对于可缩放稀疏矩阵乘法加速器2300，不需要零填充。
逻辑随后将第一矩阵的多个数据元素提供给处理流水线的对应级(2510)。提供的多个数据元素是与将针对流水线级进行计算的活跃(active)通道相对应的那些Src1元素。如果将使用Src2零填充值对元素继续进行操作，则可以提供任何Src1元素。在处理流水线的每个活跃级处的处理元件执行乘法和累加操作(2512)。在某些情况下，例如，在可缩放稀疏矩阵乘法加速器2300正在处理单元素组的情况下，并非流水线的所有级都对指令而言是活跃的。如果某个级对于指令不活跃，则该级仍可用于执行不同指令的操作。逻辑随后可以从处理流水线的每个活跃级输出或反馈累加值(2514)。当指令的最后处理级完成时，可以将输出写入目的地寄存器或存储器位置。替代地，可以将累加值发送给下一流水线级。输出到下一流水线级可以包含将写反馈输出写入到处理流水线的第一物理级。
附加的示例性计算设备
图26是根据实施例的包括图形处理器2604的计算设备2600的框图。计算设备2600的各版本可以是通信设备或可被包括在通信设备内，通信设备诸如机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备2600还可以是移动计算设备或可被包括在移动计算设备内，移动计算设备诸如，蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、项链、智能卡、首饰、服饰等)、媒体播放器等。例如，在一个实施例中，计算设备2600包括采用集成电路(“IC”)(诸如，芯片上系统(“SoC”或“SOC”))的移动计算设备，集成电路将计算设备2600的各种硬件和/或软件组件集成在单个芯片上。计算设备2600可以是诸如如图1中的数据处理系统100之类的计算设备。
计算设备2600包括图形处理器2604。图形处理器2604表示本文中描述的任何图形处理器。在一个实施例中，图形处理器2604包括高速缓存2614，该高速缓存可以是单个高速缓存，或可被划分为高速缓存存储器的多个片段，这些片段包括但不限于任何数量的L1高速缓存、L2高速缓存、L3高速缓存或L4高速缓存、渲染高速缓存、深度高速缓存、采样器高速缓存、和/或着色器单元高速缓存。在一个实施例中，高速缓存2614可以是与应用处理器2606共享的末级高速缓存。
在一个实施例中，图形处理器2604包括图形微控制器，该图形微控制器实现用于图形处理器的控制和调度逻辑。控制和调度逻辑可以是由图形微控制器2615执行的固件。固件可以在启动时由图形驱动器逻辑2622加载。固件也可以被编程为电子可擦除可编程只读存储器，或从图形微控制器2615内的闪存设备加载。固件可以启用包括设备管理/驱动器逻辑2617、2618和调度器2619的GPU OS 2616。GPU OS 2616还可包括图形存储器管理器2620，其可以补充或替换图形驱动器逻辑2622内的图形存储器管理器2621。
图形处理器2604还包括GPGPU引擎2644，该GPGPU引擎2644包括如本文所述的一个或多个图形引擎、图形处理器核、以及其他图形执行资源。此类图形执行资源能以包括但不限于以下各项的形式来呈现：执行单元、着色器引擎、片段处理器、顶点处理器、流送多处理器、图形处理器集群、或适于处理图形资源或图像资源或在异构处理器中执行通用计算操作的计算资源的任何集合。GPGPU引擎2644的处理资源可被包括在连接到衬底的硬件逻辑的多个片内，如图11B-图11D所示。GPGPU引擎2644可以包括GPU片2645，该GPU片2645包括图形处理和执行资源、高速缓存、采样器等。GPU片2645还可以包括本地易失性存储器，或者可以与一个或多个存储器片耦合，例如，如图3B-图3C所示。
GPGPU引擎2644还可以包括一个或多个特殊片2646，该一个或多个特殊片2646包括例如非易失性存储片2656、网络处理器片2657和/或通用计算片2658。GPGPU引擎2644还包括矩阵乘法加速器2660。通用计算片2658还可以包括用于加速矩阵乘法操作的逻辑。非易失性存储片2656可以包括非易失性存储器单元和控制器逻辑。非易失性存储片2656的控制器逻辑可以由设备管理/驱动器逻辑2617、2618之一来管理。网络处理器片2657可以包括网络处理资源，该网络处理资源耦合到计算设备2600的输入/输出(I/O)源2610内的物理接口。网络处理器片2657可以由设备管理/驱动器逻辑2617、2618中的一个或多个来管理。
矩阵乘法加速器2660是如本文所述的模块化可缩放稀疏矩阵乘法加速器。矩阵乘法加速器2660可以包括多个处理路径，其中每个处理路径包括多个流水线级。每个处理路径可以执行单独的指令。在各种实施例中，矩阵乘法加速器2660可以具有本文描述的各个矩阵乘法加速器中的任何一个或多个的架构特征。例如，在一个实施例中，矩阵乘法加速器2660是带有反馈回路的四深度脉动阵列1700，其能配置成以四的倍数个逻辑级(例如，四个、八个、十二个、十六个等)进行操作。在一个实施例中，矩阵乘法加速器2660包括具有四级流水线的两路径矩阵乘法加速器1900或具有两级流水线的四路径矩阵乘法加速器200中的一个或多个实例。在一个实施例中，矩阵乘法加速器2660包括配置为可缩放稀疏矩阵乘法加速器2100或可缩放稀疏矩阵乘法加速器2300的处理元件。矩阵乘法加速器2660可以被配置为仅对至少Src2输入的非零值进行操作，并且还可以绕过Src1输入中存在零值的操作。如果存在块稀疏性，则可以绕过对整个子矩阵的操作。矩阵乘法加速器2660还可包括基于这些实施例的任意组合的任何逻辑。
如所图示，在一个实施例中，除了包括图形处理器2604之外，计算设备2600可进一步包括任何数量和类型的硬件组件和/或软件组件，包括但不限于应用处理器2606、存储器2608、以及输入/输出(I/O)源2610。应用处理器2606可与如参考图3A所图示的硬件图形流水线交互以共享图形流水线功能。经处理的数据被存储在硬件图形流水线中的缓冲器中，并且状态信息被存储在存储器2608中。所得到的数据可被传递到显示控制器，以供经由诸如图3A中的显示设备318之类的显示设备进行输出。显示设备可具有各种类型，诸如，阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且显示设备可配置成经由图形用户界面来向用户显示信息。
应用处理器2606可以包括一个或多个处理器，例如图1的(多个)处理器102，并且可以是用于至少部分地执行计算设备2600的操作系统(OS)2602的中央处理单元(CPU)。OS2602可充当计算设备2600的硬件和/或物理资源与一个或多个用户之间的接口。OS 2602可以包括用于计算设备2600中的各种硬件设备的驱动器逻辑。驱动器逻辑可以包括图形驱动器逻辑2622，该图形驱动器逻辑2622可以包括图10的用户模式图形驱动器1026和/或核模式图形驱动器1029。图形驱动器逻辑可以包括图形存储器管理器2621，以管理用于图形处理器2604的虚拟存储器地址空间。
能够构想到的是，在一些实施例中，图形处理器2604可作为应用处理器2606的部分(诸如，作为物理CPU封装的部分)而存在，在这种情况下，存储器2608的至少部分可由应用处理器2606和图形处理器2604共享，但是存储器2608的至少部分对于图形处理器2604可以是独占的，或者图形处理器2604可具有存储器的单独存储。存储器2608可包括缓冲器的预分配区域(例如，帧缓冲器)；然而，本领域技术人员应当理解，实施例不限于此，并且可使用可由较低的图形流水线访问的任何存储器。存储器2608可包括包含利用图形处理器2604以渲染桌面或3D图形场景的应用的各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)。存储器控制器中枢(诸如，图1的存储器控制器116)可访问存储器2608中的数据，并将其转发到图形处理器2604以用于图形流水线处理。存储器2608可变得对计算设备2600内的其他组件可用。例如，从计算设备2600的各种I/O源2610接收的任何数据(例如，输入图形数据)在以软件程序或应用的实现方式由一个或多个处理器(例如，应用处理器2606)操作之前可临时被排队到存储器2608中。类似地，软件程序确定应当从计算设备2600通过计算系统接口中的一个计算系统接口被发送到外部实体或应当被存储到内部存储元件内的数据在被传送或存储之前通常临时被排队在存储器2608中。
I/O源可以包括诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等之类的设备，并且可以经由如参考图1中的平台控制器中枢130进行附接。此外，I/O源2610可包括实现用于将数据传递到计算设备2600和/或从计算设备2600传递数据的一个或多个I/O设备(例如，网络适配器)；或者实现用于计算设备2600内的大规模非易失性存储的一个或多个I/O设备(例如，SSD/HDD)。包括字母数字和其他键的用户输入设备可用于将信息和命令选择传递到图形处理器2604。另一类型的用户输入设备是用于将方向信息和命令选择传递到GPU并用于控制显示设备上的光标移动的光标控件，诸如，鼠标、轨迹球、触摸屏、触摸板、或光标方向键。可采用计算设备2600的相机和话筒阵列来观察姿势、记录音频和视频，并且接收和传送可视命令和音频命令。
I/O源2610可以包括一个或多个网络接口。网络接口可以包括相关联的网络处理逻辑和/或与网络处理器片2657耦合。一个或多个网络接口可提供对以下各项的访问：LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第三代(3G)、第四代(4G)、第五代(5G)等)、内联网、因特网等。(多个)网络接口可包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可包括例如经由网络电缆与远程设备通信的有线网络接口，网络电缆可以是例如以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。
(多个)网络接口可例如通过遵照IEEE 802.11标准来提供对LAN的访问，并且/或者无线网络接口可例如通过遵照蓝牙标准来提供对个域网的访问。还可支持其他无线网络接口和/或协议，包括先前的以及后续的版本的标准。除了经由无线LAN标准的通信或代替经由无线LAN标准的通信，(多个)网络接口可使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。
应当理解，对于某些实现方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于多种因素，计算设备1900的配置可因实现方式而异，这些因素诸如，价格约束、性能要求、技术改进、或其他情况。示例包括(但不限于)移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手机、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视机、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、中枢、网关、桥接器、交换机、机器、或其组合。
本文中描述了一种加速器设备，其包括：主机接口；与主机接口耦合的结构互连；以及与结构互连耦合的一个或多个硬件片，该一个或多个硬件片包括稀疏矩阵乘法加速硬件，该稀疏矩阵乘法加速硬件包括带有反馈输入的脉动阵列。
一个实施例提供了一种并行处理器，其包括：解码单元，用于将指令解码为经解码的指令，其中经解码的指令是执行并行点积操作的指令；以及流水线化的脉动点积单元。流水线化的脉动点积单元被配置为经由脉动处理流水线的多个流水线级执行经解码的指令。在执行经解码的指令期间，在第一流水线级处计算的点积被配置为经由输出硬件被可选择地(selectably)写入从输出存储器和第二流水线级之一选择的位置，并且在第三流水线级处计算的点积被配置为经由输出硬件被可选择地写入从输出存储器和第一流水线级之一选择的位置。在进一步的实施例中，经解码的指令与第一源操作数以及第二源操作数相关联，第一源操作数是对存储第一矩阵的多个数据元素的存储器的引用，并且第二操作数是对存储第二矩阵的多个数据元素的存储器的引用。
一个实施例提供了一种加速器设备，该加速器设备包括：主机接口，与主机接口耦合的结构互连，以及与结构互连耦合的一个或多个硬件片。一个或多个硬件片包括稀疏矩阵乘法加速硬件，该稀疏矩阵乘法加速硬件包括带有反馈输入的模块化脉动处理阵列。该模块化脉动处理阵列包括具有第一数量的流水线路径的一个或多个处理阵列模块，并且该第一数量的流水线路径具有第二数量的流水线级。第一流水线级能配置成接收来自最终流水线级的反馈输出。
一个实施例提供了一种经由具有多级处理流水线的硬件矩阵乘法加速器对一组输入矩阵执行点积操作的方法。该方法包括：经由第一源操作数，将第一矩阵的多个数据元素读取到硬件矩阵乘法加速器的存储器中；经由第二源操作数，将第二矩阵的多个数据元素读取到硬件矩阵乘法加速器的存储器中；检测第二矩阵的多个数据元素内的非零值；将第二矩阵的多个数据元素内的非零值分组到包括一个或多个数据元素的组中，其中该组的数据元素的数量与硬件矩阵乘法加速器的多级处理流水线中的级的数量相对应；通过将组的数据元素广播给处理流水线的对应级的处理元件的多个通道，来将该数据元素提供给所述对应级；将所提供的组的数据元素与第一矩阵的多个数据元素相乘以生成一组乘积；将该组乘积求和，并将该组乘积的和与累加器值累加；以及将累加器值写入处理流水线的下一级。在进一步的实施例中，将累加器值写入处理流水线的下一级包括：将流水线反馈值写入处理流水线的第一级。另外，检测第二矩阵的多个数据元素内的非零值可以包括：检测硬件矩阵乘法加速器的存储器内的非零值。
本领域技术人员从前面的描述将领会，实施例的广泛技术能以各种形式来实现。因此，尽管已结合其特定示例描述了实施例，但实施例的真实范围不应当限于此，因为在研究附图、说明书和所附权利要求书之后，其他修改对于本领域技术人员将变得显而易见。
Claims (23)
1.一种并行处理器，包括：
解码单元，用于将指令解码成经解码的指令，其中，所述经解码的指令是执行并行点积操作的指令；以及
流水线化的脉动点积单元，用于经由脉动处理流水线的多个流水线级执行所述经解码的指令，其中，在执行所述经解码的指令期间，在第一流水线级处计算的点积被配置成经由输出硬件被可选择地写入从输出存储器和第二流水线级之一选择的位置，并且在第三流水线级处计算的点积被配置成经由输出硬件被可选择地写入从所述输出存储器和所述第一流水线级之一选择的位置。
2.如权利要求1所述的并行处理器，其特征在于，所述经解码的指令与第一源操作数以及第二源操作数相关联，所述第一源操作数是对存储第一矩阵的多个数据元素的存储器的引用，并且所述第二操作数是对存储第二矩阵的多个数据元素的存储器的引用。
3.如权利要求2所述的并行处理器，其特征在于，附加地包括硬件电路，用于：
基于所述第一源操作数，将所述第一矩阵的所述多个数据元素读取到所述脉动点积单元的存储器中；以及
基于所述第二源操作数，将所述第二矩阵的所述多个数据元素读取到所述脉动点积单元的存储器中。
4.如权利要求3所述的并行处理器，其特征在于，附加地包括：硬件电路，所述硬件电路用于检测所述第二矩阵的所述多个数据元素内的非零值，并将所述第二矩阵的所述多个数据元素内的检测到的非零值分组到包括一个或多个数据的组中。
5.如权利要求4所述的并行处理器，其特征在于，所述组包括与所述脉动处理流水线的流水线级的数量相对应的数据元素数量。
6.如权利要求5所述的并行处理器，其特征在于，附加地包括硬件电路，用于：
将所述组的第一数据元素提供给第一流水线级；以及
将所述组的第二数据元素提供给第二流水线级。
7.如权利要求6所述的并行处理器，其特征在于，第三流水线级是所述第二流水线级，并且所述脉动处理流水线包括两个流水线级。
8.如权利要求6所述的并行处理器，其特征在于，附加地包括所述第二流水线级和第三流水线级之间的第四流水线级，并且其中，所述脉动处理流水线包括四个流水线级。
9.如权利要求6所述的并行处理器，其特征在于，附加地包括硬件电路，用于：
将所述第一矩阵的第一组多个数据元素提供给所述第一流水线级；以及
将所述第二矩阵的第二组多个数据元素提供给所述第二流水线级。
10.如权利要求1－9中任一项所述的并行处理器，其特征在于，所述脉动处理流水线是第一脉动处理流水线，并且所述流水线化的脉动点积单元包括第二脉动处理流水线。
11.如权利要求10所述的并行处理器，其特征在于，所述第一脉动处理流水线和所述第二脉动处理流水线的每个流水线级包括一个或多个处理元件，每个处理元件包括多个并行的处理器通道，并且每个并行的处理器通道能配置成对具有多个数据元素的向量执行操作。
12.一种加速器设备，包括：
主机接口；
结构互连，与所述主机接口耦合；以及
一个或多个硬件片，与所述结构互连耦合，所述一个或多个硬件片包括稀疏矩阵乘法加速硬件，所述稀疏矩阵乘法加速硬件包括带有反馈输入的模块化脉动处理阵列，所述模块化脉动处理阵列包括具有第一数量的流水线路径的一个或多个处理阵列模块，所述第一数量的流水线路径具有第二数量的流水线级，其中第一流水线级能配置成接收来自最终流水线级的反馈输出。
13.如权利要求12所述的加速器设备，其特征在于，所述模块化脉动处理阵列包括多个阵列模块。
14.如权利要求12所述的加速器设备，其特征在于，所述一个或多个处理阵列模块包括流水线路径，所述流水线路径配置有：用于读取与第一源输入相关联的数据元素的共享硬件电路，以及用于读取与第二源输入相关联的数据元素的单独的硬件电路。
15.如权利要求12所述的加速器设备，其特征在于，所述一个或多个处理阵列模块包括流水线路径，所述流水线路径配置有：用于读取与第一源输入相关联的数据元素的单独的硬件电路，以及用于读取与第二源输入相关联的数据元素的单独的硬件电路。
16.如权利要求15所述的加速器设备，其特征在于，所述一个或多个处理阵列模块包括硬件电路，所述硬件电路被配置成：检测所述第二源输入中的非零数据元素，并基于所述第二源输入的所述非零数据元素以及所述第一源输入的与所述第二输入的所述非零数据元素相对应的数据元素来选择性地执行点积操作。
17.如权利要求16所述的加速器设备，其特征在于，所述一个或多个处理阵列模块包括流水线路径，所述流水线路径包括用于每个流水线级的单独的输出硬件。
18.如权利要求17所述的加速器设备，其特征在于，所述一个或多个处理阵列模块包括：第一流水线路径，能配置成执行具有第一组输入的第一点积指令；以及第二流水线路径，能配置成执行具有第二组输入的第二点积指令。
19.一种经由具有多级处理流水线的硬件矩阵乘法加速器对一组输入矩阵执行点积操作的方法，所述方法包括：
经由第一源操作数，将第一矩阵的多个数据元素读取到所述硬件矩阵乘法加速器的存储器中；
经由第二源操作数，将第二矩阵的多个数据元素读取到所述硬件矩阵乘法加速器的所述存储器中；
检测所述第二矩阵的所述多个数据元素内的非零值；
将所述第二矩阵的所述多个数据元素内的所述非零值分组到包括一个或多个数据元素的组中，其中，所述组的数据元素的数量与所述硬件矩阵乘法加速器的所述多级处理流水线中的级的数量相对应；
将所述组的数据元素提供给所述处理流水线的对应级；
将所提供的所述组的数据元素与所述第一矩阵的多个数据元素相乘以生成一组乘积；
将所述一组乘积求和，并将所述一组乘积的和与累加器值累加；以及
将累加器值写入所述处理流水线的下一级。
20.如权利要求19所述的方法，其特征在于，将所述累加器值写入所述处理流水线的所述下一级包括：将流水线反馈值写入所述处理流水线的第一级。
21.如权利要求19所述的方法，其特征在于，将所述组的数据元素提供给所述处理流水线的对应级包括：将所述数据元素广播给所述对应级的处理元件的多个通道。
22.如权利要求19所述的方法，其特征在于，检测所述第二矩阵的所述多个数据元素内的所述非零值包括：检测所述硬件矩阵乘法加速器的所述存储器内的所述非零值。
23.一种系统，包括用于执行如权利要求19-22中的任一项所述的方法的装置。
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