CN115131193A - 用于减少处理器中的等待时间的曲面细分重新分配 - Google Patents

Abstract

公开了一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的装置。装置包括：处理器，用于：为并行互连的几何固定功能单元提供单独的前端和后端，前端用于执行补片剔除和传输，并且后端用于执行来自前端的补片接收和补片曲面细分；提供曲面细分重新分配中央引擎，曲面细分重新分配中央引擎用于使用重新分配总线在后端之间重新分配补片；由曲面细分重新分配中央引擎从前端并行地接收被标记以供分配的补片传输，曲面细分重新分配引擎用于有序地处理补片传输；以及响应于从前端中的一个前端接收到同步屏障分组，由曲面细分重新分配中央引擎将同步屏障分组广播至后端，以使后端中的一个后端在本地处理曲面细分工作。

Description

用于减少处理器中的等待时间的曲面细分重新分配

技术领域

本文档总体上涉及数据处理，并且更具体地涉及用于减少处理器中的等待时间的曲面细分(tessellation)重新分配。

背景技术

当前的并行图形数据处理包括被开发成对图形数据执行特定操作的系统和方法，这些特定操作诸如例如，线性内插、曲面细分、栅格化、纹理映射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近已使图形处理器的多个部分变得可编程，从而使得此类处理器能够支持更宽泛种类的操作以处理顶点数据和片段数据。

为了进一步提升性能，图形处理器典型地实现诸如流水线化的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多数据(SIMD)或单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMD架构中，具有多个处理元件的计算机尝试同时对多个数据点执行相同操作。在SIMT架构中，成组的并行线程尝试尽可能频繁地一起同步地执行程序指令以提高处理效率。

在图形处理单元(GPU)中提供有竞争力的几何处理性能通常涉及多个并行、并发的几何处理固定功能流水线(GPP)。这些GPP(有时也称为SMM、几何和设置固定功能流水线、或预曲面细分(tessellation)和后曲面细分流水线)包括OpenGL渲染流水线(RP)中的可编程着色器与固定功能级的混合。在计算机图形学中，曲面细分用于管理呈现场景中的对象的多边形的数据集(也称为顶点集)并且将它们划分成合适的结构以供渲染。曲面细分对于实时图形学的优势在于，其允许基于控制参数(例如，相机距离)针对3D多边形网格及其轮廓边缘动态地添加和删除细节。曲面细分涉及对补片(patch)基元(primitive)(也称为“对象”)进行细分，并且计算其顶点的顶点值。曲面细分控制着色器可以通过指定曲面细分因子来确定要执行多少曲面细分。可在应用级定义每个补片的顶点的数量。补片对象可以是三角形或四边形(其为正方形)。

曲面细分涉及将与输入补片基元相关联的参数域细分为三角形基元集并计算经曲面细分域点(与那些三角形基元的角一致)处的顶点值。输入补片基元可与三角形或四边形参数域相关联。曲面细分控制着色器可通过指定针对每个补片的曲面细分因子集来确定将域细分为三角形的精细程度。曲面细分评估着色器可随后使用与输入补片基元相关联的输入控制点集以及经曲面细分域点处的域参数来计算顶点值。可在应用级定义与补片基元相关联的输入控制点的数量。

并行渲染图形架构的问题是如何在维持严格的有序三维(3D)流水线渲染模型的同时利用并行GPP以及渲染或栅格化流水线(RP)。涉及的主要问题是渲染过程期间应用提供的“对象-空间”几何基元向经渲染图像上的任意映射，其中“排序-中间(Sort-Middle)”架构已被业界有效地利用。在此方案中，GPU首先经由并行GPP对对象-空间基元的任意分布的子集(“批次”)执行完全几何处理。然后，所得的屏幕-空间基元被恰当地重新排序(即，在时间上排序)，并基于每个RP拥有的屏幕空间区域而经由栅格化交叉开关被分配给RP。

在设计中增加GPP的数量(N)典型地利用每个GPP的输出处的更深的缓冲器，以便在GPP“等待轮到它”向栅格化交叉开关输出时提供足够的GPP输出缓冲。此处，GPP输出缓冲器的尺寸可能会被调整为其他(N–1个)GPP将其批次排出到交叉开关所花费的平均时间。如果没有提供足够的缓冲，则整体几何吞吐量趋向于降级到单个GPP的吞吐量，因为“等待轮到它们”的GPP快速地变得停止，因为它们在等待时不会被排出，并且当轮到它们时，它们以GPP处理速率(其比交叉开关速率慢)向交叉开关输出。

附图说明

因此，为了可详细地理解上文陈述的当前实施例的特征的方式，可参照实施例进行对上文简要概述的实施例的更特定的描述，在所附附图中图示实施例中的一些。然而，应注意的是，所附附图仅图示典型实施例，并且因此不应视为限制实施例的范围。

图1是处理系统的框图。

图2A-图2D图示计算系统和图形处理器。

图3A-图3C图示附加的图形处理器和计算加速器架构的框图。

图4是图形处理器的图形处理引擎的框图。

图5A-图5B图示包括在图形处理器核中采用的处理元件阵列的线程执行逻辑。

图6图示附加执行单元。

图7是图示图形处理器指令格式的框图。

图8是附加的图形处理器架构的框图。

图9A-图9B图示图形处理器命令格式和命令序列。

图10图示用于数据处理系统的示例图形软件架构。

图11A是图示IP核开发系统的框图。

图11B图示集成电路封装组件的横截面侧视图。

图11C图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片(例如，基础管芯)。

图11D图示包括可互换小芯片的封装组件。

图12是图示示例芯片上系统集成电路的框图。

图13A-图13B是图示用于在SoC内使用的示例图形处理器的框图。

图14是图示根据实施例的具有用于曲面细分重新分配以用于减少等待时间的固定功能曲面细分级的集成电路图形处理器的框图。

图15是图示根据实施例的具有用于曲面细分重新分配以用于减少等待时间的曲面细分引擎的曲面细分重新分配系统的框图。

图16是图示用于曲面细分重新分配以用于减少处理器中的等待时间的方法的实施例的流程图。

图17是图示用于曲面细分引擎前端(TEFE)执行曲面细分重新分配以用于减少处理器中的等待时间的方法的实施例的流程图。

图18是图示用于曲面细分引擎后端(TEBE)执行曲面细分重新分配以用于减少处理器中的等待时间的方法的实施例的流程图。

具体实施方式

图形处理单元(GPU)通信地耦合至主机/处理器核以加速例如图形操作、机器学习操作、模式分析操作、和/或各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合至主机处理器/核。替代地，GPU可与核集成在同一封装或芯片上，并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至核。无论GPU被连接所采取的方式如何，处理器核都可将工作以工作描述符中所包含的命令/指令序列的形式分配给GPU。GPU随后使用专用电路/逻辑来高效地处理这些命令/指令。

在以下描述中，陈述了众多特定细节以提供更透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有这些特定细节中的一个或多个细节的情况下实践本文中描述的实施例。在其他实例中，未描述公知的特征以免混淆当前实施例的细节。

系统概览

图1是根据实施例的处理系统100的框图。系统100可被用在以下各项中：单处理器台式机系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入在芯片上系统(SoC)集成电路内的处理平台，该芯片上系统(SoC)集成电路用于在移动设备、手持式设备或嵌入式设备中使用，诸如，用于在具有至局域网或广域网的有线或无线连接性的物联网(IoT)设备内使用。

在一个实施例中，系统100可包括以下各项，可与以下各项耦合，或可集成在以下各项内：基于服务器的游戏平台、包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网连接的设备(诸如，具有低内部存储容量的笔记本)的部分。处理系统100也可包括以下各项，与以下各项耦合，或被集成在以下各项内：可穿戴设备，诸如，智能手表可穿戴设备；利用增强现实(AR)或虚拟现实(VR)特征来增强以提供视觉、音频或触觉输出来补充现实世界视觉、音频或触觉体验或以其他方式提供文本、音频、图形、视频、全息图像或视频、或触觉反馈的智能眼镜或服装；其他增强现实(AR)设备；或其他虚拟现实(VR)设备。在一些实施例中，处理系统100包括电视机或机顶盒设备，或者是电视机或机顶盒设备的部分。在一个实施例中，系统100可包括自动驾驶运载工具，与自动驾驶运载工具耦合，或集成在自动驾驶运载工具内，该自动驾驶运载工具诸如，公共汽车、拖拉机拖车、汽车、电机或电力循环、飞机或滑翔机(或其任何组合)。自动驾驶运载工具可使用系统100来处理在该运载工具周围感测到的环境。

在一些实施例中，一个或多个处理器102各自都包括用于处理指令的一个或多个处理器核107，这些指令当被执行时，执行用于系统或用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个被配置成处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)或经由超长指令字(VLIW)的计算。一个或多个处理器核107可以处理不同的指令集109，不同的指令集109可包括用于促进对其他指令集的仿真的指令。处理器核107还可包括其他处理设备，诸如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级的内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各种组件之间被共享。

在一些实施例中，处理器102也使用外部高速缓存(例如，第三级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享该外部高速缓存。寄存器堆106可附加地被包括在处理器102中，并且可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以专用于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其他组件之间传输通信信号，诸如，地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(DMI)总线的某个版本。然而，处理器总线不限于DMI总线，并且可以包括一个或多个外围组件互连总线(例如，PCI、PCI express)、存储器总线、或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与系统100的其他组件之间的通信，而平台控制器中枢(PCH)130提供经由本地I/O总线至I/O设备的连接。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为用于系统100的系统存储器来操作，以存储数据122和指令121用于在一个或多个处理器102执行应用或进程时使用。存储器控制器116也与任选的外部图形处理器118耦合，该任选的外部图形处理器118可与处理器102中的一个或多个图形处理器108通信以执行图形操作和媒体操作。在一些实施例中，可由加速器112辅助图形操作、媒体操作或计算操作，该加速器112是可被配置用于执行专业的图形操作、媒体操作或计算操作的集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，该光线追踪加速器可用于与图形处理器108一致地执行光线追踪操作。在一个实施例中，可替代加速器112使用外部加速器119，或可与加速器112一致地使用外部加速器119。

在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，诸如，用于在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示设备。

在一些实施例中，平台控制器中枢130使外围设备能够经由高速I/O总线而连接至存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易失性存器、硬盘驱动器、闪存、NAND、3D NAND、3D XPoint等)。数据存储设备124可以经由存储接口(例如，SATA)或经由外围总线(诸如外围组件互连总线(例如，PCI、PCI express))连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，该移动网络收发器诸如3G、4G、5G或长期演进(LTE)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可启用到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(PS/2))设备耦合至系统的任选的传统I/O控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入设备，诸如，键盘和鼠标143组合、相机144、或其他USB输入设备。

将会理解，所示的系统100是示例而非限制性的，因为也可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立的外部图形处理器中，该分立的外部图形处理器诸如外部图形处理器118。在一个实施例中，平台控制器中枢130和/或存储器控制器116可以在一个或多个处理器102外部。例如，系统100可包括外部存储器控制器116和平台控制器中枢130，该外部存储器控制器116和平台控制器中枢130可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。

例如，可使用电路板(“橇板(sled)”)，在该电路板上被放置的组件(诸如，CPU、存储器和其他组件)经设计以实现提升的热性能。在一些示例中，诸如处理器之类的处理组件位于橇板的顶侧上，而诸如DIMM之类的附近存储器位于橇板的底侧上。作为由该设计提供的增强的气流的结果，组件能以比典型系统更高的频率和功率等级来操作，由此提高性能。此外，橇板配置成盲配机架中的功率和数据通信线缆，由此增强它们被快速地移除、升级、重新安装和/或替换的能力。类似地，位于橇板上的各个组件(诸如，处理器、加速器、存储器和数据存储驱动器)由于它们相对于彼此增加的间距而被配置成易于升级。在说明性实施例中，组件附加地包括用于证明它们的真实性的硬件认证特征。

数据中心可利用支持多个其他网络架构的单个网络架构(“结构”)，多个其他网络架构包括以太网和全方位路径。橇板可经由光纤耦合至交换机，这提供比典型的双绞线布线(例如，5类、5e类、6类等)更高的带宽和更低的等待时间。由于高带宽、低等待时间的互连和网络架构，数据中心在使用中可集中在物理上解散的诸如存储器、加速器(例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等)和数据存储驱动器之类的资源，并且将它们提供给计算资源(例如，处理器)，从而使计算资源能够就好像被集中的资源在本地那样访问这些被集中的资源。

功率供应或功率源可将电压和/或电流提供给系统100或本文中描述的任何组件或系统。在一个示例中，功率供应包括用于插入到墙壁插座中的AC-DC(交流-直流)适配器。此类AC功率可以是可再生能源(例如，太阳能)功率源。在一个示例中，功率源包括DC功率源，诸如，外部AC-DC转换器。在一个示例中，功率源或功率供应包括用于通过接近充电场来充电的无线充电硬件。在一个示例中，功率源可包括内部电池、交流供应、基于动作的功率供应、太阳能功率供应、或燃料电池源。

图2A-图2D图示由本文中描述的实施例提供的计算系统和图形处理器。图2A-图2D的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件可以与本文中其他地方描述的方式类似的任何方式操作或运行，但不限于此。

图2A是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214以及集成图形处理器208。处理器200可以包括附加的核，这些附加的核多达由虚线框表示的附加核202N并包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核也具有对一个或多个共享高速缓存单元206的访问权。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个级别的指令和数据高速缓存以及一个或多个级别的共享的中级高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)、或其他级别的高速缓存，其中，在外部存储器之前的最高级别的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一个或多个总线控制器单元的集合216和系统代理核210。一个或多个总线控制器单元216管理外围总线的集合，诸如一个或多个PCI总线或PCI express总线。系统代理核210提供对各处理器组件的管理功能。在一些实施例中，系统代理核210包括用于管理对各种外部存储器设备(未示出)的访问的一个或多个集成存储器控制器214。

在一些实施例中，处理器核202A-202N中的一个或多个处理器核包括对同步多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间协调并操作核202A-202N的组件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括用于将图形处理器输出驱动到一个或多个经耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部组件。然而，可以使用替代的互连单元，诸如，点对点互连、交换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213而与环形互连212耦合。

示例I/O链路213表示多个各种各样的I/O互连中的至少一种，包括促进各处理器组件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每一个处理器核以及图形处理器208可将嵌入式存储器模块218用作共享的末级高速缓存。

在一些实施例中，处理器核202A-202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A-202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-202N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N在微架构方面是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。在一个实施例中，处理器核202A-202N在计算能力方面是异构的。另外，处理器200可在一个或多个芯片上实现，或者被实现为除其他组件之外还具有所图示的组件的SoC集成电路。

图2B是根据本文中所描述的一些实施例的图形处理器核219的硬件逻辑的框图。图2B的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。图形处理器核219(有时称为核切片)可以是模块化图形处理器内的一个或多个图形核。图形处理器核219是一个图形核切片的示例，并且基于目标功率包络和性能包络，如本文中所描述的图形处理器可以包括多个图形核切片。每个图形处理器核219可包括固定功能块230，该固定功能块230与多个子核221A-221F(也称为子切片)耦合，多个子核221A-221F包括模块化的通用和固定功能逻辑的块。

在一些实施例中，固定功能块230包括几何/固定功能流水线231，该几何/固定功能流水线231例如在较低性能和/或较低功率的图形处理器实现中可由图形处理器核219中的所有子核共享。在各实施例中，几何/固定功能流水线231包括3D固定功能流水线(例如，如在下文描述的图3A和图4中的3D流水线312)、视频前端单元、线程生成器和线程分派器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理统一返回缓冲器(例如，如下文所描述的在图4中的统一返回缓冲器418)。

在一个实施例中，固定功能块230还包括图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232提供图形处理器核219与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器233是可配置成管理图形处理器核219的各种功能的可编程子处理器，这些功能包括线程分派、调度和抢占。媒体流水线234(例如，图3A和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221A-221F内的计算或采样逻辑的请求来实现媒体操作。

在一个实施例中，SoC接口232使图形处理器核219能够与通用应用处理器核(例如，CPU)和/或SoC内的其他组件进行通信，其他组件包括诸如共享的末级高速缓存存储器之类的存储器层级结构元件、系统RAM、和/或嵌入式芯片上或封装上DRAM。SoC接口232还可启用与SoC内的诸如相机成像流水线的固定功能设备的通信，并且启用全局存储器原子性的使用和/或实现全局存储器原子性，该全局存储器原子性可在图形处理器核219与SoC内的CPU之间被共享。SoC接口232还可实现针对图形处理器核219的功率管理控制，并且启用图形核219的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口232使得能够从命令流转化器和全局线程分派器接收命令缓冲器，该命令流转化器和全局线程分派器被配置成将命令和指令提供给图形处理器内的一个或多个图形核中的每一个图形核。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线234，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线231、几何和固定功能流水线237)。

图形微控制器233可被配置成执行针对图形处理器核219的各种调度任务和管理任务。在一个实施例中，图形微控制器233可对子核221A-221F内的执行单元(EU)阵列222A-222F、224A-224F内的各个图形并行引擎执行图形和/或计算工作负载调度。在该调度模型中，在包括图形处理器核219的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)中的一个图形处理器门铃来提交工作负载，这调用了对适当的图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负载，将工作负载提交到命令流转化器，抢占在引擎上运行的现有工作负载，监测工作负载的进度，以及当工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进图形处理器核219的低功率或空闲状态，从而向图形处理器核219提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转变来保存和恢复图形处理器核219内的寄存器的能力。

图形处理器核219可具有多于或少于所图示的子核221A-221F，多达N个模块化子核。对于每组N个子核，图形处理器核219还可包括共享功能逻辑235、共享和/或高速缓存存储器236、几何/固定功能流水线237、以及用于加速各种图形和计算处理操作的附加的固定功能逻辑238。共享功能逻辑235可以包括与图4的共享功能逻辑420(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)相关联的、可由图形处理器核219内的每N个子核共享的逻辑单元。共享和/或高速缓存存储器236可以是用于图形处理器核219内的N个子核的集合221A-221F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线237而不是几何/固定功能流水线231可被包括在固定功能块230内，并且几何/固定功能流水线237可包括相同或类似的逻辑单元。

在一个实施例中，图形处理器核219包括附加的固定功能逻辑238，该附加的固定功能逻辑238可包括供由图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括供在仅位置着色中使用的附加的几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线238、231内的完全几何流水线；以及剔除流水线，其是可被包括在附加的固定功能逻辑238内的附加的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的精简版本。完全流水线和剔除流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的长剔除运行，从而在一些实例中使得能够更早地完成着色。例如并且在一个实施例中，附加的固定功能逻辑238内的剔除流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成结果，因为剔除流水线仅取出顶点的位置属性并对顶点的位置属性进行着色，而不向帧缓冲器执行对像素的栅格化和渲染。剔除流水线可以使用所生成的结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被剔除。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗该可见性信息以跳过被剔除的三角形，从而仅对最终被传递到栅格化阶段的可见的三角形进行着色。

在一个实施例中，附加的固定功能逻辑238还可包括机器学习加速逻辑，诸如，固定功能矩阵乘法逻辑，该机器学习加速逻辑用于包括针对机器学习训练或推断的优化的实现方式。

在每个图形子核221A-221F内包括可用于响应于由图形流水线、媒体流水线、或着色器程序作出的请求而执行图形操作、媒体操作和计算操作的执行资源的集合。图形子核221A-221F包括：多个EU阵列222A-222F、224A-224F；线程分派和线程间通信(TD/IC)逻辑223A-223F；3D(例如，纹理)采样器225A-225F；媒体采样器206A-206F；着色器处理器227A-227F；以及共享的本地存储器(SLM)228A-228F。EU阵列222A-222F、224A-224F各自包括多个执行单元，这些执行单元是能够执行浮点和整数/定点逻辑操作以服务于图形操作、媒体操作或计算操作(包括图形程序、媒体程序或计算着色器程序)的通用图形处理单元。TD/IC逻辑223A-223F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可以交替地包括统一3D和媒体采样器。在子核221A-221F中的每一个子核内的执行单元上执行的线程可利用每个子核内的共享的本地存储器228A-228F，以使在线程组内执行的线程能够使用芯片上存储器的公共池来执行。

图2C图示图形处理单元(GPU)239，该GPU 239包括布置为多核组240A-240N的专用的图形处理资源的集合。虽然提供仅单个多核组240A的细节，但是将理解，其他多核组240B-240N可配备有图形处理资源的相同或类似的集合。

如所图示，多核组240A可包括图形核的集合243、张量核的集合244以及光线追踪核的集合245。调度器/分派器241调度和分派图形线程以用于在各个核243、244、245上执行。寄存器堆的集合242存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器堆可包括例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储紧缩数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的片寄存器。在一个实施例中，片寄存器被实现为组合的向量寄存器的集合。

一个或多个组合的第一级(L1)高速缓存和共享存储器单元247在本地将图形数据存储在每个多核组240A内，图形数据诸如纹理数据、顶点数据、像素数据、光线数据、包围体数据等。一个或多个纹理单元247也可用于执行纹理操作，诸如，纹理映射和采样。由所有多核组240A-240N或多核组240A-240N的子集共享的第二级(L2)高速缓存253存储用于多个并发的图形线程的图形数据和/或指令。如所图示，可跨多个多核组240A-240N共享L2高速缓存253。一个或多个存储器控制器248将GPU 239耦合至存储器249，该存储器249可以是系统存储器(例如，DRAM)和/或专用图形存储器(例如，GDDR6存储器)。

输入/输出(I/O)电路250将GPU 239耦合至一个或多个I/O设备252，这一个或多个I/O设备252诸如数字信号处理器(DSP)、网络控制器或用户输入设备。芯片上互连可用于将I/O设备252耦合至GPU 239和存储器249。I/O电路250的一个或多个I/O存储器管理单元(IOMMU)251直接将I/O设备252耦合至系统存储器249。在一个实施例中，IOMMU251管理用于将虚拟地址映射到系统存储器249中的物理地址的多个集合的页表。在该实施例中，I/O设备252、(多个)CPU 246和(多个)GPU 239可共享相同的虚拟地址空间。

在一个实现方式中，IOMMU 251支持虚拟化。在这种情况下，IOMMU 251可以管理用于将宾客/图形虚拟地址映射到宾客/图形物理地址的第一集合的页表以及用于将宾客/图形物理地址映射到(例如，系统存储器249内的)系统/主机物理地址的第二集合的页表。第一集合的页表和第二集合的页表中的每一个的基址可被存储在控制寄存器中，并且在上下文切换时被换出(例如，使得新上下文被提供有对相关集合的页表的访问权)。虽然未在图2C中图示，但是核243、244、245和/或多核组240A-240N中的每一个可包括转换后备缓冲器(TLB)，这些TLB用于对宾客虚拟至宾客物理转换、宾客物理至主机物理转换以及宾客虚拟至主机物理转换进行高速缓存。

在一个实施例中，CPU 246、GPU 239和I/O设备252被集成在单个半导体芯片和/或芯片封装上。所图示的存储器249可集成在同一芯片上，或者可经由芯片外接口被耦合至存储器控制器248。在一个实现方式中，存储器249包括共享与其他物理系统级存储器相同的虚拟地址空间的GDDR6存储器，但是本文讨论的根本性原理不限于该特定的实现方式。

在一个实施例中，张量核244包括专门设计成用于执行矩阵操作的多个执行单元，这些矩阵操作是用于执行深度学习操作的基本计算操作。例如，可将同步矩阵乘法操作用于神经网络训练和推断。张量核244可使用各种操作数精度来执行矩阵处理，操作数精度包括单精度浮点(例如，32位)、半精度浮点(例如，16位)、整数字(16位)、字节(8位)和半字节(4位)。在一个实施例中，神经网络实现方式提取每个经渲染场景的特征，从而潜在地组合来自多个帧的细节，以构建高质量的最终图像。

在深度学习实现方式中，可调度并行的矩阵乘法工作用于在张量核244上执行。神经网络的训练尤其利用大量矩阵点积操作。为了处理N x N x N矩阵乘法的内积公式化，张量核244可包括至少N个点积处理元件。在矩阵乘法开始之前，一个完整的矩阵被加载到片寄存器中，并且对于N个循环中的每个循环，第二矩阵的至少一列被加载。对于每个循环，存在被处理的N个点积。

取决于特定的实现方式，能以不同精度来存储矩阵元素，包括16位的字、8位的字节(例如，INT8)以及4位的半字节(例如，INT4)。可为张量核244指定不同的精度模式以确保将最高效的精度用于不同的工作负载(例如，诸如推断工作负载，其可容忍至字节和半字节的离散化(quantization))。

在一个实施例中，光线追踪核245加速用于实时光线追踪实现方式和非实时光线追踪实现方式两者的光线追踪操作。具体而言，光线追踪核245包括光线遍历/相交电路，该光线遍历/相交电路用于使用包围体层级结构(BVH)来执行光线遍历并识别封围在BVH容体内的光线与基元之间的相交。光线追踪核245还可包括用于执行深度测试和剔除(例如，使用Z缓冲器或类似布置)的电路。在一个实现方式中，光线追踪核245与本文中描述的图像降噪技术一致地执行遍历和相交操作，该图像降噪技术的至少部分可在张量核244上执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行对由光线追踪核245生成的帧的降噪。然而，(多个)CPU 246、图形核243和/或光线追踪核245还可实现降噪和/或深度学习算法中的全部或一部分。

此外，如上文所描述，可采用对于降噪的分布式方法，在该分布式方法中，GPU 239在通过网络或高速互连而耦合至其他计算设备的计算设备中。在该实施例中，经互连的计算设备共享神经网络学习/训练数据以改善整个系统学习执行用于不同类型的图像帧和/或不同的图形应用的降噪的速度。

在一个实施例中，光线追踪核245处理所有的BVH遍历和光线-基元相交，从而使图形核243免于被针对每条光线的数千条指令过载。在一个实施例中，每个光线追踪核245包括用于执行包围盒测试(例如，用于遍历操作)的第一集合的专业电路以及用于执行光线-三角形相交测试(例如，使已被遍历的光线相交)的第二集合的专业电路。由此，在一个实施例中，多核组240A可简单地发起光线探测，并且光线追踪核245独立地执行光线遍历和相交，并将命中数据(例如，命中、无命中、多个命中等)返回到线程上下文。当光线追踪核245执行遍历和相交操作时，其他核243、244被释放以执行其他图形或计算工作。

在一个实施例中，每个光线追踪核245包括用于执行BVH测试操作的遍历单元以及执行光线-基元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多个命中”响应，该相交单元将这些响应提供给适当的线程。在遍历和相交操作期间，其他核(例如，图形核243和张量核244)的执行资源被释放以执行其他形式的图形工作。

在下文描述的一个特定实施例中，使用在其中工作被分布在图形核243与光线追踪核245之间的混合式栅格化/光线追踪方法。

在一个实施例中，光线追踪核245(和/或其他核243、244)包括对光线追踪指令集的硬件支持，光线追踪指令集诸如：微软的DirectX光线追踪(DXR)，其包括DispatchRays命令；以及光线生成着色器、最近命中着色器、任何命中着色器和未命中着色器，它们启用为每个对象指派着色器和纹理的集合。可由光线追踪核245、图形核243和张量核244支持的另一光线追踪平台是Vulkan 1.1.85。然而，要注意本文讨论的根本性原理不限于任何特定的光线追踪ISA。

一般而言，各个核245、244、243可支持包括用于以下各项的指令/函数的光线追踪指令集：光线生成、最近命中、任何命中、光线-基元相交、逐基元和层级结构包围盒构建、未命中、拜访、和异常。更具体地，一个实施例包括用于执行以下功能的光线追踪指令：

光线生成——可为每个像素、样本或其他用户定义的工作分配执行光线生成指令。

最近命中——可执行最近命中指令以对场景内光线与基元的最近交点定位。

任何命中——任何命中指令识别场景内光线与基元之间的多个相交，从而潜在地识别新的最近交点。

相交——相交指令执行光线-基元相交测试并输出结果。

逐基元包围盒构建——该指令围绕给定的基元或基元组建立包围盒(例如，当建立新BVH或其他加速数据结构时)。

未命中——指示光线未命中场景或场景的指定区域内的所有几何体。

拜访——指示光线将遍历的子容体。

异常——包括各种类型的异常处置器(例如，为各种错误条件调用)。

图2D是根据本文中描述的实施例的通用图形处理单元(GPGPU)270的框图，该GPGPU 270可被配置为图形处理器和/或计算加速器。GPGPU 270可经由一个或多个系统和/或存储器总线来与主机处理器(例如，一个或多个CPU 246)和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246进行共享的系统存储器，而存储器272是专用于GPGPU 270的设备存储器。在一个实施例中，GPGPU 270和设备存储器272内的组件可被映射到可由一个或多个CPU 246访问的存储器地址中。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器访问(DMA)控制器269，或可包括用于执行否则将由DMA控制器执行的操作的逻辑。

GPGPU 270包括多个高速缓存存储器，包括L2高速缓存253、L1高速缓存254、指令高速缓存255、以及共享存储器256，该共享存储器256的至少部分也可被分区为高速缓存存储器。GPGPU 270还包括多个计算单元260A-260N。每个计算单元260A-260N包括向量寄存器的集合261、标量寄存器的集合262、向量逻辑单元的集合263、以及标量逻辑单元的集合264。计算单元260A-260N还可包括本地共享存储器265和程序计数器266。计算单元260A-260N可与常量高速缓存267耦合，该常量高速缓存267可用于存储常量数据，常量数据是在GPGPU 270上执行的核程序或着色器程序的运行期间将不改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的数据可被直接取出到标量寄存器262中。

在操作期间，一个或多个CPU 246可将命令写入到GPGPU 270中的寄存器中，或写入到GPGPU 270中的、已经被映射到可访问地址空间中的存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将如何在GPGPU 270内处理那些命令。随后可使用线程分派器258来将线程分派到计算单元260A-260N以执行那些命令。每个计算单元260A-260N可独立于其他计算单元来执行线程。此外，每个计算单元260A-260N可被独立地配置成用于有条件计算，并且可有条件地将计算的结果输出到存储器。当所提交的命令完成时，命令处理器257可中断一个或多个CPU 246。

图3A-图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图。图3A-图3C的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的那些元件可以与本文中其他地方描述的方式类似的任何方式操作或运行，但不限于此。

图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或可以是与多个处理核或其他半导体器件集成的图形处理器，其他半导体器件诸如但不限于存储器设备或网络接口。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，该显示控制器302用于将显示输出数据驱动到显示设备318。显示控制器302包括用于显示器的一个或多个叠加平面以及多层的视频或用户界面元素的合成的硬件。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，诸如，虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于将媒体编码到一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体解码，或在一种或多种媒体编码格式之间对媒体转码的视频编解码器引擎306，这一种或多种媒体编码格式包括但不限于：移动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4AVC、H.265/HEVC、开放媒体联盟(AOMedia)VP8、VP9)、以及电影和电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304，用于执行二维(2D)栅格化器操作，包括例如，位边界块传送。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D基元形状(例如，矩形、三角形等)的处理函数来渲染三维图像和场景。3D流水线312包括可编程和固定功能元件，该可编程和固定功能元件执行元件内的各种任务和/或生成到3D/媒体子系统315的执行线程。虽然3D流水线312可用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线316，该媒体流水线316专门用于执行媒体操作，诸如，视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元，用于代替、或代表视频编解码器引擎306来执行一个或多个专业的媒体操作，诸如，视频解码加速、视频去隔行、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元以生成用于在3D/媒体子系统315上执行的线程。所生成的线程在3D/媒体子系统315中所包括的一个或多个图形执行单元上执行用于媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统315包括用于对于对可用的线程执行资源的各种请求进行仲裁和分派的线程分派逻辑。执行资源包括用于处理3D线程和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，该子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，其包括寄存器和可寻址存储器。

图3B图示根据本文中描述的实施例的具有分片架构的图形处理器320。在一个实施例中，图形处理器320包括图形处理引擎集群322，该图形处理引擎集群322在图形引擎片310A-310D内具有图3A中的图形处理器引擎310的多个实例。每个图形引擎片310A-310D可经由片互连的集合323A-323F被互连。每个图形引擎片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器设备326A-326D。存储器设备326A-326D可使用任何图形存储器技术。例如，存储器设备326A-326D可以是图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器设备326A-326D是高带宽存储器(HBM)模块，这些高带宽存储器(HBM)模块可与其相应的图形引擎片310A-310D一起在管芯上。在一个实施例中，存储器设备326A-326D是堆叠式存储器设备，这些堆叠式存储器设备可被堆叠在它们相应的图形引擎片310A-310D的顶部上。在一个实施例中，每个图形引擎片310A-310D和相关联的存储器326A-326D驻留在分开的小芯片上，这些分开的小芯片被键合到基础管芯或基础衬底，如在图11B-图11D中进一步详细地所描述。

图形处理器320可配置有非统一存储器存取(NUMA)系统，在该NUMA系统中，存储器设备326A-326D与相关联的图形引擎片310A-310D耦合。给定的存储器设备可由与该存储器设备直接连接到的图形引擎片不同的片访问。然而，当访问本地片时，对存储器设备326A-326D的访问等待时间可以是最低的。在一个实施例中，启用高速缓存一致的NUMA(ccNUMA)系统，该ccNUMA系统使用片互连323A-323F来启用图形引擎片310A-310D内的高速缓存控制器之间的通信，以便当有多于一个的高速缓存存储相同的存储器位置时保持一致的存储器镜像。

图形处理引擎集群322可与芯片上或封装上结构互连324连接。结构互连324可启用图形引擎片310A-310D与诸如视频编解码器306和一个或多个副本引擎304之类的组件之间的通信。副本引擎304可用于将数据移出存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，将数据移入存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，并且在存储器设备326A-326D与在图形处理器320外部的存储器(例如，系统存储器)之间移动数据。结构互连324还可用于将图形引擎片310A-310D互连。图形处理器320可任选地包括显示控制器302，以启用与外部显示设备318的连接。图形处理器还可被配置为图形加速器或计算加速器。在加速器配置中，显示控制器302和显示设备318可被省略。

图形处理器320可经由主机接口328连接到主机系统。主机接口328可启用图形处理器320、系统存储器和/或其他系统组件之间的通信。主机接口328可以是例如PCIexpress总线或另一类型的主机系统接口。

图3C图示根据本文中描述的实施例的计算加速器330。计算加速器330可包括与图3B中的图形处理器320的架构类似性，并且针对计算加速进行优化。计算引擎集群332可包括计算引擎片的集合340A-340D，计算引擎片的集合340A-340D包括针对并行或基于向量的通用计算操作优化的执行逻辑。在一些实施例中，计算引擎片340A-340D不包括固定功能图形处理逻辑，但是在一个实施例中，计算引擎片340A-340D中的一个或多个可包括用于执行媒体加速的逻辑。计算引擎片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的技术。图形计算引擎片340A-340D还可经由片互连的集合323A-323F被互连，并且可与结构互连324连接和/或由结构互连324互连。在一个实施例中，计算加速器330包括可被配置为设备范围的高速缓存的大型L3高速缓存336。计算加速器330还能以与图3B中的图形处理器320类似的方式经由主机接口328连接至主机处理器和存储器。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3A中示出的GPE 310的某个版本，并且还可表示图3B中的图形引擎片310A-310D。图4的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。例如，图示出图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是任选的，并且可以不显式地被包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403将命令流提供给3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并将这些命令发送至3D流水线312和/或媒体流水线316。这些命令是从环形缓冲器取出的指示，该环形缓冲器存储用于3D流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可附加地包括存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核(例如，(多个)图形核415A、(多个)图形核415B)的块，每个块包括一个或多个图形核。每个图形核包括图形执行资源的集合，该图形执行资源的集合包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。

在各实施例中，3D流水线312可包括用于通过处理指令以及将执行线程分派到图形核阵列414来处理一个或多个着色器程序的固定功能和可编程逻辑，这一个或多个着色器程序诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器、或其他着色器程序。图形核阵列414提供统一的执行资源块供在处理这些着色器程序时使用。图形核阵列414的(多个)图形核415A-415B内的多功能执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，执行单元包括通用逻辑，该通用逻辑是可编程的以便除了执行图形处理操作之外还执行并行通用计算操作。通用逻辑可以并行地或结合图1的(多个)处理器核107或如图2A中的核202A-202N内的通用逻辑来执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可附加地用于在图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得阵列包括可变数量的图形核，每个图形核都具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间被共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专业的补充功能的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器421逻辑、数学422逻辑和线程间通信(ITC)423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。

至少在其中对于给定的专业功能的需求不足以包括在图形核阵列414中的情况下实现共享功能。相反，那个专业功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并被包括在图形核阵列414内的确切的功能集因实施例而异。在一些实施例中，共享功能逻辑420内的由图形核阵列414广泛使用的特定共享功能可被包括在图形核阵列414内的共享功能逻辑416内。在各实施例中，图形核阵列414内的共享功能逻辑416可包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除以有利于图形核阵列414内的共享功能逻辑416。

执行单元

图5A-图5B图示根据本文中所描述的实施例的线程执行逻辑500，该线程执行逻辑500包括在图形处理器核中采用的处理元件的阵列。图5A-图5B的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。图5A-图5B图示线程执行逻辑500的概览，该线程执行逻辑500可表示以图2B中的每个子核221A-221F图示的硬件逻辑。图5A表示通用图形处理器内的执行单元，而图5B表示可在计算加速器内被使用的执行单元。

如在图5A中所图示，在一些实施例中，线程执行逻辑500包括着色器处理器502、线程分派器504、指令高速缓存506、包括多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512、以及数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求启用或禁用一个或多个执行单元(例如，执行单元508A、508B、508C、508D，一直到508N-1和508N中的任一个)来动态地缩放。在一个实施例中，所包括的组件经由互连结构而互连，该互连结构链接到组件中的每个组件。在一些实施例中，线程执行逻辑500包括通过指令高速缓存506、数据端口514、采样器510、以及执行单元508A-508N中的一个或多个到存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，508A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立式可编程通用计算单元。在各实施例中，执行单元508A-508N的阵列是可缩放的以包括任何数量的单独执行单元。

在一些实施例中，执行单元508A-508N主要用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且可经由线程分派器504分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形流水线和媒体流水线的线程发起请求进行仲裁并在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点着色器、曲面细分着色器或几何着色器分派到线程执行逻辑以用于处理。在一些实施例中，线程分派器504还可处理来自执行的着色器程序的运行时线程生成请求。

在一些实施例中，执行单元508A-508N支持包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元508A-508N中的每个执行单元都能够进行多发布单指令多数据(SIMD)执行，并且多线程操作在面对较高等待时间的存储器访问时启用高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关联的独立线程状态。对于能够进行整数操作、单精度浮点操作和双精度浮点操作、能够具有SIMD分支能力、能够进行逻辑操作、能够进行超越操作和能够进行其他混杂操作的流水线，执行是针对每个时钟多发布的。在等待来自存储器或共享功能中的一个共享功能的数据时，执行单元508A-508N内的依赖性逻辑使等待的线程休眠，直到所请求的数据已返回。当等待的线程正在休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。各实施例可应用以使用利用单指令多线程(SIMT)的执行，作为对SIMD的使用的替代，或作为对SIMD的使用的附加。对SIMD核或操作的引用也可应用于SIMT，或应用于SIMD与SIMT的组合。

执行单元508A-508N中的每个执行单元对数据元素的数组进行操作。数据元素的数量是“执行尺寸”、或用于指令的通道数量。执行通道是用于指令内的数据元素访问、掩码、和流控制的执行的逻辑单元。通道的数量可独立于用于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可以作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各个元素。例如，当对256位宽的向量进行操作时，向量的256位被存储在寄存器中，并且执行单元将向量操作为四个单独的64位紧缩数据元素(四字(QW)尺寸数据元素)、八个单独的32位紧缩数据元素(双字(DW)尺寸数据元素)、十六个单独的16位紧缩数据元素(字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)。然而，不同的向量宽度和寄存器尺寸是可能的。

在一个实施例中，可以将一个或多个执行单元组合到融合执行单元509A-509N中，该融合执行单元509A-509N具有对于融合EU而言共同的线程控制逻辑(507A-507N)。可以将多个EU融合到EU组中。融合的EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据实施例而有所不同。另外，可以逐EU地执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元509A-509N包括至少两个执行单元。例如，融合执行单元509A包括第一EU 508A、第二EU 508B、以及对于第一EU 508A和第二EU 508B而言共同的线程控制逻辑507A。线程控制逻辑507A控制在融合图形执行单元509A上执行的线程，从而允许融合执行单元509A-509N内的每个EU使用共同的指令指针寄存器来执行。

一个或多个内部指令高速缓存(例如，506)被包括在线程执行逻辑500中，以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，512)被包括，以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可将被显式地管理的数据存储在共享本地存储器511中。在一些实施例中，采样器510被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器510包括专业的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理数据或媒体数据。

在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送到线程执行逻辑500。一旦一组几何对象已经被处理并被栅格化为像素数据，着色器处理器502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用以进一步计算输出信息，并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，各顶点属性的值将跨经栅格化的对象而被内插。在一些实施例中，着色器处理器502内的像素处理器逻辑随后执行应用编程接口(API)供应的像素着色器程序或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504将线程分派至执行单元(例如，508A)。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口514提供存储器访问机制，供线程执行逻辑500将经处理的数据输出至存储器以便在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存512)，以便对数据进行高速缓存供经由数据端口进行存储器访问。

在一个实施例中，执行逻辑500还可包括可提供光线追踪加速功能的光线追踪器505。光线追踪器505可支持光线追踪指令集，该光线追踪指令集包括用于光线生成的指令/函数。光线追踪指令集可与图2C中的光线追踪核245所支持的光线追踪指令集类似或不同。

图5B图示根据实施例的执行单元508的示例内部细节。图形执行单元508可包括指令取出单元537、通用寄存器堆阵列(GRF)524、架构寄存器堆阵列(ARF)526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元(FPU)的集合534、以及在一个实施例中的专用整数SIMD ALU的集合535。GRF 524和ARF 526包括与可在图形执行单元508中活跃的每个同步硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，每线程架构状态被维持在ARF 526中，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态，包括用于每个线程的指令指针，可以被保持在ARF 526中的线程专用寄存器中。

在一个实施例中，图形执行单元508具有作为同步多线程(SMT)与细粒度交织多线程(IMT)的组合的架构。该架构具有模块化配置，该模块化配置可以基于同步线程的目标数量和每个执行单元的寄存器的数量而在设计时进行微调，其中跨用于执行多个同步线程的逻辑来划分执行单元资源。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。

在一个实施例中，图形执行单元508可协同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程508的线程仲裁器522可以将指令分派给以下各项中的一项以供执行：发送单元530、分支单元532或(多个)SIMD FPU 534。每个执行线程可以访问GRF524内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程具有对GRF 524内的4个千字节的访问权，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区为可独立地执行计算操作的七个硬件线程，但是每个执行单元的线程数量也可根据实施例而有所不同。例如，在一个实施例中，支持多达16个硬件线程。在其中七个线程可以访问4个千字节的实施例中，GRF524可以存储总共28个千字节。在16个线程可访问4个千字节的情况下，GRF 524可存储总共64个千字节。灵活的寻址模式可以准许对多个寄存器一起进行寻址，从而建立实际上更宽的寄存器或者表示跨步式矩形块数据结构。

在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作以及其他较长等待时间的系统通信。在一个实施例中，分支指令被分派给专用分支单元532以促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元508包括用于执行浮点操作的一个或多个SIMD浮点单元(FPU)534。在一个实施例中，(多个)FPU 534还支持整数计算。在一个实施例中，(多个)FPU 534可以SIMD执行多达数量M个32位浮点(或整数)操作，或者SIMD执行多达2M个16位整数或16位浮点操作。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学函数和双精度64位浮点的扩展数学能力。在一些实施例中，8位整数SIMD ALU的集合535也存在，并且可专门优化成执行与机器学习计算相关联的操作。

在一个实施例中，可以在图形子核分组(例如，子切片)中对图形执行单元508的多个实例的阵列进行实例化。为了可缩放性，产品架构师可以选择每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可以跨多个执行通道来执行指令。在进一步的实施例中，在不同通道上执行在图形执行单元508上执行的每个线程。

图6图示根据实施例的附加的执行单元600。执行单元600可以是用于在例如图3C中的计算引擎片340A-340D中使用的计算优化的执行单元，但不限于此。执行单元600的变体也可在如图3B中的图形引擎片310A-310D中使用。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令取出/预取单元603、以及指令解码单元604。执行单元600附加地包括寄存器堆606，该寄存器堆606存储可被指派给执行单元内的硬件线程的寄存器。执行单元600附加地包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608能以与图5B中的图形执行单元508的发送单元530和分支单元532类似的方式操作。

执行单元600还包括计算单元610，该计算单元610包括多个不同类型的功能单元。在一个实施例中，计算单元610包括ALU单元611，该ALU单元611包括算术逻辑单元的阵列。ALU单元611可配置成执行64位、32位和16位的整数和浮点操作。可同时执行整数和浮点操作。计算单元610还可包括脉动阵列612和数学单元613。脉动阵列612包括数据处理单元的宽W且深D的网络，其可用于以脉动方式执行向量或其他数据并行操作。在一个实施例中，脉动阵列612可配置成执行矩阵操作，诸如，矩阵点积操作。在一个实施例中，脉动阵列612支持16位浮点操作以及8位和4位整数操作。在一个实施例中，脉动阵列612可配置成加速机器学习操作。在此类实施例中，脉动阵列612可配置有对bfloat 16位浮点格式的支持。在一个实施例中，数学单元613可被包括以便以高效的且比ALU单元611更低功率的方式执行数学操作的特定子集。数学单元613可包括可在由其他实施例提供的图形处理引擎的共享功能逻辑中发现的数学逻辑(例如，图4中的共享功能逻辑420的数学逻辑422)的变体。在一个实施例中，数学单元613可配置成执行32位和64位浮点操作。

线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可包括线程仲裁逻辑，该线程仲裁逻辑用于启动、停止以及抢占执行单元600内线程的执行。线程状态单元602可用于存储用于被指派在执行单元600上执行的线程的线程状态。将线程状态存储在执行单元600内使得能够在线程变得被阻止或空闲时快速抢占那些线程。指令取出/预取单元603可从较高级别执行逻辑的指令高速缓存(例如，如图5A中的指令高速缓存506)取出指令。指令取出/预取单元603还可基于对当前执行线程的分析来发布对要被加载到指令高速缓存中的指令的预取请求。指令解码单元604可用于对要由计算单元执行的指令进行解码。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码为组成的微操作。

执行单元600附加地包括寄存器堆606，该寄存器堆606可由在执行单元600上执行的硬件线程使用。寄存器堆606中的寄存器可跨用于执行执行单元600的计算单元610内的多个同步线程的逻辑而被划分。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。基于所支持的硬件线程的数量，寄存器堆606的尺寸可因实施例而异。在一个实施例中，可使用寄存器重命名来动态地将寄存器分配给硬件线程。

图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持按照多种格式的指令的指令集。实线框图示通常被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令的子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与产生自一旦指令被处理就进行的指令解码的微操作相反。

在一些实施例中，图形处理器执行单元原生地支持128位指令格式710的指令。基于所选择的指令、指令选项和操作数数量，64位紧凑指令格式730可用于一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中受限。64位格式730中可用的原生指令因实施例而异。在一些实施例中，使用索引字段713中的索引值的集合将指令部分地压缩。执行单元硬件基于索引值来引用压缩表的集合，并使用压缩表输出来重构128位指令格式710的原生指令。可以使用其他尺寸和格式的指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同步加法操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714启用对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道顺序(例如，混合)。针对128位指令格式710的指令，执行尺寸字段716限制将被并行地执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0 720、src1 722以及一个目的地操作数718。在一些实施例中，执行单元支持双目的地指令，其中，双目的地中的一个目的地是隐式的。数据操纵指令可具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即数(例如，硬编码的)值。

在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726例如指定使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐寻址用于所有的源操作数和目的地操作数。

在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、位5、和位6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。混杂指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括0100xxxxb(例如，0x40)形式的逐分量的算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行地执行算术操作。向量数学组750包括0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作数执行算术，诸如点积计算。在一个实施例中，所图示的操作码解码740可用于确定执行单元的哪个部分将用于执行经解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。其他指令(诸如，光线追踪指令(未示出))可被路由至执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。

图形流水线

图8是图形处理器800的另一实施例的框图。图8的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入、或者经由通过环形互连802发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理组件，诸如其他图形处理器或通用处理器。由命令流转化器803解释来自环形互连802的命令，该命令流转化器803将指令供应至几何流水线820或媒体流水线830的各个组件。

在一些实施例中，命令流转化器803引导顶点取出器805的操作，该顶点取出器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点取出器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点取出器805和顶点着色器807通过经由线程分派器831将执行线程分派至执行单元852A-852B来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形操作和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在阵列之间被共享的所附接的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区为在不同分区中包含数据和指令的单个高速缓存。

在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分组件。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含用于基于粗糙的几何模型来生成详细的几何对象集合的专用逻辑，该粗糙的几何模型作为输入被提供至几何流水线820。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分组件(例如，外壳着色器811、曲面细分器813和域着色器817)。曲面细分组件可基于从顶点着色器807接收的数据进行操作。

在一些实施例中，完整的几何对象可由几何着色器819经由被分派至执行单元852A-852B的一个或多个线程来处理，或者可以直接行进至裁剪器829。在一些实施例中，几何着色器对整个几何对象而不是如在图形流水线的先前的级中那样对顶点或顶点补片进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的以便在曲面细分单元被禁用的情况下执行几何曲面细分。

在栅格化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试组件873分派像素着色器以将几何对象转换为逐像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试组件873，并且经由流出单元823访问未栅格化的顶点数据。

图形处理器800具有互连总线、互连结构、或允许数据和消息在处理器的主要组件之中传递的某个其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可被配置为采样器高速缓存。

在一些实施例中，渲染输出流水线870包含栅格化器和深度测试组件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩码器单元。在一些实施例中，相关联的渲染高速缓存878和深度高速缓存879也是可用的。像素操作组件877对数据执行基于像素的操作，但是在一些实例中，与2D操作相关联的像素操作(例如，利用混合的位块图像传送)由2D引擎841执行，或者在显示时由显示控制器843使用叠加显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形组件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将媒体命令发送至媒体引擎837之前处理该命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构来与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线进行操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者是经由显示设备连接器附接的外部显示设备。

在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是图示根据一些实施例的图形处理器命令格式900的框图。图9B是图示根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示一般被包括在图形命令中的组成部分，而虚线包括任选的或仅被包括在图形命令的子集中的组成部分。图9A的示例图形处理器命令格式900包括用于标识命令的客户端902、命令操作代码(操作码)904和数据906的数据字段。子操作码905和命令尺寸908也被包括在一些命令中。

在一些实施例中，客户端902指定图形设备的处理命令数据的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理并将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦由客户端单元接收到命令，客户端单元就读取操作码904以及子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，预期显式的命令尺寸908指定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双字的倍数来对齐命令。可使用其他命令格式。

图9B中的流程图示示例图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的某个版本来建立、执行并终止图形操作的集合。仅出于示例目的示出并描述了样本命令序列，因为实施例不限于这些特定的命令或者该命令序列。而且，命令可以作为批量的命令以命令序列被发布，使得图形处理器将以至少部分地并发的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可开始于流水线转储清除命令912，以便使得任何活跃的图形流水线完成流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不并发地操作。执行流水线转储清除以使得活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘画引擎完成未决操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为“脏”的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步，或者在将图形处理器置于低功率状态之前使用。

在一些实施例中，当命令序列利用图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行上下文中利用一次流水线选择命令913，除非上下文将发布针对两条流水线的命令。在一些实施例中，紧接在经由流水线选择命令913的流水线切换之前利用流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量的命令之前清除来自活跃流水线内的一个或多个高速缓存存储器的数据。

在一些实施例中，返回缓冲器状态命令916用于配置用于相应流水线的返回缓冲器的集合以写入数据。一些流水线操作利用对一个或多个返回缓冲器的分配、选择或配置，在处理期间操作将中间数据写入这一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择要用于流水线操作的集合的返回缓冲器的尺寸和数量。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及将在处理3D基元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过那些元件。

在一些实施例中，3D基元932命令用于提交待由3D流水线处理的3D基元。经由3D基元932命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点取出功能。顶点取出功能使用3D基元932命令数据来生成多个顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去往(go)”或“踢除(kick)”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以便通过图形流水线来转储清除命令序列。3D流水线将执行针对3D基元的几何处理。一旦操作完成，就对所得到的几何对象进行栅格化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体流水线924路径。一般地，针对媒体流水线924进行编程的特定用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被转移到媒体流水线。在一些实施例中，也可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源完全地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，这些计算着色器程序并不明确地与图形基元的渲染相关。

在一些实施例中，以与3D流水线922类似的方式配置媒体流水线924。将用于配置媒体流水线状态940的命令集合分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持使用指向包含批量的状态设置的“间接”状态元件的一个或多个指针。

在一些实施例中，媒体对象命令942供应指向用于由媒体流水线处理的媒体对象的指针。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态应当是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，就经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10图示根据一些实施例的数据处理系统1000的示例图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，这一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如Direct3D的高级着色器语言(HLSL)、OpenGL着色器语言(GLSL)，等等。应用还包括采用适于由通用处理器核1034执行的机器语言的可执行指令1014。应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的

操作系统、专属的类UNIX操作系统、或使用Linux内核的变体的开源的类UNIX操作系统。操作系统1020可支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3DAPI在使用中时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的某个版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换成硬件专用表示。当OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。

IP核实现方式

至少一个实施例的一个或多个方面可以由存储在机器可读介质(本文中也称为计算机可读介质或非暂态计算机可读介质)上的代表性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造用于执行本文所述的技术的逻辑。此类表示(被称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为描述集成电路的结构的硬件模型而被存储在有形的、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各客户或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。

图11A是图示根据实施例的可用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可生成采用高级编程语言(例如，C/C++)的IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能仿真、行为仿真和/或时序仿真。随后可从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑级或晶体管级的较低级别设计。由此，初始设计和仿真的特定细节可有所不同。

可以由设计设施进一步将RTL设计1115或等效方案合成到硬件模型1120中，该硬件模型1120可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第三方制造设施1165。替代地，可以通过有线连接1150或无线连接1160(例如，经由互联网)来传输IP核设计。制造设施1165随后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文中描述的至少一个实施例的操作。

图11B图示根据本文中描述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170图示如本文中所描述的一个或多个处理器或加速器设备的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器或其他加速器设备中的任何处理器核、图形处理器或其他加速器设备的一个或多个部分。每个逻辑单元1172、1174可以实现在半导体管芯内，并且经由互连结构1173与衬底1180耦合。互连结构1173可配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可包括互连，该互连诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可配置成路由电信号，诸如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1170可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。

在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成在逻辑1172与逻辑1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑1172与逻辑1174之间的芯片到芯片连接。

尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可以包括在一个或多个管芯上的更多或更少的逻辑单元。这一个或多个管芯可以由零个或更多个桥接器连接，因为当逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，在其他可能的配置(包括三维配置)中，多个逻辑单元、管芯和桥接器可被连接在一起。

图11C图示封装组件1190，该封装组件1190包括连接到衬底1180的多个单元的硬件逻辑小芯片(例如，基础管芯)。如本文中所描述的图形处理单元、并行处理器和/或计算加速器可由分开制造的各种硅小芯片组成。在该上下文中，小芯片是至少部分地被封装的集成电路，该至少部分地被封装的集成电路包括可与其他小芯片一起被组装到更大的封装中的不同的逻辑单元。具有不同IP核逻辑的各种集合的小芯片可被组装到单个器件中。此外，小芯片可使用有源插入器技术而被集成到基础管芯或基础小芯片中。本文中描述的概念启用GPU内不同形式的IP之间的互连和通信。IP核可通过使用不同的工艺技术来制造并在制造期间被组成，这避免了尤其是对于具有若干风格的IP的大型SoC的将多个IP聚集到同一制造工艺的复杂性。允许使用多种工艺技术改善了上市时间，并提供具有成本效益的方法来创建多个产品SKU。此外，分解的IP更易修改以被独立地功率门控，对于给定工作负载不在使用中的组件可被关断，从而降低总功耗。

硬件逻辑小芯片可包括专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174、和/或存储器小芯片1175。硬件逻辑小芯片1172以及逻辑或I/O小芯片1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器、并行处理器或其他加速器设备中的任一个的一个或多个部分。存储器小芯片1175可以是DRAM(例如，GDDR、HBM)存储器或高速缓存(SRAM)存储器。

每个小芯片可被制造为单独的半导体管芯，并且经由互连结构1173与衬底1180耦合。互连结构1173可被配置成用于在衬底1180内的各种小芯片和逻辑之间路由电信号。互连结构1173可包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连结构1173可被配置成用于路由电信号，诸如例如，与逻辑、I/O和存储器小芯片的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。

在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1190可以经由封装互连1183连接至其他电气设备。封装互连1183可以耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。

在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥接器1187被电耦合，该桥接器1187配置成在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥接器1187可以是为电信号提供路由的密集互连结构。桥接器1187可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑或I/O小芯片1174与存储器小芯片1175之间的芯片到芯片连接。桥接器1187还可被称为硅桥接器或互连桥接器。例如，在一些实施例中，桥接器1187是嵌入式多管芯互连桥接器(EMIB)。在一些实施例中，桥接器1187可以简单地是从一个小芯片到另一小芯片的直接连接。

衬底1180可包括用于I/O 1191、高速缓存存储器1192和其他硬件逻辑1193的硬件组件。结构1185可被嵌入在衬底1180中以启用衬底1180内的各种逻辑小芯片与逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、结构1185、高速缓存、桥接器和其他硬件逻辑1193可被集成到层叠在衬底1180的顶部上的基础管芯中。结构1185可以是在封装组件的各组件之间交换数据分组的芯片上网络互连或另一形式的分组交换型结构。

在各实施例中，封装组件1190可包括由结构1185或一个或多个桥接器1187互连的更少或更多数量的组件和小芯片。封装组件1190内的小芯片能以3D布置或2.5D布置来布置。一般而言，桥接器结构1187可用于促进例如逻辑或I/O小芯片与存储器小芯片之间的点对点互连。结构1185可用于将各种逻辑和/或I/O小芯片(例如，小芯片1172、1174、1191、1193)与其他逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓存存储器1192可充当用于封装组件1190的全局高速缓存，充当分布式全局高速缓存的部分，或充当用于结构1185的专用高速缓存。

图11D图示根据实施例的包括可互换小芯片1195的封装组件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥接器互连1197被耦合，该桥接器互连1197可与本文中描述的其他桥接器互连类似，并且可以是例如EMIB。存储器小芯片也可经由桥接器互连被连接到逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连结构进行通信。基础小芯片各自都能以用于逻辑或I/O或存储器/高速缓存中的一者的标准化格式来支持一个或多个插槽。

在一个实施例中，SRAM和功率递送电路可被制造到基础小芯片1196、1198中的一个或多个中，基础小芯片1196、1198可使用相对于可互换小芯片1195不同的工艺技术来制造，可互换小芯片1195堆叠在基础小芯片的顶部上。例如，可使用较大工艺技术来制造基础小芯片1196、1198，同时可使用较小工艺技术来制造可互换小芯片。可互换小芯片1195中的一个或多个可以是存储器(例如，DRAM)小芯片。可基于针对使用封装组件1194的产品的功率和/或性能来为封装组件1194选择不同的存储器密度。此外，可在组装时基于针对产品的功率和/或性能来选择具有不同数量的类型的功能单元的逻辑小芯片。此外，可将包含具有不同类型的IP逻辑核的小芯片插入到可互换小芯片插槽中，从而启用可混合并匹配不同技术的IP块的混合式处理器设计。

示例芯片上系统集成电路

图12-图13B图示根据本文中所述的各实施例的可以使用一个或多个IP核制造的示例集成电路和相关联的图形处理器。除了所图示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是图示根据实施例的可使用一个或多个IP核来制造的示例芯片上系统集成电路1200的框图。示例集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一个都可以是来自相同设计设施或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示接口1255中的一个或多个。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以获得对SDRAM或SRAM存储器设备的访问。一些集成电路附加地包括嵌入式安全引擎1270。

图13A-图13B是图示根据本文中所描述的实施例的用于在SoC内使用的示例图形处理器的框图。图13A图示根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例图形处理器1310。图13B图示根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加的示例图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能的图形处理器核的示例。图形处理器1310、1340中的每一个都可以是图12的图形处理器1210的变体。

如图13A中所示，图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成基元和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的基元数据和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化以执行如在OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B以及(多个)电路互连1330A-1330B。这一个或多个MMU 1320A-1320B为图形处理器1310(包括为顶点处理器1305和/或(多个)片段处理器1315A-1315N)提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点数据或图像/纹理数据之外，该虚拟到物理地址映射还可以引用存储在存储器中的顶点数据或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统，系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核对接。

如图13B中所示，图形处理器1340包括图13A的图形处理器1310的一个或多个MMU1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，这一个或多个着色器核提供统一着色器核架构，在该统一着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以因实施例和实现方式而异。另外，图形处理器1340包括核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着色器核1355A-1355N的线程分派器和用于加速对基于片的渲染的分片操作的分片单元1358，在基于片的渲染中，针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

在一些实施例中，如本文所描述，处理资源表示与图形处理器或GPU中的图形处理器结构(例如，并行处理单元、图形处理引擎、多核组、计算单元、接下来的图形核的计算单元)相关联的处理元件(例如，GPGPU核、光线追踪核、张量核、执行资源、执行单元(EU)、流处理器、流式多处理器(SM)、图形多处理器)。例如，处理资源可以是图形多处理器的GPGPU核、或张量/光线追踪核中的一者；图形多处理器的光线追踪核、张量核或GPGPU核；图形多处理器的执行资源；多核组的GFX核、张量核或光线追踪核中的一者；计算单元的向量逻辑单元或标量逻辑单元中的一者；具有EU阵列的执行单元或EU阵列；执行逻辑的执行单元；和/或执行单元。处理资源也可以是例如图形处理引擎、处理集群、GPGPU、GPGPU、图形处理引擎、图形处理引擎集群和/或图形处理引擎内的执行资源。处理资源也可以是图形处理器、图形处理器和/或图形处理器内的处理资源。

用于减少处理器中的等待时间的曲面细分重新分配

并行计算是其中许多计算或进程的执行是同时实施的一种计算类型。并行计算可以有各种形式，包括但不限于SIMD或SIMT。SIMD描述了具有同时对多个数据点执行相同操作的多个处理元件的计算机。在一个示例中，上文讨论的图5A-图5B指的是SIMD及其在通用处理器中依据EU、FPU和ALU的实现方式。在常见的SIMD机器中，数据被封装到寄存器中，每个寄存器包含通道阵列。指令对在寄存器的通道n中找到的数据与在另一寄存器的同一通道中找到的数据进行操作。SIMD机器在其中单个指令序列可被同时应用于大量数据的领域中是有优势的。例如，在一个实施例中，图形处理器(例如，GPGPU、GPU等)可用于使用计算着色器程序来执行SIMD向量操作。

各实施例也可应用以使用通过单指令多线程(SIMT)的使用进行的执行，作为对SIMD的使用的替代，或作为对SIMD的使用的附加。对SIMD核或操作的引用也可应用于SIMT，或应用于SIMD与SIMT的组合。下面的描述是依据SIMD机器讨论的。然而，本文中的实施例并不仅限于在SIMD上下文中的应用，也可以应用于其他并行计算范式，诸如例如SIMT。为了易于讨论和解释，下面的描述总体上聚焦于SIMD实现方式。然而，在不修改所描述的技术和方法的情况下，实施例也可以类似地应用于SIMT机器。关于SIMT机器，可以遵循下面讨论的类似模式，以将指令提供至脉动阵列并在SIMT机器上执行指令。其他类型的并行计算机器也可以利用本文中的实施例。

如先前所讨论，在图形处理单元(GPU)中提供有竞争力的几何处理性能通常涉及多个并行、并发的几何处理固定功能流水线(GPP)。这些GPP(有时也称为SMM、几何和设置固定功能流水线、或预曲面细分和后曲面细分流水线)包括OpenGL渲染流水线(RP)中的可编程着色器与固定功能级的混合。在计算机图形学中，曲面细分用于管理呈现场景中的对象的多边形的数据集(也称为顶点集)并且将它们划分成合适的结构以供渲染。曲面细分对于实时图形学的优势在于，其允许基于控制参数(例如，相机距离)针对3D多边形网格及其轮廓边缘动态地添加和删除细节。曲面细分涉及对补片基元(也称为“对象”)进行细分，并且计算其顶点的顶点值。曲面细分控制着色器可以通过指定曲面细分因子来确定要执行多少曲面细分。可在应用级定义每个补片的顶点的数量。补片对象可以是三角形或四边形(其为正方形)。

曲面细分涉及将与输入补片基元相关联的参数域细分为三角形基元集并计算经曲面细分域点(与那些三角形基元的角一致)处的顶点值。输入补片基元可与三角形或四边形参数域相关联。曲面细分控制着色器可通过指定针对每个补片的曲面细分因子集来确定将域细分为三角形的精细程度。曲面细分评估着色器可随后使用与输入补片基元相关联的输入控制点集以及经曲面细分域点处的域参数来计算顶点值。可在应用级定义与补片基元相关联的输入控制点的数量。

并行渲染图形架构的问题是如何在维持严格的有序三维(3D)流水线渲染模型的同时利用并行GPP以及渲染或栅格化流水线(RP)。涉及的主要问题是渲染过程期间应用提供的“对象-空间”几何基元向经渲染图像上的任意映射，其中“排序-中间(Sort-Middle)”架构已被业界有效地利用。在此方案中，GPU首先经由并行GPP对对象-空间基元的任意分布的子集(“批次”)执行完全几何处理。然后，所得的屏幕-空间基元被恰当地重新排序(即，在时间上排序)，并基于每个RP拥有的屏幕空间区域而经由栅格化交叉开关被分配给RP。

在设计中增加GPP的数量(N)典型地利用每个GPP的输出处的更深的缓冲器，以便在GPP“等待轮到它”向栅格化交叉开关输出时提供足够的GPP输出缓冲。此处，GPP输出缓冲器的尺寸可能会被调整为其他(N–1个)GPP将其批次排出到交叉开关所花费的平均时间。如果没有提供足够的缓冲，则整体几何吞吐量趋向于降级到单个GPP的吞吐量，因为“等待轮到它们”的GPP快速地变得停止，因为它们在等待时不会被排出，并且当轮到它们时，它们以GPP处理速率(其比交叉开关速率慢)向交叉开关输出。

可通过使用本地(管芯上)曲面细分工作重新分配来提高GPU的曲面细分处理速率。曲面细分工作重新分配可避免利用大型管芯上缓冲器，并且由于分配是本地的，因此还可以避免通过使用芯片外存储器访问而引起的性能和功率损失。作为将预曲面细分结果写入存储器并随后跨曲面细分流水线重新分配那些结果的替代，曲面细分重新分配能力可用于跨GPP的曲面细分级直接分配补片，而不消耗任何芯片外存储器带宽。

用于曲面细分工作重新分配的现有方法可以涉及GPP中的曲面细分引擎(TE)使用可通信地耦合TE的曲面细分重新分配总线(TRB)进行通信，其中TRB支持将曲面细分工作分配到并行的GPP，同时维持排序。曲面细分分配中央引擎(TED)也用于将控制传递至GPP中的TE，从而允许对TRB的控制。TE与TED通信，包括将曲面细分工作发送至TED以及缓解TRB，同时传递关于要控制TRB的下一个GPP的信息。

然而，在现有方法中，TED在物理上可能被放置为远离各个TE(驻留在GPP内)。涉及将控制从一个GPP传递到另一个GPP、或涉及TE等待先前的被发送至TED以供重新分配的曲面细分工作被分配(在TE处其自身处理随后的曲面细分工作之前)的任何通信可能涉及长路径，从而导致等待时间。这些长路径和等待时间导致跨GPP的空闲时段。

例如，从TE到TED的往返等待时间不允许在从一个GPP切换到另一个GPP时进行流送。例如，当TE具有与将由TE本身执行的曲面细分工作交织的、被标记以供TED重新分配的曲面细分工作时，此类流送无法发生。当TE正在被标记以供分配的曲面细分工作和被标记为要在TE处在本地处理的曲面细分工作之间频繁地切换时，这个问题就会成倍增加。由此，每当具有对TRB的控制权的TE具有要分配(至TED)的曲面细分工作、然后是要在TE处在本地处理的曲面细分工作、或者反过来每当具有对TRB的控制权的TE具有要在TE处在本地处理的曲面细分工作、然后是具有要分配(至TED)的曲面细分工作时，空闲时段就会增加。这导致曲面细分工作重新分配的现有方法中的GPP的整体利用不足、以及由此产生的性能损失。

实施例通过提供用于减少处理器中的等待时间的曲面细分重新分配来解决上述缺点。实施例的曲面细分重新分配将GPP的TE到TED的交互分割成TE前端(TEFE)到TED的交互和TE后端(TEBE)到TED的交互。在一些实施例中，与TED交互的所有GPP的每个TEFE可以并行地将分组发送至TED，而TED有序地处理此类分组。本文中的实施例进一步引入TE和TED之间的基于分配屏障的同步，以允许对曲面细分工作进行流水线化处理。

实施例通过以精简方式跨所有GPP调度曲面细分工作并避免与每个GPP内的此类调度相关联的切换损失而提供了减少处理器(诸如GPU)中的等待时间并且改善跨GPP实现曲面细分工作重新分配的处理器性能的技术优势。实施例还提供了当在更大的SoC或多管芯处理器内添加附加的GPP时曲面细分工作重新分配的可扩展性，因为与TE和TED之间的较长路径相关联的等待时间通过实施例而减少。

图14是图示根据实施例的具有用于曲面细分重新分配以用于减少等待时间的固定功能曲面细分级的集成电路图形处理器1400的框图。在一个实现方式中，图形处理器1400可以包括GPGPU或GPU，诸如本文参照图1-图13B所描述的示例GPGPU和/或GPU。

图14中示出的图形处理器1400可以包括一个或多个固定功能曲面细分级，这一个或多个固定功能曲面细分级被划分为执行补片剔除和补片传输的曲面细分前端(TEFE)逻辑电路1410A-1410N(统称为TEFE 1410)、以及执行补片接收和补片曲面细分的曲面细分后端(TEBE)逻辑电路1415A-1415N(统称为TEBE 1415)。GPP的曲面细分引擎(TE)可以包括TEFE 1410和TEBE 1415的组合。例如，图形处理器1400的GPP的第一TE可以包括TEFE 11410A和TEBE 1 1415A，图形处理器1400的第二GPP的第二TE可以包括TEFE 2 1410B和TEBE2 1415B，以此类推，直到第N TE包括TEFE N 1410N和TEBE N 1415N。曲面细分重新分配总线(TRB)1420和曲面细分重新分配中央引擎(TED)1440的组合执行从源GPP的TEFE 1410到一个或多个目的地GPP的TEBE 1415的补片重新分配。

作为示例，可以基于诸如设备布局图中的位置之类的准则为GPP指派连续的GPP标识符(ID)值，或者可在设备复位之后利用可编程值加载GPP ID。每个GPP可知晓其GPP ID。根据一个实现方式，这些GPP ID建立GPP的连续排序，其中排序从最高编号的GPP环绕到最低编号的GPP，形成GPP ID的循环。然而，也可以实现其他排序方案。

在实现方式中，TEFE 1410、TEBE 1415、TRB 1420和TED 1440中的一个或多个或部分可以经由处理资源(诸如执行单元(EU))来实现。处理资源(诸如EU)可包括例如可编程逻辑或电路，诸如可提供一系列广泛的可编程逻辑功能的一个或多个逻辑核。在实现方式中，TEFE 1410、TEBE 1415、TRB 1420和TED 1440中的一个或多个或部分经由专用硬件(诸如固定功能电路等)来实现。固定功能电路可以包括专用逻辑或电路，并且可以提供一组固定功能进入点，该进入点可以映射到用于固定目的或功能的专用逻辑。

由处理器1400提供的曲面细分重新分配预期通过在曲面细分之前重新平衡TE来提供增益，因为每个补片和GPP可能引入可变量的工作。为了维持工作的排序，在TEFE 1410和TEBE 1415之间通过TED 1440利用同步通信。如前所述，在大型GPU的情况下，TEFE 1410到TED 1440和TED 1440到TEBE 1415之间的等待时间可能是显著的。如果存在所利用的频繁的切换，则这可能导致性能损失。此外，如果TEFE 1410具有它可以在本地处置的曲面细分工作的批次，则它有能力在它自己处理该批次时将控制分组(具有下一个TE的信息)发送至TED 1440。同样，如果该控制分组尽可能快地到达TED 1440，则可以提高性能。

在一些实施例中，由处理器1400提供的曲面细分重新分配使得与TED 1440交互的所有GPP的每个TEFE 1410能够并行地将分组发送至TED 1440。尽管分组可以在TED 1440处并行地被接收，但TED 1440根据定义GPP的处理顺序的序列来有序地处理此类分组。在实施例中，TEFE 1410A-1410N中的一个或多个可以具有被标记以供分配的曲面细分工作。这些具有被标记以供分配的曲面细分工作的TEFE 1410A-1410N可以彼此并行地与TED 1440通信。TED 1440的责任是有序地处理来自每个TEFE 1410A-1410N的通信量。在常规方法中，TEFE 1410将必须等待，直到接收到TED 1440准备好接收来自特定TEFE 1410的通信的信号。相比之下，实施例允许TEFE 1410将曲面细分工作传输至TED 1440，而无需等待在TED1440所遵守的TEFE序列顺序中轮到TEFE 1410。

在一些实现方式中，TED 1440可以包括存储结构，诸如队列，该队列用于对从TEFE1410接收的、被标记以供分配的所接收的补片传输(例如，曲面细分工作)进行排队。TED1440可以按顺序次序处理被排队的补片传输，该顺序次序由并行互连的几何固定功能单元的所确定的序列定义。

实施例进一步提供TE(包括TEFE 1410和TEBE 1415)与TED 1440之间的基于分配屏障的同步，以允许对曲面细分工作进行流水线化处理。选择电路1430A-1430N(例如，多路复用器(mux))可由每个TE实现为控制逻辑，以管理TEBE 1415A-1415N对曲面细分工作的处理。用于在来自TED 1440的补片通信量和直接来自TEFE 1410的补片通信量之间切换的选择线1435A-1435N利用从TEFE 1410到TED 1440的通信和从TED 1440到TEBE 1415的通信。

在一些实施例中，在将被标记以供分配的曲面细分工作发送至TED 1440之后，如果TEFE 1410接收到被标记以供本地处理的附加的曲面细分工作(例如，将被直接发送到TEBE 1415)，则TEFE 1410可以将被标记以供本地处理的该曲面细分工作推送到中间存储(例如，先入先出(FIFO)队列)中，利用标记符指示TEBE 1415应当在处理该工作之前等待从TED 1440接收同步屏障分组。

当此类曲面细分工作被发送至中间存储时(例如，当其他曲面细分工作是向TED1440的未决分配时)，TEFE 1410也将同步屏障分组传输至TED 1440，该同步屏障分组当被TED 1440接收和处理时将被TED 1440广播到所有TEBE 1415。该同步屏障分组由与其自身的TEFE 1410对应的TEBE 1415接收，而其他TEBE 1415丢弃它。在一个实现方式中，同步屏障分组包括发起同步屏障分组的TE的标识符(ID)。TEBE 1415可以利用同步屏障分组中的该ID来确定是处理同步屏障分组还是丢弃同步屏障分组。

关于TEBE 1415的操作，TEBE 1415等待来自TED 1440的通信。要么TEBE 1415从TED 1440接收TEBE 1415可以执行的工作，要么TEBE 1415接收指示其可以处理直接来自TEFE 1410的通信量的控制命令。此外，在接收到来自TEFE 1410、具有指示它应当等待同步屏障分组的标记符的工作时，TEBE 1415可以读出来自TED 1440的工作或控制分组，直到TEBE 1415接收到同步屏障分组。在接收到来自TED 1440的、指示TEBE 1415应当处理本地通信量的通信时，TEBE 1415开始处理从TEFE 1410传递到中间存储中的完整批次的工作。

在一些实现方式中，如果由TEFE 1410处理的批次内的所有曲面细分工作被标记为要在本地处理，则TEFE 1410可以立即将控制周期发送至TED 1440。此外，TEFE 1410可以具有被标记为本地的背靠背的多个此类批次，并且TEFE 1410可以立即将与这些批次对应的多个控制周期发送至TED 1440。对于步骤7，TEFE 1410可以开始将工作移动到中间存储(例如，本地FIFO队列)中。

图15是图示根据实施例的具有用于曲面细分重新分配以用于减少等待时间的曲面细分引擎的曲面细分重新分配系统1500的框图。在一个实现方式中，曲面细分重新分配系统1500可以包括GPGPU或GPU，诸如本文参照图1-图13B所描述的示例GPGPU和/或GPU。在一个实现方式中，曲面细分重新分配系统1500包括曲面细分引擎1505，该曲面细分引擎1505可通信地耦合至TRB 1550(与TED通信)并具有TEFE 1510和TEBE 1515。TEFE 1510和TEBE 1515可以分别与参照图14描述的TEFE 1410A-N和TEBE 1415A-N相同。TRB 1550可以与参照图14描述的TRB 1420相同。

如所图示，TE 1505可以包括TEFE 1510、前端补片控制选择电路1520、中间存储1530、后端补片控制选择电路1540、TEBE 1515、分配存储1570、以及分配电路1560。TE 1505可以包括比本文所描述的更多或更少的组件。在一个实现方式中，前端补片控制选择电路1520、后端补片控制选择电路1540和/或分配电路1560可以各自实现有限状态机(FSM)。前端补片控制选择电路1520可以管理经由TRB 1550的到TED的前向传输，如先前所讨论。

在本文的实施例中，前端补片控制选择电路1520可以一旦接收到来自TEFE 1510的补片传输就经由TRB 1550将补片传输转发到TED，并且不等待接收来自TED的转发此类补片传输的信号。这些被转发的补片传输由TED排队，以供根据所确定的顺序进行后续处理。

在一些实现方式中，中间存储1530可以接收由前端补片控制选择电路1520推送到中间存储1530的本地曲面细分工作(例如，被标记以供本地处理)。在一个实现方式中，中间存储1530可以是TE 1505的本地FIFO。如参照图14所讨论的，被推送至中间存储的曲面细分工作可利用同步屏障位来标记，以指示此类工作与由TEFE 1510(或者在一些实现方式中，由前端补片控制选择电路1520)发送至TED的同步屏障分组相关联。

后端补片控制选择电路1540基于从TEFE 1410/前端补片控制选择电路1520接收的消息和从TED接收的消息(例如，经由下文进一步讨论的分配电路1560)来管理控制信号(例如，控制mux的选择线，该mux诸如参照图14描述的mux 1430A-N)。后端补片控制选择电路1540可以基于所接收的消息切换控制信号，以使TEBE 1515处理从中间存储1530或经由分配存储1570从TED接收的曲面细分工作。

在一些实现方式中，分配存储1570可以是接收并存储由TED发送的曲面细分工作的FIFO队列。分配电路1560可以操作以接收和处理由TED(经由TRB 1550)发送的控制消息，诸如同步屏障分组。例如，分配电路1560可以实现FSM，以接受和继续传递由TED广播的具有与TE 1505对应的ID的同步屏障分组，同时丢弃不包括TE 1505的ID的任何同步屏障分组。分配电路1560还可以使由TE分配的曲面细分工作被推送至分配存储1570，以供TEBE 1515进行后续处理。如上所述，TEBE 1515响应于来自后端补片控制选择电路的控制信号而从分配存储1570获得并处理工作，该控制信号使得TEBE 1515开始处理此类曲面细分工作。

图16是图示用于曲面细分重新分配以用于减少处理器中的等待时间的方法1600的实施例的流程图。方法1600可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法1600的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图17所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，诸如图14的处理器1400或包括图15的曲面细分引擎(TE)1505的处理器之类的处理器可以执行方法1600。

方法1600开始于处理框1610，其中处理设备可以为并行互连的几何固定功能单元提供单独的前端和后端。在一个实现方式中，前端用于执行补片剔除和传输，而后端用于执行来自前端的补片接收和补片曲面细分。在处理框1620处，处理设备可以提供曲面细分重新分配中央引擎，用于使用在前端和后端之间提供的重新分配总线在后端之间重新分配补片。

随后，在处理框1630处，处理设备可以通过曲面细分重新分配中央引擎从前端并行地接收被标记以供分配的补片传输。在一个实现方式中，曲面细分重新分配引擎用于有序地处理补片传输。最后，在一个实现方式中，在处理框1640处，处理设备可以响应于从前端中的一个前端接收到同步屏障分组，通过曲面细分重新分配中央引擎将同步屏障分组广播至后端，以使后端中的一个后端在本地处理曲面细分工作。

图17是图示用于TEFE执行曲面细分重新分配以用于减少处理器中的等待时间的方法1700的实施例的流程图。方法1700可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法1700的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图17所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，处理器的TEFE(诸如图14的TEFE 1410或图15的TEFE 1510)可以执行方法1700。

方法1700开始于处理框1710，其中处理设备可以在TEFE处接收补片以供曲面细分引擎处理。在处理框1720处，TEFE可以响应于确定补片要被剔除而丢弃补片。

然后，在决策框1730处，TEFE可以确定补片是否要在本地被处理。如果是，则方法1700进行到处理框1740，其中TEFE可以将补片发送至曲面细分引擎的中间存储，并且在中间存储中的与补片对应的条目中标记同步屏障位。随后，在处理框1750处，TEFE可以将具有曲面细分引擎的ID的同步屏障分组传输至曲面细分重新分配中央引擎。

另一方面，如果在决策框1730处，TEFE确定补片将不在本地被处理(例如，被标记以供分配至TED)，则方法1700可以进行到处理框1760。在处理框1760处，TEFE可以经由重新分配总线将补片传输至曲面细分重新分配中央引擎。

图18是图示用于TEBE执行曲面细分重新分配以用于减少处理器中的等待时间的方法1800的实施例的流程图。方法1800可由处理逻辑来执行，该处理逻辑可包括硬件(例如，电路、专用逻辑、可编程逻辑等)、软件(诸如，在处理设备上运行的指令)或其组合。为了呈现的简明和清楚起见，以线性序列图示方法1800的过程；然而，构想了任何数量的过程可以并行地、异步地或以不同的次序执行。此外，为了简洁、清楚和易于理解，参照图1-图17所描述的组件和过程中的许多组件和过程可能不会在下文中重复或讨论。在一个实现方式中，处理器的TEBE(诸如图14的TEBE 1415或图15的TEBE 1515)可以执行方法1800。

方法1800开始于处理框1810，其中处理设备可以在TEBE处接收被标记以供在曲面细分引擎处进行本地处理的补片，该补片具有指示与该补片相关联的同步屏障分组的标记符。在一个实现方式中，补片维持在曲面细分引擎的中间存储中。在处理框1820处，TEBE可以从曲面细分重新分配中央引擎读出来自未被标记有同步屏障分组的前端的工作或读出控制分组，而所接收的补片被保持在中间存储中。

随后，在处理框1830处，TEBE可以从曲面细分重新分配中央引擎接收标记有曲面细分引擎的ID的同步屏障分组。最后，在处理框1840处，TEBE可以响应于接收到同步屏障分组而处理来自中间存储的补片。

以下示例涉及进一步的实施例。示例1是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的装置。示例1的装置包括：处理器，用于：为并行互连的几何固定功能单元提供单独的前端和后端，所述前端用于执行补片剔除和传输，并且所述后端用于执行来自所述前端的补片接收和补片曲面细分；提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述前端和所述后端之间提供的重新分配总线在所述后端之间重新分配补片；由所述曲面细分重新分配中央引擎从所述前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及响应于从所述前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述后端，以使所述后端中的一个后端在本地处理曲面细分工作。

在示例2中，示例1的主题可以任选地包括：其中，所述同步屏障分组用于使所述后端中的与所述同步屏障分组对应的所述一个后端从与所述后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。在示例3中，示例1-2中任一项的主题可以任选地包括：其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符(ID)，并且其中，所述后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。

在示例4中，示例1-3中任一项的主题可以任选地包括：其中，所述中间存储是先入先出(FIFO)队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。在示例5中，示例1-4中任一项的主题可以任选地包括：其中，所述前端用于将被标记以供本地处理的所述曲面细分工作推送至所述中间存储。

在示例6中，示例1-5中任一项的主题可以任选地包括：其中，所述并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括对应的中间存储。在示例7中，示例1-6中任一项的主题可以任选地包括：其中，所述并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括选择电路，所述选择电路用于切换控制信号，所述控制信号向对应的后端中的每一个后端指示处理来自所述中间存储还是所述重新分配总线的曲面细分工作。

在示例8中，示例1-7中任一项的主题可以任选地包括：其中，所述曲面细分重新分配中央引擎用于将从所述前端接收的被标记以供分配的所述补片传输排队，并且用于按顺序次序处理被排队的所述补片传输，所述顺序次序由所述并行互连的几何固定功能单元的所确定的序列定义。

在示例9中，示例1-8中任一项的主题可以任选地包括：其中，所述处理器包括图形处理单元(GPU)。在示例10中，示例1-9中任一项的主题可以任选地包括：其中，所述装置是单指令多数据(SIMD)机器或单指令多线程(SIMT)机器中的至少一者。

示例11是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的方法，所述方法包括：由处理器为并行互连的几何固定功能单元提供单独的前端和后端，所述前端用于执行补片剔除和传输，并且所述后端用于执行来自所述前端的补片接收和补片曲面细分；提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述前端和所述后端之间提供的重新分配总线在所述并行互连的几何固定功能单元的所述后端之间重新分配补片；由所述曲面细分重新分配中央引擎从所述前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及响应于从所述前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述后端，以使所述后端中的一个后端在本地处理曲面细分工作。

在示例12中，示例11的主题可以任选地包括：其中，所述同步屏障分组用于使所述后端中的与所述同步屏障分组对应的所述一个后端从与所述后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。在示例13中，示例11-12中任一项的主题可以任选地包括：其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符(ID)，并且其中，所述后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。

在示例14中，示例11-13中任一项的主题可以任选地包括：其中，所述中间存储是先入先出(FIFO)队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。在示例15中，示例11-14中任一项的主题可以任选地包括：其中，所述并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括对应的中间存储，并且其中，所述并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括选择电路，所述选择电路用于切换控制信号，所述控制信号向对应的后端中的每一个后端指示处理来自所述中间存储还是所述重新分配总线的曲面细分工作。

在示例16中，示例11-15中任一项的主题可以任选地包括进一步包括：由所述曲面细分重新分配中央引擎将从所述前端接收的被标记以供分配的所述补片传输排队；以及由所述曲面细分重新分配中央引擎按顺序次序处理被排队的所述补片传输，所述顺序次序由所述并行互连的几何固定功能单元的所确定的序列定义。

示例17是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的非暂态计算机可读介质。在示例17中，所述非暂态计算机可读介质可以具有存储于其上的指令，所述指令当由一个或多个处理器执行时，使所述处理器用于：为并行互连的几何固定功能单元提供单独的前端和后端，所述前端用于执行补片剔除和传输，并且所述后端用于执行来自所述前端的补片接收和补片曲面细分；提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述前端和所述后端之间提供的重新分配总线在所述并行互连的几何固定功能单元的所述后端之间重新分配补片；由所述曲面细分重新分配中央引擎从所述前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及响应于从所述前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述后端，以使所述后端中的一个后端在本地处理曲面细分工作。

在示例18中，示例17的主题可以任选地包括：其中，所述同步屏障分组用于使所述后端中的与所述同步屏障分组对应的所述一个后端从与所述后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。

在示例19中，示例17-18中任一项的主题可以任选地包括：其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符(ID)，并且其中，所述后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。在示例20中，示例17-19中任一项的主题可以任选地包括：其中，所述中间存储是先入先出(FIFO)队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。

示例21是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的系统。在示例21中，所述系统包括存储器和多个GPU的一个或多个处理器。示例21的所述一个或多个处理器可通信地耦合至所述存储器，并且所述一个或多个处理器用于：为并行互连的几何固定功能单元提供单独的前端和后端，所述前端用于执行补片剔除和传输，并且所述后端用于执行来自所述前端的补片接收和补片曲面细分；提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述前端和所述后端之间提供的重新分配总线在所述后端之间重新分配补片；由所述曲面细分重新分配中央引擎从所述前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及响应于从所述前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述后端，以使所述后端中的一个后端在本地处理曲面细分工作。

在示例22中，示例21的主题可以任选地包括：其中，所述同步屏障分组用于使所述后端中的与所述同步屏障分组对应的所述一个后端从与所述后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。在示例23中，示例21-22中任一项的主题可以任选地包括：其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符(ID)，并且其中，所述后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。

在示例24中，示例21-23中任一项的主题可以任选地包括：其中，所述中间存储是先入先出(FIFO)队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。在示例25中，示例21-24中任一项的主题可以任选地包括：其中，所述前端用于将被标记以供本地处理的所述曲面细分工作推送至所述中间存储。

在示例26中，示例21-25中任一项的主题可以任选地包括：其中，所述并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括对应的中间存储。在示例27中，示例21-26中任一项的主题可以任选地包括：其中，所述并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括选择电路，所述选择电路用于切换控制信号，所述控制信号向对应的后端中的每一个后端指示处理来自所述中间存储还是所述重新分配总线的曲面细分工作。

在示例28中，示例21-27中任一项的主题可以任选地包括：其中，所述曲面细分重新分配中央引擎用于将从所述前端接收的被标记以供分配的所述补片传输排队，并且用于按顺序次序处理被排队的所述补片传输，所述顺序次序由所述并行互连的几何固定功能单元的所确定的序列定义。

在示例29中，示例21-28中任一项的主题可以任选地包括：其中，所述处理器包括图形处理单元(GPU)。在示例30中，示例21-29中任一项的主题可以任选地包括：其中，所述装置是单指令多数据(SIMD)机器或单指令多线程(SIMT)机器中的至少一者。

示例31是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的设备，所述设备包括：用于为并行互连的几何固定功能单元提供单独的前端和后端的装置，所述前端用于执行补片剔除和传输，并且所述后端用于执行来自所述前端的补片接收和补片曲面细分；用于提供曲面细分重新分配中央引擎的装置，所述曲面细分重新分配中央引擎用于使用在所述前端和所述后端之间提供的重新分配总线在所述并行互连的几何固定功能单元的所述后端之间重新分配补片；用于由所述曲面细分重新分配中央引擎从所述前端并行地接收被标记以供分配的补片传输的装置，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及响应于从所述前端中的一个前端接收到同步屏障分组，用于由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述后端以使所述后端中的一个后端在本地处理曲面细分工作的装置。在示例32中，示例31的主题可以任选地包括：所述设备进一步被配置成用于执行示例12至16中任一项的方法。

示例33是至少一种机器可读介质，包括多条指令，所述多条指令响应于在计算设备上被执行而使得所述计算设备执行根据示例11-16中任一项的方法。示例34是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的设备，被配置成用于执行示例11-16中任一项的方法。示例35是一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的设备，包括用于执行示例11至16中任一项的方法的装置。可在一个或多个实施例中的任何地方使用这些示例中的细节。

前述说明书和附图应以说明性意义而非限制性意义来看待。本领域技术人员将理解，可对本文中描述的实施例作出各种修改和改变，而不背离如所附权利要求所述的特征的更宽泛的精神和范围。

Claims (23)

1.一种装置，包括：

处理器，用于：

为多个并行互连的几何固定功能单元提供单独的多个前端和多个后端，所述多个前端用于执行补片剔除和传输，并且所述多个后端用于执行来自所述多个前端的补片接收和补片曲面细分；

提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述多个前端和所述多个后端之间提供的重新分配总线在所述多个后端之间重新分配补片；

由所述曲面细分重新分配中央引擎从所述多个前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及

响应于从所述多个前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述多个后端，以使所述多个后端中的一个后端在本地处理曲面细分工作。

2.如权利要求1所述的装置，其中，所述同步屏障分组用于使所述多个后端中的与所述同步屏障分组对应的所述一个后端从与所述多个后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述多个后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。

3.如权利要求2所述的装置，其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符ID，并且其中，所述多个后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。

4.如权利要求2所述的装置，其中，所述中间存储是先入先出FIFO队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。

5.如权利要求2所述的装置，其中，所述多个前端用于将被标记以供本地处理的所述曲面细分工作推送至所述中间存储。

6.如权利要求1所述的装置，其中，所述多个并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括对应的中间存储。

7.如权利要求6所述的装置，其中，所述多个并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括选择电路，所述选择电路用于切换控制信号，所述控制信号向对应的多个后端中的每一个后端指示处理来自所述中间存储还是所述重新分配总线的曲面细分工作。

8.如权利要求1所述的装置，其中，所述曲面细分重新分配中央引擎用于将从所述多个前端接收的被标记以供分配的所述补片传输排队，并且用于按顺序次序处理被排队的所述补片传输，所述顺序次序由所述多个并行互连的几何固定功能单元的所确定的序列定义。

9.如权利要求1所述的装置，其中，所述处理器包括图形处理单元GPU。

10.如权利要求1所述的装置，其中，所述装置是单指令多数据SIMD机器或单指令多线程SIMT机器中的至少一者。

11.一种方法，包括：

由处理器为多个并行互连的几何固定功能单元提供单独的多个前端和多个后端，所述多个前端用于执行补片剔除和传输，并且所述多个后端用于执行来自所述多个前端的补片接收和补片曲面细分；

提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述多个前端和所述多个后端之间提供的重新分配总线在所述多个并行互连的几何固定功能单元的所述多个后端之间重新分配补片；

由所述曲面细分重新分配中央引擎从所述多个前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及

响应于从所述多个前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述多个后端，以使所述多个后端中的一个后端在本地处理曲面细分工作。

12.如权利要求11所述的方法，其中，所述同步屏障分组用于使所述多个后端中的与所述同步屏障分组对应的所述一个后端从与所述多个后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述多个后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。

13.如权利要求12所述的方法，其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符ID，并且其中，所述多个后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。

14.如权利要求12所述的方法，其中，所述中间存储是先入先出FIFO队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。

15.如权利要求11所述的方法，其中，所述多个并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括对应的中间存储，并且其中，所述多个并行互连的几何固定功能单元中的每一个并行互连的几何固定功能单元包括选择电路，所述选择电路用于切换控制信号，所述控制信号向对应的多个后端中的每一个后端指示处理来自所述中间存储还是所述重新分配总线的曲面细分工作。

16.如权利要求11所述的方法，进一步包括：

由所述曲面细分重新分配中央引擎将从所述多个前端接收的被标记以供分配的所述补片传输排队；以及

由所述曲面细分重新分配中央引擎按顺序次序处理被排队的所述补片传输，所述顺序次序由所述多个并行互连的几何固定功能单元的所确定的序列定义。

17.一种非暂态计算机可读介质，具有存储于其上的指令，所述指令当由一个或多个处理器执行时，使所述处理器用于：

为多个并行互连的几何固定功能单元提供单独的多个前端和多个后端，所述多个前端用于执行补片剔除和传输，并且所述多个后端用于执行来自所述多个前端的补片接收和补片曲面细分；

提供曲面细分重新分配中央引擎，所述曲面细分重新分配中央引擎用于使用在所述多个前端和所述多个后端之间提供的重新分配总线在所述多个并行互连的几何固定功能单元的所述多个后端之间重新分配补片；

由所述曲面细分重新分配中央引擎从所述多个前端并行地接收被标记以供分配的补片传输，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及

响应于从所述多个前端中的一个前端接收到同步屏障分组，由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述多个后端，以使所述多个后端中的一个后端在本地处理曲面细分工作。

18.如权利要求17所述的非暂态计算机可读介质，其中，所述同步屏障分组用于使所述多个后端中的与所述同步屏障分组对应的所述一个后端从与所述多个后端中的所述一个后端对应的中间存储读出所述曲面细分工作，并且其中，所述多个后端中的所述一个后端用于对从所述中间存储读出的所述曲面细分工作执行所述补片曲面细分。

19.如权利要求18所述的非暂态计算机可读介质，其中，所述同步屏障分组包括发起所述同步屏障分组的并行互连的几何固定功能单元的标识符ID，并且其中，所述多个后端利用所述ID来确定是处理所述同步屏障分组还是丢弃所述同步屏障分组。

20.如权利要求18所述的非暂态计算机可读介质，其中，所述中间存储是先入先出FIFO队列，并且其中，所述FIFO队列的每个条目包括同步屏障位，所述同步屏障位响应于存储在所述条目中的曲面细分工作与所述同步屏障分组相关联而被设置。

21.一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的设备，包括：

用于为多个并行互连的几何固定功能单元提供单独的多个前端和多个后端的装置，所述多个前端用于执行补片剔除和传输，并且所述多个后端用于执行来自所述多个前端的补片接收和补片曲面细分；

用于提供曲面细分重新分配中央引擎的装置，所述曲面细分重新分配中央引擎用于使用在所述多个前端和所述多个后端之间提供的重新分配总线在所述多个并行互连的几何固定功能单元的所述多个后端之间重新分配补片；

用于由所述曲面细分重新分配中央引擎从所述多个前端并行地接收被标记以供分配的补片传输的装置，所述曲面细分重新分配引擎用于有序地处理所述补片传输；以及

响应于从所述多个前端中的一个前端接收到同步屏障分组，用于由所述曲面细分重新分配中央引擎将所述同步屏障分组广播至所述多个后端，以使所述多个后端中的一个后端在本地处理曲面细分工作的装置。

22.如权利要求21所述的设备，进一步被配置为执行如权利要求12至16中任一项所述的方法。

23.一种用于促进曲面细分重新分配以用于减少处理器中的等待时间的装置，被配置为执行如权利要求11至16中任一项所述的方法。

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