CN115116500A - 用于提高存储器装置的数据输入/输出速度的设备和方法 - Google Patents

Abstract

本发明涉及用于提高存储器装置的数据输入/输出速度的设备和方法。本公开涉及一种电压生成电路。该电压生成电路包括：噪声衰减电路，被配置为衰减第二电源电压的噪声，第二电源电压的电平比第一电源电压的电平高至少两倍；以及多级电压泵，被配置为从噪声衰减电路接收噪声衰减后的第二电源电压并生成多个目标电压中的至少一个，每个目标电压具有不同的电平。第一电源电压和第二电源电压分别经由不同的引脚或焊盘从外部装置输入。

Description

用于提高存储器装置的数据输入/输出速度的设备和方法

相关申请的交叉引用

本专利申请要求于2021年3月18日提交的、申请号为10-2021-0035489的韩国专利申请的权益，该韩国专利申请的全部公开内容通过引用并入本文。

技术领域

本文描述的本公开的一个或多个实施例涉及一种用于提高非易失性存储器装置的数据输入/输出速度的设备和方法。

背景技术

在用于快速且安全地处理数据的技术受到关注的同时，仅具有传统动态随机存取存储器(DRAM)和闪速存储器的优点的存储级存储器(SCM)和相关技术的开发正在积极进行。存储级存储器(SCM)具有类似于DRAM的数据处理速度，但即使供电中断或关闭，数据也不会消失。存储级存储器(SCM)可以提高系统速度快上许多倍。使用这种存储级存储器，随着人工智能(AI)、大数据和物联网(IoT)的商业化，开发技术以更快速且有效地处理不断增加的数据流量。

发明内容

本公开的实施例可以提供一种用于提高数据输入/输出速度的数据处理系统和方法。

本公开的实施例可以提供一种能够加快诸如闪速存储器的非易失性存储器装置的数据输入/输出速度的设备和方法。为了加快数据输入/输出速度，非易失性存储器装置可以减少生成用于非易失性存储器装置的读取操作或写入操作的高电压所花费的时间，以减少读取操作或写入操作的操作裕量。

非易失性存储器装置可以包括电压生成电路。电压生成电路可以包括：整流电路或滤波电路，被配置为避免或减少经由引脚或焊盘从外部装置输入的高电压中包括的噪声；以及多级泵，被配置为生成具有在读取或写入操作中使用的不同电平的高电压。进一步地，电压生成电路可以包括二极管，该二极管被配置为避免由于施加到多级泵中的每个单元电压泵的高电压而引起的故障。

在本公开的实施例中，非易失性存储器装置可以包括用于加快数据输入/输出速度的多个数据总线。当用于从页面缓冲器或向页面缓冲器传送数据项的数据总线的数量增加并且每个页面缓冲器经由每条数据总线单独连接到另一组件时，可以提高数据输入/输出速度。

在实施例中，电压生成电路可以包括：噪声衰减电路，被配置为衰减第二电源电压的噪声，第二电源电压的电平比第一电源电压的电平高至少两倍，其中第一电源电压和第二电源电压分别经由不同的引脚或焊盘从外部装置输入；以及多级电压泵，被配置为从噪声衰减电路接收噪声衰减后的第二电源电压并生成多个目标电压中的至少一个，每个目标电压具有不同的电平。

多级电压泵可以包括：多个单元电压泵，彼此串联连接并且被配置为接收第二电源电压；以及至少一个二极管，包括联接在多个单元电压泵中的相邻单元电压泵的输出端子和输入端子之间的阴极以及联接到第二电源电压的阳极。

至少一个二极管可以被配置为维持相邻单元电压泵的输出端子和输入端子上的电压电平，以避免施加相邻单元电压泵中包括的晶体管的击穿电压。

当电压生成电路生成多个目标电压中的至少一个时，噪声衰减电路可以总是联接到引脚或焊盘。

噪声衰减电路可以包括整流器，该整流器包括布置在输入端子和输出端子之间的二极管以及联接到输出端子的电容器。

噪声衰减电路可以包括低通滤波器，该低通滤波器包括布置在输入端子和输出端子之间的电阻器以及联接到输出端子的电容器。

多个目标电压可以包括用于将数据项编程到非易失性存储器单元中的编程电压；用于擦除非易失性存储器单元中的数据项的擦除电压；以及用于读取非易失性存储器单元中的数据项的读取电压。

在另一实施例中，存储器装置可以包括：存储器组，包括多个非易失性存储器单元；电压生成电路，被配置为生成用于向存储器组输入数据项或从存储器组输出数据项的多个目标电压中的至少一个；以及多个缓冲器，被配置为临时存储从存储器组输出的数据项或待输入到存储器组的数据项。电压生成电路可以包括：噪声衰减电路，被配置为衰减第二电源电压的噪声，第二电源电压的电平比第一电源电压的电平高至少两倍，其中第一电源电压和第二电源电压分别经由不同的引脚或焊盘从外部装置输入；以及多级电压泵，被配置为从噪声衰减电路接收噪声衰减后的第二电源电压并生成多个目标电压中的至少一个，每个目标电压具有不同的电平。

多级电压泵可以包括：多个单元电压泵，彼此串联连接并且被配置为接收第二电源电压；以及至少一个二极管，包括联接在多个单元电压泵中的相邻单元电压泵的输出端子和输入端子之间的阴极以及联接到第二电源电压的阳极。

至少一个二极管可以被配置为维持相邻单元电压泵的输出端子和输入端子上的电压电平，以避免施加相邻单元电压泵中包括的晶体管的击穿电压。

当电压生成电路生成多个目标电压中的至少一个时，噪声衰减电路可以总是联接到引脚或焊盘。

噪声衰减电路可以包括整流器，该整流器包括布置在输入端子和输出端子之间的二极管以及联接到输出端子的电容器。

噪声衰减电路可以包括低通滤波器，该低通滤波器包括布置在输入端子和输出端子之间的电阻器以及联接到输出端子的电容器。

多个目标电压可以包括用于将数据项编程到非易失性存储器单元中的编程电压；用于擦除非易失性存储器单元中的数据项的擦除电压；以及用于读取非易失性存储器单元中的数据项的读取电压。

多个缓冲器可以联接到第一电源电压以及对应于第一电源电压的第一接地电压，多级电压泵联接到第二电源电压以及对应于第二电源电压的第二接地电压。第一接地电压的节点可以与第二接地电压的节点电隔离。

多个缓冲器可以联接到存储器组的各个位线。多个缓冲器可以联接到各个总线以传送从存储器组输出的数据项。

多个缓冲器可以经由各个总线联接到数据串行器，并且多个缓冲器经由各个总线传送数据项而无需任何等待时间。

在另一实施例中，半导体装置可以包括：第一引脚或焊盘，被配置为接收从外部装置输入的第一电源电压；第二引脚或焊盘，被配置为接收从外部装置输入的第二电源电压，其中第二电源电压的电平比第一电源电压的电平高至少两倍；多级电压泵，被配置为接收第二电源电压并生成多个目标电压中的至少一个，每个目标电压具有不同的电平；以及噪声衰减电路，布置在第二引脚或焊盘与多级电压泵之间，并且被配置为衰减第二电源电压的噪声。

多级电压泵可以包括：多个单元电压泵，彼此串联连接并且被配置为接收噪声衰减后的第二电源电压；以及至少一个二极管，包括联接在多个单元电压泵中的相邻单元电压泵的输出端子和输入端子之间的阴极以及联接到第二电源电压的阳极。

至少一个二极管可以被配置为维持相邻单元电压泵的输出端子和输入端子上的电压电平，以避免施加相邻单元电压泵中包括的晶体管的击穿电压。

在另一实施例中，存储器装置可以包括：电压生成电路，被配置为接收第一电源电压和第二电源电压以分别生成第一操作电压和第二操作电压，第二电源电压的电平比第一电源电压的电平高两倍或更多；以及存储器内核，被配置为分别利用第一操作电压和第二操作电压执行操作，其中电压生成电路包括：噪声衰减电路，被配置为衰减第二电源电压的噪声；两个或更多个串联联接的单元电压泵，被配置为接收噪声衰减后的第二电源电压以生成第二操作电压；以及至少一个二极管，其阳极联接到噪声衰减后的第二电源电压的节点，并且其阴极联接到单元电压泵中的相邻电压泵的连接点(connection)。

附图说明

本文中的描述参照了附图，其中在所有附图中，相同的附图标记指代相同的部件。

图1示出了根据本公开的实施例的存储器装置。

图2示出了根据本公开的实施例的数据处理系统。

图3示出了根据本公开的实施例的图1所示的存储器装置中的读取操作。

图4示出了根据本公开的实施例的电压生成电路的第一示例。

图5示出了根据本公开的另一实施例的电压生成电路的第二示例。

图6示出了根据本公开的另一实施例的电压生成电路的第三示例。

图7A和图7B示出了根据本公开的实施例的噪声衰减电路的示例。

图8示出了根据本公开的实施例的多级电压泵的示例。

图9示出了根据本公开的实施例的页面缓冲器和总线的第一示例。

图10示出了根据本公开的另一实施例的页面缓冲器和总线的第二示例。

具体实施方式

下面参照附图描述了本公开的各个实施例。然而，本公开的元件和特征可以不同地配置或布置以形成其它实施例，其它实施例可以是任何所公开实施例的变型。

在本公开中，对“一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“一些实施例”、“各个实施例”、“其它实施例”、“可选实施例”等中包括的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这种特征被包括在本公开的一个或多个实施例中，但是可以或不一定在相同的实施例中组合。

在本公开中，术语“包含”、“包含有”、“包括”和“包括有”是开放式的。如在所附权利要求书中所使用的，这些术语指定所陈述元件的存在，并且不排除一个或多个其它元件的存在或添加。权利要求书中的术语不排除设备包括另外的组件(例如，接口单元、电路等)。

在本公开中，各种单元、电路或其它组件可以被描述或要求为被“配置为”执行一个或多个任务。在这种上下文中，“配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或多个任务的结构(例如，电路)来表示结构。因此，即使当所指定的块/单元/电路/组件当前未操作(例如，未开启也未启用)时，也可以说该块/单元/电路/组件被配置为执行任务。与“配置为”语言一起使用的块/单元/电路/组件包括硬件，例如电路、存储可运行以实施操作的程序指令的存储器等。另外，“配置为”可以包括通用结构(例如，通用电路)，该通用结构由软件和/或固件(例如，FPGA或运行软件的通用处理器)操纵，以能够执行所讨论的任务的方式操作。“配置为”还可以包括使制造工艺(例如，半导体制造设施)适应于制造装置(例如，集成电路)，该装置适应于实施或执行一个或多个任务。

如本公开中所使用的，术语“电路”或“逻辑”指代以下所有：(a)仅硬件电路实施方案(诸如仅在模拟和/或数字电路中的实施方案)以及(b)电路与软件(和/或固件)的组合，诸如(如适用于)：(i)处理器的组合或(ii)一起工作以使诸如移动电话或服务器的设备执行各种功能的处理器/软件(包括数字信号处理器)的一部分、软件和存储器，以及(c)诸如微处理器或微处理器的一部分的电路，需要软件或固件以进行操作，即使该软件或固件物理上不存在。这种“电路”或“逻辑”的定义适用于本申请中的、包括任何权利要求中的该术语的所有使用。作为另一示例，如在本申请中所使用的，术语“电路”或“逻辑”还涵盖仅一个处理器(或多个处理器)或处理器的一部分及其(或它们的)随附软件和/或固件的实施方案。如果适用于特定的权利要求要素，术语“电路”或“逻辑”还涵盖例如存储装置的集成电路。

如本文中所使用的，这些术语“第一”、“第二”、“第三”等被用作它们之前的名词的标签，并且不意味着任何类型的排序(例如，空间的、时间的、逻辑的等)。术语“第一”和“第二”不一定意味着第一个值必须写在第二个值之前。进一步地，尽管本文中可以使用这些术语来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个否则具有相同或相似名称的元件区分开。例如，可以将第一电路与第二电路区分开。

进一步地，术语“基于”用于描述影响确定的一个或多个因素。该术语不排除可能影响确定的另外的因素。也就是说，确定可以仅基于那些因素或者至少部分地基于那些因素。考虑短语“基于B确定A”。虽然在这种情况下，B是影响A的确定的因素，但是这种短语不会排除A的确定也基于C。在其它情况下，可以仅基于B来确定A。

本文中，数据的项、数据项、数据条目或数据的条目可以是位的顺序。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页面、面向对象程序中的对象、数字消息、数字扫描图像、视频或音频信号的一部分、元数据或者可以用位的顺序代表的任何其它实体。根据实施例，数据项可以包括离散对象。根据另一实施例，数据项可以包括两个不同组件之间的传输包内的信息单元。

现在将参照附图描述本公开的实施例，其中相同的附图标记指代相同的元件。

图1示出了根据本公开的实施例的存储器系统110。具体地，图1示意性地示出了根据本公开的实施例的存储器装置中包括的存储器管芯中的存储器单元阵列电路。

参照图1，存储器管芯200可以包括存储器组330，存储器组330包括多个非易失性存储器单元。存储器组330可以包括多个单元串340。单元串340包括连接到多个位线BL0至BLm-1中的每一个的多个非易失性存储器单元。设置在存储器组330的每一列中的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个非易失性存储器单元或存储器单元晶体管MC0至MCn-1可以串联连接在漏极选择晶体管DST和源极选择晶体管SST之间。例如，非易失性存储器单元MC0至MCn-1中的每一个可以被配置为每个单元存储具有多个位的数据项的多层单元(MLC)。单元串340可以分别电连接到相应的位线BL0至BLm-1。

图1示出了包括NAND型闪速存储器单元的存储器组330作为示例。然而，根据本公开的实施例的存储器装置150中包括的存储器组330可以不限于NAND型闪速存储器。在另一实施例中，存储器组330也可以被实施为NOR型闪速存储器、混合或组合至少两种不同类型的存储器单元的混合型闪速存储器或者控制器嵌入在单个存储器芯片中的单芯片NAND闪速存储器(one-chip NAND flash memory)。另外，根据本公开的实施例的存储器组330可以包括闪速存储器单元，该闪速存储器单元中包括具有导电浮栅或绝缘层的电荷撷取闪存(CTF)层。

根据本公开的实施例，图1所示的存储器组330可以包括图2所示的存储器装置150中包括的至少一个存储块152、154、156。根据实施例，存储器管芯200可以包括具有二维(2D)或三维(3D)结构的存储器装置。例如，存储器装置150中的存储块152、154、156中的每一个可以被实施为3D结构(或垂直结构)。存储块152、154、156中的每一个可以具有沿第一至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的三维结构。

构成存储器装置150的多个存储块152、154、156的存储器组330可以联接到多个位线BL、多个串选择线SSL以及多个漏极选择线DSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。存储器组300可以包括多个NAND串NS，每个NAND串NS包括多个存储器单元MC。在存储器组330中，NAND串NS中的每一个可以连接到每个位线BL。另外，每个NAND串NS的串选择晶体管SST可以连接到公共源极线CSL，并且每个NAND串NS的漏极选择晶体管DST可以连接到相应的位线BL。此处，存储器单元MC可以布置在每个NAND串NS的串选择晶体管SST和漏极选择晶体管DST之间。

存储器管芯200中的电压供应电路170可以根据操作模式经由每个字线供应字线电压(例如，诸如编程电压、读取电压和通过电压的主体电压(subject voltage))，或者向其中形成包括存储器单元MC的每个存储块的块体(例如，阱区域)供应电压。在这种情况下，电压供应电路170的电压生成操作可以在控制电路(未示出)的控制下执行。而且，电压供应电路170可以生成多个不同的读取电压以将多个数据项彼此区分开。响应于控制电路的控制，可以选择存储器单元阵列的存储块(或扇区)中的一个，并且可以选择所选择存储块的字线中的一个。字线电压可以分别供应到所选择的字线和未选择的字线。电压供应电路170可以包括用于生成具有各种电平的目标电压的电压生成电路(参照图4至图8)。电压供应电路170可以联接到接收从外部(例如，外部装置)施加的第一电源电压VCC的第一引脚或焊盘，以及接收从外部装置施加的第二电源电压VPP的第二引脚或焊盘。此处，第二电源电压VPP的电压电平可以比第一电源电压VCC的电压电平高两倍或更多。例如，第一电源电压VCC可以具有2.0V至5.5V的电压电平，而第二电源电压可以具有9V至13V的电压电平。根据本公开的实施例的电压供应电路170可以包括电压生成电路，用于更快地生成存储器组330中使用的各种电平的目标电压。电压生成电路可以使用第二电源电压VPP来生成具有比第二电源电压VPP更高的电压电平的目标电压。

由存储器管芯200的控制电路控制的读取/写入电路320可以根据操作模式而作为读出放大器或写入驱动器进行操作。读取/写入电路320联接到第一电源电压VCC以及对应于第一电源电压VCC的第一接地电压。例如，在验证操作和读取操作中，读取/写入电路320可以作为用于从存储器单元阵列读取数据项的读出放大器进行操作。而且，在编程操作中，读取/写入电路320可以作为根据待存储在存储器单元阵列中的数据项来控制位线的电位的写入驱动器进行操作。读取/写入电路320可以在编程操作期间从页面缓冲器(未示出)接收待编程到单元阵列的数据项。读取/写入电路320可以基于所输入的数据项来驱动位线。为此，读取/写入电路320包括多个页面缓冲器(PB)322、324、326，每个页面缓冲器对应于每个列(或每个位线)或者每个列对(或每个位线对)。根据实施例，多个锁存器(未示出)可以包括在页面缓冲器322、324、326的每一个中。

尽管未示出，但是页面缓冲器322、324、326可以通过多个总线BUS联接到数据输入/输出装置(例如，串行化电路或串行器)。当页面缓冲器322、324、326中的每一个通过不同的总线联接到数据输入/输出装置时，可以减少从页面缓冲器322、324、326的数据传输中可能发生的延迟。例如，每个页面缓冲器322、324、326可以执行数据传输而无需等待时间。

图2示出了根据本公开的实施例的数据处理系统。

参照图2，数据处理系统100可以包括与诸如存储器系统110的存储器系统接合或联接的主机102。例如，主机102和存储器系统110可以经由数据总线、主机电缆等彼此联接以执行数据通信。

存储器系统110可以包括存储器装置150和控制器130。存储器系统110中的存储器装置150和控制器130可以被视为在物理上彼此分开的组件或元件。存储器装置150和控制器130可以经由至少一个数据路径连接。例如，数据路径可以包括通道(channel)和/或通路(way)。

根据实施例，存储器装置150和控制器130可以是在功能上被划分的组件或元件。进一步地，根据实施例，存储器装置150和控制器130可以利用单个芯片或多个芯片来实施。控制器130可以响应于从外部装置输入的请求而执行数据输入/输出操作。例如，当控制器130响应于从外部装置输入的读取请求而执行读取操作时，存储器装置150中包括的多个非易失性存储器单元中存储的数据被传送到控制器130。

如图2所示，存储器装置150可以包括多个存储块152、154、156。存储块152、154、156可以被理解为通过单个擦除操作将数据一起移除的一组非易失性存储器单元。尽管未示出，但是存储块152、154、156可以包括页面，该页面是在单个编程操作期间将数据一起存储或者在单个读取操作期间将数据一起输出的一组非易失性存储器单元。例如，一个存储块可以包括多个页面。

根据实施例，存储器装置150可以包括图1所示的存储器管芯200。例如，存储器装置150可以包括多个存储器平面或多个存储器管芯。根据实施例，存储器平面可以被视为逻辑或物理分区，该逻辑或物理分区包括至少一个存储块、能够控制包括多个非易失性存储器单元的阵列的驱动电路以及可以临时存储输入到非易失性存储器单元或从非易失性存储器单元输出的数据的缓冲器。

另外，根据实施例，存储器管芯可以包括至少一个存储器平面。存储器管芯可以被理解为在物理上可区分的衬底上实施的一组组件。每个存储器管芯可以通过数据路径连接到控制器130。每个存储器管芯可以包括接口，以与控制器130交换数据项和信号。

根据实施例，存储器装置150可以包括至少一个存储块152、154、156，至少一个存储器平面或至少一个存储器管芯。图1所示的存储器装置150的内部配置可以根据存储器系统110的性能而不同。本公开的实施例不限于图2所示的内部配置。

参照图2，存储器装置150可以包括能够将至少一些电压供应到存储块152、154、156中的电压供应电路170。参照图4至图8，电压供应电路170可以包括用于生成在存储块152、154、156中使用的目标电压的电压生成电路。电压供应电路170可以将读取电压Vrd、编程电压Vprog、通过电压Vpass或擦除电压Vers供应到存储块中包括的非易失性存储器单元中。例如，在读取存储块152、154、156中包括的非易失性存储器单元中存储的数据的读取操作期间，电压供应电路170可以将读取电压Vrd供应到所选择的非易失性存储器单元中。在将数据存储在存储块152、154、156中包括的非易失性存储器单元中的编程操作期间，电压供应电路170可以将编程电压Vprog供应到所选择的非易失性存储器单元中。而且，在对所选择的非易失性存储器单元执行的读取操作或编程操作期间，电压供应电路170可以将通过电压Vpass供应到未选择的非易失性存储器单元中。在擦除存储块152、154、156中包括的非易失性存储器单元中存储的数据的擦除操作期间，电压供应电路170可以将擦除电压Vers供应到存储块中。

存储器装置150可以存储关于基于执行的操作而供应到存储块152、154、156的各种电压的信息。例如，当存储块152、154、156中的非易失性存储器单元可以存储多位数据时，可能需要用于识别或读取多位数据项的多个读取电压Vrd的电平。存储器装置150可以包括表，该表包括与对应于多位数据项的多个读取电压Vrd的电平相对应的信息。例如，该表可以包括寄存器中存储的偏置值，每个偏置值对应于特定的读取电压Vrd的电平。用于读取操作的读取电压Vrd的偏置值的数量可以被限制于预设范围。而且，偏置值可以被量化。

主机102可以包括便携式电子装置(例如，移动电话、MP3播放器、膝上型计算机等)或非便携式电子装置(例如，台式计算机、游戏机、电视、投影仪等)。根据实施例，主机102可以包括便携式电子装置和非便携式电子装置中包括的中央处理单元(CPU)。

主机102还可以包括至少一个操作系统(OS)，该OS可以控制在主机102中执行的功能和操作。OS可以提供与存储器系统110可操作地接合的主机102与意图将数据存储在存储器系统110中的用户之间的互操作性。OS可以支持与用户的请求相对应的功能和操作。作为示例而非限制，根据主机102的移动性，可以将OS分类为通用操作系统和移动操作系统。根据系统要求或用户环境，可以将通用操作系统分为个人操作系统和企业操作系统。与个人操作系统相比，企业操作系统可以专门用于确保和支持高性能计算。

移动操作系统可以经受(subject to)针对移动性的支持服务或功能(例如，省电功能)。主机102可以包括多个操作系统。主机102可以对应于用户的请求，运行与存储器系统110互锁的多个操作系统。主机102可以将与用户的请求相对应的多个命令传输到存储器系统110中，从而在存储器系统110内执行与多个命令相对应的操作。

存储器系统110中的控制器130可以响应于从主机102输入的请求或命令而控制存储器装置150。例如，控制器130可以执行读取操作以将从存储器装置150读取的数据提供到主机102，并且可以执行写入操作(或编程操作)以将从主机102输入的数据存储在存储器装置150中。为了执行数据输入/输出(I/O)操作，控制器130可以控制和管理读取数据、编程数据、擦除数据等的内部操作。

根据实施例，控制器130可以包括主机接口132、处理器134、错误校正电路(ECC)138、电源管理单元(PMU)140、存储器接口142和存储器144。如图2所示的控制器130中包括的组件可以根据关于存储器系统110的结构、功能、操作性能等而变化。

例如，存储器系统110可以根据主机接口的协议，利用可以与主机102电联接的各种类型的存储装置中的任意一种来实施。合适的存储装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等。根据存储器系统110的实施方案，可以向控制器130添加组件或从控制器130中省略组件。

主机102和存储器系统110各自可以包括控制器或接口，用以根据一个或多个预定协议来传输和接收信号、数据等。例如，存储器系统110中的主机接口132可以包括能够将信号、数据等传输到主机102或者从主机102接收信号、数据等的设备。

控制器130中包括的主机接口132可以接收从主机102输入的信号、命令(或请求)和/或数据。例如，主机102和存储器系统110可以使用预定的通信标准，以在彼此之间传输和接收数据。主机102和存储器系统110支持的用于发送和接收数据的通信标准或接口的示例包括通用串行总线(USB)、多媒体卡(MMC)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、高速外围组件互连(PCIe)、串列SCSI(SAS)、串行高级技术附件(SATA)、移动行业处理器接口(MIPI)等。根据实施例，主机接口132是一种用于与主机102交换数据的层，并且利用被称为主机接口层(HIL)的固件来实施或由该固件驱动。

电子集成驱动器(IDE)或高级技术附件(ATA)可以用作用于传输和接收数据的接口中的一种，并且例如，可以使用包括40根并行连接的导线的电缆，以支持主机102和存储器系统110之间的数据传输和数据接收。当多个存储器系统110连接到单个主机102时，可以通过使用多个存储器系统110所连接的位置或拨码开关(dip switch)将多个存储器系统110划分为主设备和从设备。被设置为主设备的存储器系统110可以用作主存储器装置。IDE(ATA)可以包括例如快速ATA、ATAPI或增强型IDE(EIDE)。

串行高级技术附件(SATA)接口是一种串行数据通信接口，该串行数据通信接口与电子集成驱动器(IDE)装置所使用的并行数据通信接口的各种ATA标准兼容。IDE接口中的40根导线可以减少至SATA接口中的6根导线。例如，IDE的40个并行信号可以转换为SATA接口的6个串行信号。SATA接口由于其更快的数据传输和接收速率以及其在主机102中用于数据传输和接收的更少的资源消耗已经被广泛使用。SATA接口可以将多达30个外部装置连接到主机102中包括的单个收发器。另外，SATA接口可以支持热插拔，即使当主机102和另一装置之间的数据通信正在运行时，该热插拔也允许将外部装置附接到主机102或从主机102分离。因此，即使在主机102接通电源时，存储器系统110也可以作为如通用串行总线(USB)所支持的装置一样的附加装置被连接或断开。例如，在具有eSATA端口的主机102中，存储器系统110可以像外部硬盘一样自由地附接到主机102或从主机102分离。

小型计算机系统接口(SCSI)是一种用于将计算机或服务器与其它外围装置连接的串行数据通信接口。与诸如IDE和SATA的其它接口相比，SCSI可以提供较高的传输速度。在SCSI中，主机102和至少一个外围装置(例如，存储器系统110)串联连接，但是主机102和每个外围装置之间的数据传输和接收可以通过并行数据通信来执行。在SCSI中，很容易将诸如存储器系统110的装置连接到主机102或与主机102断开连接。SCSI可以支持将15个其它装置连接到主机102中包括的单个收发器。

串列SCSI(SAS)可以被理解为SCSI的串行数据通信版本。在SAS中，主机102和多个外围装置串联连接，并且主机102和每个外围装置之间的数据传输和接收可以以串行数据通信方案来执行。SAS可以通过串行电缆而不是并行电缆来支持主机102和外围装置之间的连接，以使用SAS来容易地管理设备，并且增强或提高操作可靠性和通信性能。SAS可以支持将八个外部装置连接到主机102中包括的单个收发器。

高速非易失性存储器(NVMe)是一种至少基于高速外围组件互连(PCIe)的接口，该PCIe被设计为提高配备有非易失性存储器系统110的主机102、服务器、计算装置等的性能和设计灵活性。PCIe可以使用插槽或特定电缆来连接计算装置(例如，主机102)和外围装置(例如，存储器系统110)。例如，PCIe可以使用多个引脚(例如，18个引脚、32个引脚、49个引脚或82个引脚)以及至少一根导线(例如，x1、x4、x8或x16)来实现每秒几百MB以上(例如，250MB/s、500MB/s、984.6250MB/s或1969MB/s)的高速数据通信。根据实施例，PCIe方案可以实现每秒数十至数百千兆位(Giga bits)的带宽。NVMe可以支持非易失性存储器系统110(诸如SSD)比硬盘更快的操作速度。

根据实施例，主机102和存储器系统110可以通过通用串行总线(USB)连接。通用串行总线(USB)是一种可扩展的、可热插拔的即插即用串行接口，该串行接口可以在主机102和诸如以下的外围装置之间提供经济高效的标准连接：键盘、鼠标、操纵杆、打印机、扫描仪、存储装置、调制解调器、摄像机等。诸如存储器系统110的多个外围装置可以联接到主机102中包括的单个收发器。

参照图2，错误校正电路138可以对从存储器装置150读取的数据的错误位进行校正，并且可以包括错误校正码(ECC)编码器和ECC解码器。ECC编码器可以对待编程到存储器装置150中的数据执行错误校正编码以生成其中添加了奇偶校验位的经编码的数据，并且将经编码的数据存储在存储器装置150中。当控制器130读取存储器装置150中存储的数据时，ECC解码器可以对从存储器装置150读取的数据中包含的错误位进行检测和校正。例如，在对从存储器装置150读取的数据执行错误校正解码之后，错误校正电路138确定错误校正解码是否已经成功，并且基于错误校正解码的结果输出指令信号(例如，校正成功信号或校正失败信号)。错误校正电路138可以使用已经在ECC编码过程期间针对存储器装置150中存储的数据而生成的奇偶校验位，以便校正读取数据的错误位。当错误位的数量大于或等于可校正错误位的数量时，错误校正电路138可以不校正错误位，而是可以输出指示校正错误位失败的校正失败信号。

根据实施例，错误校正电路138可以基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等。错误校正电路138可以包括基于上述代码中的至少一种执行错误校正操作的所有电路、模块、系统和/或装置。图2所示的错误校正电路138可以包括图1所示的控制器130中包括的组件中的至少一些。

例如，ECC解码器可以对从存储器装置150传输的数据执行硬判决解码或软判决解码。硬判决解码可以被理解为针对错误校正在广义上分类的两种方法中的一种。硬判决解码可以包括以下操作：通过从存储器装置150中的非易失性存储器单元读取数字数据“0”或“1”来校正错误位。由于硬判决解码处置二进制逻辑信号，因此电路/算法设计或配置可以比软判决解码更简单，并且处理速度可以比软判决解码更快。

软判决解码可以通过两个或更多个量化值(例如，多位数据、近似值、模拟值等)来量化存储器装置150中的非易失性存储器单元的阈值电压，以便基于该两个或更多个量化值来校正错误位。控制器130可以从存储器装置150中的多个非易失性存储器单元接收两个或更多个字母或量化值，然后基于通过将量化值表征为诸如条件概率或似然度的信息的组合而生成的信息来执行解码。

根据实施例，在针对软判决解码而设计的方法之中，ECC解码器可以使用低密度奇偶校验和生成器矩阵(LDPC-GM)码。低密度奇偶校验(LDPC)码使用可以根据可靠性从存储器装置150读取几个位的数据的值、而不是像硬判决解码一样简单地读取数据1或0的算法，并且通过消息交换迭代地重复读取，以便提高该值的可靠性。然后，最终将该值确定为数据1或0。例如，使用LDPC码的解码算法可以被理解为概率解码。在硬判决解码中，将从非易失性存储器单元输出的值编码为0或1。与硬判决解码相比，软判决解码可以基于随机信息来确定非易失性存储器单元中存储的值。关于位翻转(可以被视为存储器装置150中可能发生的错误)，软判决解码可以提供提高的校正错误和恢复数据的概率，以及提供校正后的数据的可靠性和稳定性。LDPC-GM码可以具有内部LDPC-GM码可以与高速LDPC码串联连接的方案。

根据实施例，ECC解码器可以使用例如低密度奇偶校验卷积码(LDPC-CC)来进行软判决解码。LDPC-CC可以具有使用基于可变块长度和移位寄存器的线性时间编码和流水线解码的方案。

根据实施例，ECC解码器可以使用例如对数似然比涡轮码(LLR-TC)来进行软判决解码。对数似然比(LLR)可以被计算为采样值与理想值之间的距离的非线性函数。另外，涡轮码(TC)可以包括二维或三维的简单码(例如，汉明码)，并且在行方向和列方向上重复解码以提高值的可靠性。

电源管理单元(PMU)140可以控制提供到控制器130的电力。PMU 140可以监控供应到存储器系统110的电力(例如，供应到控制器130的电压)，并且将电力提供到控制器130中包括的组件。PMU 140不仅可以检测通电或断电，而且可以生成触发信号，以使存储器系统110能够在供应到存储器系统110的电力不稳定时紧急备份当前状态。根据实施例，PMU 140可以包括能够累积可以在紧急情况下使用的电力的装置或组件。

存储器接口142可以用作用于处置在控制器130和存储器装置150之间传送的命令和数据的接口，从而允许控制器130响应于从主机102输入的命令或请求而控制存储器装置150。在存储器装置150是闪速存储器的情况下，存储器接口142可以在处理器134的控制下生成针对存储器装置150的控制信号，并且可以处理输入到存储器装置150或从存储器装置150输出的数据。

例如，当存储器装置150包括NAND闪速存储器时，存储器接口142包括NAND闪存控制器(NFC)。存储器接口142可以提供用于处置控制器130和存储器装置150之间的命令和数据的接口。根据实施例，存储器接口142可以通过被称为闪存接口层(FIL)的固件来实施或由其驱动，以与存储器装置150交换数据。

根据实施例，存储器接口142可以支持开放NAND闪存接口(ONFi)、切换模式等，以与存储器装置150进行数据输入/输出。例如，ONFi可以使用数据路径(例如，通道、通路等)，该数据路径包括至少一根能够支持以8位或16位数据为单位的双向传输和接收的信号线。控制器130与存储器装置150之间的数据通信可以通过关于异步单倍数据速率(SDR)、同步双倍数据速率(DDR)、切换双倍数据速率(DDR)等的至少一种接口来实现。

存储器144可以在临时存储存储器系统110和控制器130中执行的操作的事务数据时，用作存储器系统110或控制器130的工作存储器。例如，在从存储器装置150输出的读取数据被输出到主机102之前，存储器144可以响应于来自主机102的读取请求而临时存储该读取数据。另外，控制器130可以在将从主机102输入的写入数据编程到存储器装置150中之前，将该写入数据临时存储在存储器144中。当控制器130控制存储器装置150的诸如数据读取操作、数据写入或编程操作、数据擦除操作等的操作时，在存储器系统110的控制器130和存储器装置150之间传输的数据可以被临时存储在存储器144中。

除了读取数据或写入数据，存储器144还可以存储用于在主机102和存储器装置150之间输入或输出数据的信息(例如，映射数据、读取请求、编程请求等)。根据实施例，存储器144可以包括命令队列、程序存储器、数据存储器、写入缓冲器/高速缓存、读取缓冲器/高速缓存、数据缓冲器/高速缓存、映射缓冲器/高速缓存等中的一个或多个。控制器130可以将存储器144中的一些存储空间分配给被建立以执行数据输入/输出操作的组件。例如，存储器144中建立的写入缓冲器可以用于临时存储经受编程操作的目标数据。

在实施例中，存储器144可以利用易失性存储器来实施。例如，存储器144可以利用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或两者来实施。尽管图2示出了例如设置在控制器130内的存储器144，但是实施例不限于此。存储器144可以位于控制器130内部或外部。例如，存储器144可以由外部易失性存储器实现，该外部易失性存储器具有在存储器144和控制器130之间传送数据和/或信号的存储器接口。

处理器134可以控制存储器系统110的全部操作。例如，处理器134可以响应于从主机102输入的写入请求或读取请求而控制存储器装置150的编程操作或读取操作。根据实施例，处理器134可以运行固件以控制存储器系统110中的编程操作或读取操作。本文中，固件可以被称为闪存转换层(FTL)。根据实施例，处理器134可以利用微处理器、中央处理单元(CPU)等来实施。

根据实施例，存储器系统110可以利用至少一个多内核处理器来实施。多内核处理器是一种集成了被视为不同的处理区域的两个或更多个内核的电路或芯片。例如，当多内核处理器中的多个内核独立地驱动或运行多个闪存转换层(FTL)时，可以提高存储器系统110的数据输入/输出速度(或性能)。根据实施例，可以通过多内核处理器中的不同内核独立地执行存储器系统110中的数据输入/输出(I/O)操作。

控制器130中的处理器134可以执行与从主机102输入的请求或命令相对应的操作。进一步地，存储器系统110可以执行独立于从主机102输入的命令或请求的操作。在一种情况下，控制器130响应于从主机102输入的请求或命令而执行的操作可以被视为前台操作，而控制器130独立于从主机102输入的请求或命令而执行的操作可以被视为后台操作。控制器130可以执行用于在存储器装置150中读取、写入或擦除数据的前台或后台操作。另外，与作为从主机102传输的设置命令的设置参数命令或设置特征命令相对应的参数设置操作可以被视为前台操作。例如，作为在没有从主机102传输的命令的情况下执行的后台操作，控制器130可以执行垃圾收集(GC)、损耗均衡(WL)、用于标识和处理坏块的坏块管理等。

根据实施例，可以执行与前台操作和后台操作两者基本相似的操作。例如，当存储器系统110响应于从主机102输入的请求或命令而执行垃圾收集(例如，手动GC)时，垃圾收集可以被视为前台操作。当存储器系统110独立于主机102而执行垃圾收集(例如，自动GC)时，垃圾收集可以被视为后台操作。

当存储器装置150包括每个包括多个非易失性存储器单元的多个管芯(或多个芯片)时，控制器130可以执行关于从主机102输入的多个请求或命令的并行处理，以便提高存储器系统110的性能。例如，所传输的请求或命令可以被划分为多个组，该多个组包括存储器装置150中包括的多个平面、多个管芯或多个芯片中的至少一些，并且在每个平面、每个管芯或每个芯片中单独或并行地处理多组请求或命令。

控制器130中的存储器接口142可以通过至少一个通道和至少一个通路连接到存储器装置150中的多个管芯或芯片。当控制器130响应于与包括非易失性存储器单元的多个页面相关联的请求或命令，通过每个通道或每个通路将数据分布并存储在多个管芯中时，与请求或命令相对应的多个操作可以在多个管芯或平面中同时或并行执行。这种处理方法或方案可以被视为交错方法。由于存储器系统110的数据输入/输出速度通过利用交错方法进行操作而加快，因此可以提高存储器系统110的数据I/O性能。

作为示例而非限制，控制器130可以识别与存储器装置150中包括的多个管芯相关联的多个通道(或通路)的状态。控制器130可以将每个通道或每个通路的状态确定为忙碌状态、就绪状态、活动状态、空闲状态、正常状态和异常状态中的一种。控制器对通过哪个通道或通路传递指令(和/或数据)的确定可以与物理块地址相关联。控制器130可以参考从存储器装置150传递的描述符。描述符可以包括描述关于存储器装置150的某些内容的参数块或参数页面。描述符可以具有预定的格式或结构。例如，描述符可以包括装置描述符、配置描述符、单元描述符等。控制器130可以参考或使用描述符来确定使用哪个(哪些)通道或通路来交换指令或数据。

参照图2，存储器系统110中的存储器装置150可以包括多个存储块152、154、156。多个存储块152、154、156中的每一个包括多个非易失性存储器单元。根据实施例，存储块152、154、156可以是被一起擦除的一组非易失性存储器单元。存储块152、154、156可以包括多个页面，该多个页面是被一起读取或编程的一组非易失性存储器单元。

在一个实施例中，每个存储块152、154或156可以具有三维堆叠结构用以实现高度集成。进一步地，存储器装置150可以包括多个管芯，每个管芯包括多个平面，每个平面包括多个存储块152、154、156。存储器装置150的配置可以根据存储器系统110的性能而变化。

图2示出了包括多个存储块152、154和156的存储器装置150。根据一个存储器单元中可以存储的位数，多个存储块152、154和156可以是单层单元(SLC)存储块、多层单元(MLC)存储块等中的任意一种。SLC存储块包括由每个存储一位数据的存储器单元实施的多个页面。SLC存储块可以具有比MLC存储块更高的数据I/O操作性能和更高的耐用性。MLC存储块包括由每个存储多位数据(例如，两位或更多位数据)的存储器单元实施的多个页面。与SLC存储块相比，针对相同的空间，MLC存储块可以具有更大的存储容量。考虑到存储容量，MLC存储块可以高度集成。

在实施例中，存储器装置150可以利用诸如双层单元(DLC)存储块、三层单元(TLC)存储块、四层单元(QLC)存储块及其组合的MLC存储块来实施。DLC存储块可以包括由每个能够存储2位数据的存储器单元实施的多个页面。TLC存储块可以包括由每个能够存储3位数据的存储器单元实施的多个页面。QLC存储块可以包括由每个能够存储4位数据的存储器单元实施的多个页面。在另一实施例中，存储器装置150可以利用包括多个页面的块来实施，该多个页面由每个能够存储五位或更多位数据的存储器单元实施。

根据实施例，控制器130可以使用存储器装置150中包括的MLC存储块作为一个存储器单元中存储一位数据的SLC存储块。多层单元(MLC)存储块的数据输入/输出速度可能比SLC存储块的数据输入/输出速度慢。也就是说，当MLC存储块用作SLC存储块时，读取操作或编程操作的裕量可能减小。例如，当MLC存储块用作SLC存储块时，控制器130可以以更高的速度执行数据输入/输出操作。因此，由于缓冲器可能需要较高的数据输入/输出速度用以提高存储器系统110的性能，因此控制器130可以使用MLC存储块作为SLC缓冲器来临时存储数据。

进一步地，根据实施例，控制器130可以在未对存储器装置150中包括的特定MLC存储块执行擦除操作的情况下，多次将数据编程到MLC中。通常，非易失性存储器单元不支持数据重写。然而，控制器130可以使用MLC能够存储多位数据的特征，多次将1位数据编程到MLC中。对于MLC重写操作，当1位数据被编程到MLC中时，控制器130可以将编程次数作为单独的操作信息而存储。根据实施例，可以在将另外的1位数据编程到每个已经存储了另一位数据的相同MLC中之前，执行用于均匀地均衡MLC的阈值电压的操作。

在实施例中，存储器装置150被实现为诸如闪速存储器的非易失性存储器，例如NAND闪速存储器、NOR闪速存储器等。在另一实施例中，存储器装置150可以由以下中的至少一种来实施：相变随机存取存储器(PCRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)和自旋转移扭矩磁性随机存取存储器(STT-MRAM)等。

图3示出了图1所示的存储器装置中的读取操作。具体地，图3关注响应于从控制器130传输的读取命令或读取请求而在存储器装置150或存储器管芯200中执行的操作。

参照图3，为了读取和输出存储器装置150或存储器管芯200的非易失性存储器单元中存储的数据项，电压供应电路170可以生成用于读取操作(A1区段)的读取电压。此处，可以通过连接到非易失性存储器单元的字线WL来施加读取电压。可以响应于非易失性存储器单元的结构和设计、非易失性存储器单元中编程的数据位的数量等，不同地设置读取电压的电平。

存储器装置150可以启用与参照图1至图2描述的存储块152、154、156或存储器组330的特定位置相对应的字线WL(B1区段)。另外，连接到参照图1描述的每个NAND串的漏极选择晶体管DST的漏极选择线DSL被启用。此外，可以将页面缓冲器PB中的锁存器初始化，用以存储通过位线BL传送的数据。存储器装置150可以停用与未选择的NAND串相对应的漏极选择线DSL。

读取电压Vread可以被施加到与数据项的位置相对应的经处理字线(subjectedword line)，并且通过电压Vpass可以被施加到经处理字线之外的其它字线(B2区段)。

然后，可以对位线BL进行预充电(C1区段)。NAND串中的通道可以基于非易失性存储器单元不同地形成。例如，通道可以根据连接到被施加读取电压Vread的字线的非易失性存储器单元中存储的数据而变化。读取电压Vread可以引起预充电位线BL的电位变化。

参照图1描述的读取/写入电路320可以感测或检测位线BL的电位变化(即，感测数据)，并且将感测到的数据存储在页面缓冲器PB的锁存器中(C2区段)。

此后，存储块152、154、156或存储器组330中的字线WL被停用(D1和D2区段)。在这种情况下，可以将页面缓冲器PB的锁存器中存储的感测数据传输到收发器(例如，串行化电路或串行器)，以与控制器130进行数据传输。

当读取操作完成时，漏极选择线DSL可以被停用，并且电压供应电路170可以重置用于读取操作的电压(D3区段)。

在图3中描述的读取操作中，作为启用字线、向字线供应读取电压以感测数据以及停用字线的操作所花费的时间的一些区段(B1、B2、C1、C2、D1区段)可以基于存储器装置150或存储器管芯200中的非易失性存储器单元的特性而确定。当难以减少区段(B1、B2、C1、C2、D1区段)的操作时间时，可以使用并行地从存储器装置150内的多个位置读取数据和向存储器装置150内的多个位置写入数据的交错方法来提高数据输入/输出性能。例如，可以将大量的数据项划分为2、4、8或16个部分数据项，每个数据项对应于2、4、8或16个区域(例如，管芯、平面等)中的每个区域。每个诸如管芯或平面的区域可以单独地执行读取操作或写入操作。然而，即使在存储器装置150中采用交错方案时，也可能难以减少或降低生成和重置用于数据输入/输出操作的目标电压的操作(A1、D3区段)所花费的时间。

为了提高存储器装置150或存储器管芯200内执行的数据输入/输出操作的速度，根据实施例的电压生成电路能够减少生成和重置用于数据输入/输出操作的目标电压的操作(A1、D3区段)所花费的时间。下面参照图4至图8描述电压生成电路。

图4示出了根据本公开的实施例的电压生成电路的第一示例。

参照图4，电压生成电路可以包括第一多级电压泵282，该第一多级电压泵282能够接收第一电源电压VCC并生成具有各种电平的第一泵生成电压VPEPMP。参照图1，存储器管芯200可以经由不同的引脚或焊盘接收第一电源电压VCC和第二电源电压VPP。第一多级电压泵282可以接收第一电源电压VCC，该第一电源电压VCC用于生成第一泵生成电压VPEPMP。然而，第一多级电压泵282可以不使用第二电源电压VPP。根据实施例，第一泵生成电压VPEPMP可以包括15.2V至28.8V或14V的目标电压，该目标电压可以用于数据输入/输出操作。

另外，电压生成电路可以包括第一电压调节器284和第二电压调节器286，该第一电压调节器284和第二电压调节器286用于将从第一多级电压泵282输出的第一泵生成电压VPEPMP维持在预设范围内。例如，第一电压调节器284和第二电压调节器286可以维持接地电压节点VSSI和第一多级电压泵282的输出节点之间的电压电平。

根据实施例，第一电压调节器284可以使第一泵生成电压VPEPMP稳定在15.2V至28.8V或14V，并且第二电压调节器286可以基于第一泵生成电压VPEPMP输出7V至23V的第一使用电压VPE。本文中，可以响应于存储器装置150或存储器管芯200内执行的操作，将第一泵生成电压VPEPMP和第一使用电压VPE选择性地施加到存储块152、154、156或存储器组330。

如图1中所述，由于第一电源电压VCC的电平低于第二电源电压VPP的电平，因此第一多级电压泵282可能需要准备时间或设置时间(待机时段)来生成具有15.2V至28.8V或14V的高电平的第一泵生成电压VPEPMP。随着输入到第一多级电压泵282的电压和从第一多级电压泵282输出的电压之间的差异变得更大，准备时间或设置时间(待机时段)在使能信号CE#被激活之后可能增加或变得更长。当准备时间或设置时间(待机时段)变得更长时，电压供应电路170可以使用目标电压VPE进行数据输入/输出操作的激活时段或工作区段可能会延迟。这可能会降低存储器装置150或存储器管芯200内执行的数据输入/输出操作的速度。

图5示出了根据本公开的另一实施例的电压生成电路的第二示例。

参照图5，电压生成电路可以包括第二多级电压泵292，该第二多级电压泵292能够接收第一电源电压VCC并生成具有各种电平的第二泵生成电压VPASSPMP。参照图1，存储器管芯200可以接收第一电源电压VCC和第二电源电压VPP。第二多级电压泵292可以使用第一电源电压VCC来生成第二泵生成电压VPASSPMP，并且11V至13V的第二电源电压VPP联接到第二多级电压泵292的输出端子。根据实施例，第二泵生成电压VPASSPMP可以具有8V至13V的电压电平，该电压电平用于数据输入/输出操作。例如，第二多级电压泵292可以输出8.2V、8.7V、9.4V或10.2V的目标电压以进行读取操作，和/或11.1V、11.5V、11.9V或12.4V的目标电压以进行写入操作或擦除操作。

另外，电压生成电路可以包括第三电压调节器294和第四电压调节器296，该第三电压调节器294和第四电压调节器296能够将从第二多级电压泵292输出的第二泵生成电压VPASSPMP维持在预设范围内并将第二泵生成电压VPASSPMP输出。例如，第三电压调节器294和第四电压调节器296可以维持接地电压节点VSSI和第二多级电压泵292的输出节点之间的电压电平。

根据实施例，第三电压调节器294可以将第二泵生成电压VPASSPMP稳定或维持为8～13V。进一步地，第四电压调节器296可以基于第二泵生成电压VPASSPMP来选择并输出4.2V至10.5V的第二使用电压VPASS1。本文中，可以响应于存储器装置150或存储器管芯200内执行的操作，将第二泵生成电压VPASSMP和第二使用电压VPASS1选择性地施加到存储块152、154、156或存储器组330。

进一步地，电压生成电路可以包括在引脚或焊盘298与第二多级电压泵292的输出端子之间的开关290。经由引脚或焊盘298从外部装置供应11V至13V的第二电源电压VPP。当电压生成电路开始操作时，如果使能信号CE#被激活，则开关290可以瞬间将高电平的第二电源电压VPP传送到第二多级电压泵292的输出端子以及第二电压调节器296的输入端子。在这种情况下，由于第二电源电压VPP，可能会通过第二多级电压泵292、第三电压调节器294或第四电压调节器296中包括的晶体管而出现电流泄露。由此，接地电压节点VSSI可能会反弹(bounce)。由于电流泄露，在准备时间或设置时间(待机时段)期间消耗的电流量可能会增加。

为了解决上述问题，当使能信号CE#被激活时，电压生成电路可以在一定时间之后导通开关290。当开关290导通时，经由引脚或焊盘298输入的第二电源电压VPP可以供应到第二多级电压泵292的输出端子。可以控制开关290以消除接地电压节点VSSI的反弹(例如，避免使接地电压节点VSSI反弹)。

如参照图1所描述的，由于第一电源电压VCC的电平低于第二电源电压VPP的电平，因此可以将11V至13V的第二电源电压VPP供应到第二多级电压泵292的输出端子，以便避免更长的准备时间或设置时间(待机时段)来输出8V至13V的第二泵生成电压VPASSPMP。然而，电压生成电路具有控制开关290以避免使接地电压节点VSSI反弹的操作负担。而且，输出第二泵生成电压VPASSPMP所花费的准备时间或设置时间(待机时段)可能会因避免使接地电压节点VSSI反弹所花费的延迟时间而增加。如果准备时间或设置时间(待机时段)增加，则可以延迟电压供应电路170将第二泵生成电压VPASSMP和第二使用电压VPASS1施加到存储块152、154、156或存储器组330的激活时段。因此，存储器装置150或存储器管芯200中执行的数据输入/输出操作的速度可能下降。

图6示出了根据本公开的另一实施例的电压生成电路的第三示例。

参照图6，电压生成电路可以包括能够生成第一泵生成电压VPEPMP的第三多级电压泵250以及能够生成第二泵生成电压VPASSPMP的第四多级电压泵240。尽管未示出，但是第二泵生成电压VPASSPMP可以具有25V至30V的电压电平。与图4至图5中描述的第一多级电压泵282和第二多级电压泵292不同，第三多级电压泵250和第四多级电压泵240可以使用从外部装置输入的、第一电源电压VCC之外的第二电源电压VPP，以生成第一泵生成电压VPEPMP和第二泵生成电压VPASSPMP。也就是说，第三多级电压泵250和第四多级电压泵240可以连接到引脚或焊盘298，通过该引脚或焊盘298供应电压电平为11V至13V的第二电源电压VPP。

根据实施例，电压生成电路可以包括第一电压调节器276和第二电压调节器278，该第一电压调节器276和第二电压调节器278被配置为将从第三多级电压泵250输出的第一泵生成电压VPEPMP维持在预设范围内并将该第一泵生成电压VPEPMP输出。进一步地，电压生成电路可以包括第三电压调节器272和第四电压调节器274，该第三电压调节器272和第四电压调节器274被配置为将从第四多级电压泵240输出的第二泵生成电压VPASSPMP维持在预设范围内并将该第二泵生成电压VPASSPMP输出。图6所示的第一至第四电压调节器276、278、272、274可以对应于图4和图5所示的第一至第四电压调节器284、286、294、296。

如参照图1所描述的，第二电源电压VPP的电压电平可以高于第一电源电压VCC的电压电平两倍或更多。例如，第二电源电压VPP可以具有11V至13V的电压电平，而第一电源电压VCC可以具有2.0V至2.5V的电压电平。如上所述，随着第三多级电压泵250和第四多级电压泵240的输入端子和输出端子之间的电压电平差增加，第三多级电压泵250和第四多级电压泵240的准备时间或设置时间(待机时段)可能会增加。图6中描述的第三多级电压泵250和第四多级电压泵240接收电压电平为11V至13V的第二电源电压VPP，以输出第一泵生成电压VPEPMP和第二泵生成电压VPASSPMP，从而可以大大减小第三多级电压泵250和第四多级电压泵240的输入端子和输出端子之间的电压电平差。因此，可以减少准备时间或设置时间(待机时段)。

当电压电平为11V至13V的第二电源电压VPP输入到第三多级电压泵250和第四多级电压泵240时，噪声可能很大。电源电压的噪声随着电源电压的电压电平增加而增大。由于第二电源电压VPP的电压电平高于第一电源电压VCC的电压电平两倍或更多，因此第二电源电压VPP可能具有大于第一电源电压VCC的噪声。因此，电压生成电路可以包括供应有第二电源电压VPP的引脚或焊盘298与第三多级电压泵250和第四多级电压泵240之间的噪声衰减电路230。

电压生成电路可以联接到对应于第二电源电压VPP的第二接地电压节点VSSI_VPP。本文中，第二接地电压节点VSSI_VPP可以与对应于第一电源电压VCC的第一接地电压节点VSSI_PERI电隔离。因此，可以避免设置在存储器装置150和存储器管芯200的外围区域中的电路中的元件或组件由于反弹等而损坏、丢失或故障。另外，根据实施例，为了减少第三多级电压泵250和第四多级电压泵240的电负载，可以响应于第二电源电压VPP而将第二接地电压节点VSSI_VPP设置为预设的正电压。

根据实施例，当电压生成电路的第三多级电压泵250或第四多级电压泵240的输入端子和输出端子之间的电压电平差变得更小时，第三多级电压泵250或第四多级电压泵240中包括的单元电压泵的数量可以减少。当单元电压泵的数量减少时，电压生成电路中消耗的电流量可以减少，并且电压生成电路的尺寸(例如，芯片中的占用面积)也可以减小。

进一步地，电压生成电路中的第三多级电压泵250和第四多级电压泵240不联接到第一电源电压VCC和第一接地电压节点VSSI_PERI，而是联接到第二电源电压VPP和第二接地电压节点VSSI_VPP，因此可能不需要附加的开关组件(例如，参照图5描述的开关290)。进一步地，电压生成电路可能不会在操作上影响设置在存储器装置150或存储器管芯200的外围区域中的其它电路。第三多级电压泵250和第四多级电压泵240总是连接到供应第二电源电压VPP的引脚或焊盘298。第三多级电压泵250和第四多级电压泵240可以直接连接到引脚或焊盘298而无需任何开关组件。因此，可以使准备时间或设置时间(待机时段)提前，而不存在因使能信号CE#引起的偏斜或延迟的等待时间。第三多级电压泵250和第四多级电压泵240可以预先准备第一泵生成电压VPEPMP和第二泵生成电压VPASSPMP。在这种情况下，可以显著减少生成用于数据输入/输出操作的目标电压所需的时间(即，参照图3描述的A1区段)。

图7A和图7B示出了根据本公开的实施例的噪声衰减电路的示例。

参照图7A和图7B，噪声衰减电路可以在各种电路中实施。例如，噪声衰减电路可以包括图7A中描述的低通滤波器230A以及图7B中描述的整流器230B。本文中，噪声可以包括第二电源电压VPP的下降或波动。低通滤波器230A可以包括电阻器R和电容器C，而整流器230B可以包括二极管和电容器C。低通滤波器230A和整流器230B可以去除或衰减输入信号或输入电压Vin中的噪声，以生成输出信号或输出电压Vout。

低通滤波器230A和整流器230B都可以衰减诸如第二电源电压VPP的下降的噪声。然而，当输入电压中出现纹波(ripple)时，低通滤波器230A和整流器230B之间存在差异。例如，低通滤波器230A中的电阻器R可能不会阻挡在相反方向上流动的电流，但整流器230B中的二极管可以阻挡在相反方向上流动的电流。因此，根据实施例，为了有效地应对输入电压中的纹波，图6所示的噪声衰减电路230可以包括整流器230B。

图8示出了根据本公开的实施例的多级电压泵的示例。具体地，图8示出了参照图6描述的第三多级电压泵250的内部配置。参照图8描述的多级电压泵也可以适用于第四多级电压泵240。

参照图8，第三多级电压泵250可以包括多个单元电压泵252、254、256。第三多级电压泵250中包括的多个单元电压泵252、254、256可以彼此串联，以生成具有各种电压电平的目标电压。

第二电源电压VPP可以被施加到噪声衰减电路230。噪声衰减电路230可以衰减第二电源电压VPP的噪声以生成第二内部电源电压VPP_INT。参照图6和图8，从噪声衰减电路230输出的第二内部电源电压VPP_INT被输入到第三多级电压泵250中包括的多个单元电压泵252、254、256的输入端子。

参照图4至图5描述的第一多级电压泵282和第二多级电压泵292可以接收第一电源电压VCC并且输出电平高于第一电源电压VCC的电平的目标电压。然而，当第二内部电源电压VPP_INT被施加到第三多级电压泵250中包括的多个单元电压泵252、254、256的输入端子时，第三多级电压泵250中包括的至少一些单元电压泵的输入端子和输出端子可以浮置或变为0V。例如，当从第一多级电压泵282和第二多级电压泵292输出的目标电压不具有高于第二电源电压VPP的电压电平时，多个单元电压泵252、254、256之中的至少一些单元电压泵之间的输入端子和输出端子可以浮置或变为0V。

为了减少操作期间的电流消耗并提高操作速度，单元电压泵252、254、256中的每一个可以包括低电压通道晶体管(low-voltage pass transistor)。然而，当第二电源电压VPP_INT和零电压0V分别施加到单元电压泵252、254、256中的每一个的输入端子和输出端子时，可以将超过低电压通道晶体管的击穿电压范围的电压施加到其中包括的低电压通道晶体管。零电压0V是可以施加到或者维持在单元电压泵252、254、256的输出端子的电压的示例。由于晶体管的操作偏斜，单元电压泵252、254、256的输出端子上的电压可能泄漏到电联接到单元电压泵252、254、256的输出端子的另一组件中。或者，输出端子上的电压电平可能波动到单元电压泵252、254、256的输出端子。例如，低电压通道晶体管的击穿电压可以是大约3V至5V。当施加超过低电压通道晶体管的击穿电压范围的电压时，低电压通道晶体管可能会损坏或毁坏。因此，为了确保松弛(例如，为了避免每个单元电压泵252、254、256的内部节点与输入端子或输出端子之间的电压间隔或差异(其通过施加到每个单元电压泵252、254、256的输入端子或输出端子的电压而确定)超过单元电压泵252、254、256的每一个中包括的低电压通道晶体管的击穿电压范围)，可以将每个二极管262、264、266布置在每个单元电压泵252、254、256的输出端子中或将其联接到每个单元电压泵252、254、256的输出端子。如图8所示，每个二极管262、264、266的阳极可以联接到第二内部电源电压VPP_INT的节点，并且每个二极管262、264、266的阴极可以联接在单元电压泵252、254、256中的相邻电压泵之间。为了避免由施加在每个单元电压泵252、254、256的输入端子或输出端子之间的电压引起的电压差超过低电压通道晶体管的击穿电压范围，每个二极管262、264、266可以使单元电压泵252、254、256中的每一个的输入端子和输出端子的电压电平保持在一定电平。

图9示出了根据本公开的实施例的页面缓冲器和总线的第一示例。

参照图9，参照图1描述的存储器管芯200中的读取/写入电路320中包括的多个页面缓冲器322、324、326可以连接到单数据总线BUS。读取/写入电路320可以被配置为检测通过每个位线BL传送的数据，并将感测到的数据存储在页面缓冲器322、324、326的每一个中。多个页面缓冲器322、324、326中存储的数据可以通过单数据总线BUS传输到数据输入/输出装置，或者诸如串行化电路或串行器的传输装置。由于多个页面缓冲器322、324、326连接到单数据总线BUS，因此多个页面缓冲器322、324、326不仅必须顺序地传输数据，而且分别具有数据传输的操作裕量。每个页面缓冲器322、324、326的操作裕量不应重叠以避免从多个页面缓冲器322、324、326传输的数据之间的冲突。根据实施例，相邻页面缓冲器的操作裕量之间存在时间间隔。因此，施加到多个页面缓冲器322、324、326的页面缓冲器传输信号TRANPB可以具有用于启用页面缓冲器322、324、326中的每一个的多个启用区段，以及多个启用区段之间的停用区段。

图10示出了根据本公开的另一实施例的页面缓冲器和总线的第二示例。

参照图9和图10，图10中描述的多个页面缓冲器322、324、326可以通过多个总线BUS0至BUS7传输到数据输入/输出装置，或者诸如串行化电路或串行器的传输装置。为了使多个页面缓冲器322、324、326顺序地传输数据，页面缓冲器传输信号TRANPB具有用于顺序地启用多个页面缓冲器322、324、326的多个启用区段可能就足够了，而无需停用区段。也就是说，页面缓冲器传输信号TRANPB在相邻的启用时段之间不具有任何停用区段。由于数据通过不同的数据总线BUS0至BUS7单独传送，每个数据总线连接到多个页面缓冲器322、324、326中的每一个，所以数据不会由于不同的数据总线BUS0至BUS7而重叠或折叠(collapse)。因此，延迟时间(即，停用区段)不是必要的。随着总线的数量增加，会出现在存储器管芯200中布置更多导线的负担，但可以减少由多个页面缓冲器322、324、326执行的数据传输所需的时间。因此，可以减少传输临时存储在页面缓冲器PB中的数据的操作(D1、D2区段)所花费的时间，参照图3对此进行了描述。

如上所述，根据本公开的实施例的存储器装置可以提高数据输入/输出速度。

另外，本公开的实施例可以提高诸如闪速存储器的非易失性存储器装置的数据输入/输出速度，从而替代要求较快操作速度的存储级存储器(SCM)，或者提供适用于存储级存储器(SCM)结构的非易失性存储器装置。

虽然已经针对特定实施例示出和描述了本教导，但是鉴于本公开，对于本领域技术人员将显而易见的是，在不脱离如所附权利要求书中限定的本公开的精神和范围的情况下，可以进行各种改变和修改。此外，可以对实施例进行组合，以形成另外的实施例。

Claims (20)

1.一种电压生成电路，包括：

噪声衰减电路，衰减第二电源电压的噪声，所述第二电源电压的电平比第一电源电压的电平高至少两倍，其中所述第一电源电压和所述第二电源电压分别经由不同的引脚或焊盘从外部装置输入；以及

多级电压泵，从所述噪声衰减电路接收噪声衰减后的第二电源电压并生成多个目标电压中的至少一个，每个目标电压具有不同的电平。

2.根据权利要求1所述的电压生成电路，其中所述多级电压泵包括：

多个单元电压泵，彼此串联连接并接收所述第二电源电压；以及

至少一个二极管，包括联接在所述多个单元电压泵中的相邻单元电压泵的输出端子和输入端子之间的阴极，以及联接到所述第二电源电压的阳极。

3.根据权利要求2所述的电压生成电路，其中所述至少一个二极管维持所述相邻单元电压泵的输出端子和输入端子上的电压电平，以避免施加所述相邻单元电压泵中包括的晶体管的击穿电压。

4.根据权利要求1所述的电压生成电路，其中当所述电压生成电路生成所述多个目标电压中的至少一个时，所述噪声衰减电路总是联接到所述引脚或焊盘。

5.根据权利要求1所述的电压生成电路，其中所述噪声衰减电路包括整流器，所述整流器包括布置在输入端子和输出端子之间的二极管以及联接到所述输出端子的电容器。

6.根据权利要求1所述的电压生成电路，其中所述噪声衰减电路包括低通滤波器，所述低通滤波器包括布置在输入端子和输出端子之间的电阻器以及联接到所述输出端子的电容器。

7.根据权利要求1所述的电压生成电路，其中所述多个目标电压包括：

将数据项编程到非易失性存储器单元中的编程电压；

擦除所述非易失性存储器单元中的数据项的擦除电压；以及

读取所述非易失性存储器单元中的数据项的读取电压。

8.一种存储器装置，包括：

存储器组，包括多个非易失性存储器单元；

电压生成电路，生成用于向所述存储器组输入数据项或从所述存储器组输出数据项的多个目标电压中的至少一个；以及

多个缓冲器，临时存储从所述存储器组输出的数据项或待输入到所述存储器组的数据项，

其中所述电压生成电路包括：

噪声衰减电路，衰减第二电源电压的噪声，所述第二电源电压的电平比第一电源电压的电平高至少两倍，其中所述第一电源电压和所述第二电源电压分别经由不同的引脚或焊盘从外部装置输入；以及

多级电压泵，从所述噪声衰减电路接收噪声衰减后的第二电源电压并生成所述多个目标电压中的至少一个，每个目标电压具有不同的电平。

9.根据权利要求8所述的存储器装置，其中所述多级电压泵包括：

多个单元电压泵，彼此串联连接并接收所述第二电源电压；以及

至少一个二极管，包括联接在所述多个单元电压泵中的相邻单元电压泵的输出端子和输入端子之间的阴极，以及联接到所述第二电源电压的阳极。

10.根据权利要求9所述的存储器装置，其中所述至少一个二极管维持所述相邻单元电压泵的输出端子和输入端子上的电压电平，以避免施加所述相邻单元电压泵中包括的晶体管的击穿电压。

11.根据权利要求8所述的存储器装置，其中当所述电压生成电路生成所述多个目标电压中的至少一个时，所述噪声衰减电路总是联接到所述引脚或焊盘。

12.根据权利要求8所述的存储器装置，其中所述噪声衰减电路包括整流器，所述整流器包括布置在输入端子和输出端子之间的二极管以及联接到所述输出端子的电容器。

13.根据权利要求8所述的存储器装置，其中所述噪声衰减电路包括低通滤波器，所述低通滤波器包括布置在输入端子和输出端子之间的电阻器以及联接到所述输出端子的电容器。

14.根据权利要求8所述的存储器装置，其中所述多个目标电压包括：

将数据项编程到非易失性存储器单元中的编程电压；

擦除所述非易失性存储器单元中的数据项的擦除电压；以及

读取所述非易失性存储器单元中的数据项的读取电压。

15.根据权利要求8所述的存储器装置，

其中所述多个缓冲器联接到所述第一电源电压以及对应于所述第一电源电压的第一接地电压，所述多级电压泵联接到所述第二电源电压以及对应于所述第二电源电压的第二接地电压，并且

其中所述第一接地电压的节点与所述第二接地电压的节点电隔离。

16.根据权利要求8所述的存储器装置，

其中所述多个缓冲器联接到所述存储器组的各个位线，并且

其中所述多个缓冲器联接到各个总线以传送从所述存储器组输出的数据项。

17.根据权利要求16所述的存储器装置，其中所述多个缓冲器经由各个总线联接到数据串行器，并且所述多个缓冲器经由各个总线传送所述数据项而无需任何等待时间。

18.一种半导体装置，包括：

第一引脚或焊盘，接收从外部装置输入的第一电源电压；

第二引脚或焊盘，接收从外部装置输入的第二电源电压，其中所述第二电源电压的电平比所述第一电源电压的电平高至少两倍；

多级电压泵，接收所述第二电源电压并生成多个目标电压中的至少一个，每个目标电压具有不同的电平；以及

噪声衰减电路，布置在所述第二引脚或焊盘与所述多级电压泵之间并且衰减所述第二电源电压的噪声。

19.根据权利要求18所述的半导体装置，其中所述多级电压泵包括：

多个单元电压泵，彼此串联连接并接收噪声衰减后的第二电源电压；以及

至少一个二极管，包括联接在所述多个单元电压泵中的相邻单元电压泵的输出端子和输入端子之间的阴极，以及联接到所述第二电源电压的阳极。

20.根据权利要求19所述的半导体装置，其中所述至少一个二极管维持所述相邻单元电压泵的输出端子和输入端子上的电压电平，以避免施加所述相邻单元电压泵中包括的晶体管的击穿电压。

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