CN115084107B - 一种像素级分立器件及其制作方法 - Google Patents

Abstract

本申请公开一种像素级分立器件及其制作方法，像素级分立器件包括背板、至少两个焊盘、器件主体及共阴极；至少两个焊盘包括N个阳极焊盘及一个阴极焊盘，部分阳极焊盘及部分阴极焊盘分别嵌设于背板中；器件主体包括第一器件层及第二器件层，第一器件层设于背板嵌设有至少两个焊盘的一侧，且第一器件层与相应的阳极焊盘连接；第二器件层设于第一器件层远离背板的一侧表面，第二器件层与相应的阳极焊盘连接；共阴极分别与第一器件层、第二器件层及阴极焊盘连接；本申请通过在背板上设置至少两层垂直堆叠的器件层的方式实现水平方向上像素尺寸的压缩，避免像素密度的损失，减小像素布置数量以减小巨量转移时芯片转移数量，从而提高精度及良率。

Description

一种像素级分立器件及其制作方法

技术领域

本申请涉及半导体装置技术领域，尤其涉及一种像素级分立器件及其制作方法。

背景技术

在像素级分立器件领域，需要通过巨量转移将红绿蓝三色芯片水平转移并放置在同一个背板上，再将背板切开作为彩色化像素，这样体积增大后可以更方便进行使用，如图1所示。结合如图2所示的Fan out扇出封装与驱动背板，实现自带驱动的平面型彩色化Micro-LED像素，该集成方式包括发光单元与驱动的水平集成以及垂直集成，如图3、4所示。巨量转移中如何保证精度及良率99.99％为当前行业痛点。

另外，在同样像素尺寸下，水平集成的像素因水平分布的子像素和子像素的间隔影响，每个子像素的尺寸压缩，会出现同样的发光单元尺寸下出现亮度影响和尺寸效应影响带来的亮度损失。以及，水平集成的像素受每个子像素限制和子像素间隔影响，像素级器件的整体尺寸下潜空间有限，如，采用10μm的子像素水平堆叠，母像素像素级分立器件的尺寸会超过30μm(包CV括子像素间隔会超过40μm)。

因此，需要寻找一种在同等像素尺寸下能有效克服巨量转移所带来的产品缺陷并能有效提高亮度的像素级分立器件。

申请内容

本申请的目的在于提供一种像素级分立器件及其制作方法，能有效避免巨量转移，且能有效提高产品亮度。

为实现上述申请目的，本申请第一方面提出一种像素级分立器件，所述像素级分立器件包括：

背板；

至少两个焊盘，包括N个阳极焊盘及一个阴极焊盘，部分所述阳极焊盘及部分所述阴极焊盘分别嵌设于所述背板中，N≥1；

器件主体，所述器件主体包括第一器件层及第二器件层；所述第一器件层设于所述背板嵌设有所述至少两个焊盘的一侧，且所述第一器件层与相应的阳极焊盘连接；所述第二器件层设于所述第一器件层远离所述背板的一侧表面，所述第二器件层与相应的阳极焊盘连接；

共阴极，所述共阴极分别与所述第一器件层、第二器件层及所述阴极焊盘连接。

在一种较佳的实施方式中，所述器件主体与所述背板分离设置，且所述至少两个焊盘与所述背板分离设置；

所述像素级分立器件还包括自支撑结构，所述自支撑结构包覆所述器件主体及部分所述背板。

在一种较佳的实施方式中，所述自支撑结构包括依次连接的包覆部及固定部，所述包覆部包覆所述器件主体，所述固定部覆设于所述基板上。

在一种较佳的实施方式中，所述自支撑结构包括依次连接的包覆部、第二连接部及固定部，所述包覆部包覆所述器件主体，所述固定部覆设于所述基板上，所述第二连接部与所述基板分离设置。

在一种较佳的实施方式中，所述第一器件层包括第一键合层、第一化合物发光层、第一绝缘包裹层及第一电气连接结构；

所述第一键合层贴设于所述背板上；

所述第一化合物发光层贴设于所述第一键合层远离所述背板的一侧表面；

所述第一绝缘包裹层包裹所述第一键合层及所述第一化合物发光层；

所述第一电气连接结构设于所述第一化合物发光层的侧向。

在一种较佳的实施方式中，所述第一键合层采用绝缘材料制成；

所述第一化合物发光层包括朝向所述第一键合层所在一侧设置的第一P型欧姆接触层、与所述第一P型欧姆接触层贴合设置的第一化合物半导体层，所述第一P型欧姆接触层的面积大于所述第一化合物半导体层的面积；所述第一电气连接结构依次穿过所述第一P型欧姆接触层及所述第一键合层并与相应的阳极焊盘连接。

在一种较佳的实施方式中，所述第二器件层包括第二键合层、第二化合物发光层、第二绝缘包裹层及第二电气连接结构；

所述第二键合层贴设于所述第一绝缘包裹层上；

所述第二化合物发光层贴设于所述第二键合层远离所述第一器件层的一侧表面；

所述第二绝缘包裹层包裹所述第二键合层及所述第二化合物发光层；

所述第二电气连接结构设于所述第一化合物发光层及所述第二化合物发光层的侧向。

在一种较佳的实施方式中，所述第二键合层采用绝缘材料制成；

所述第二化合物发光层包括朝向所述第二键合层所在一侧设置的第二P型欧姆接触层、与所述第二P型欧姆接触层贴合设置的第二化合物半导体层，所述第二P型欧姆接触层的面积大于所述第二化合物半导体层的面积；

所述第二电气连接结构依次穿过所述第二P型欧姆接触层、所述第二键合层、所述第一绝缘包裹层、所述第一P型欧姆接触层及所述第一键合层并与相应的阳极焊盘连接。

在一种较佳的实施方式中，所述共阴极穿设于所述第一绝缘包裹层及所述第二绝缘包裹层中，所述共阴极包括第一共阴极部分、与所述第一共阴极部分连接的第二共阴极部分，所述第一共阴极部分与所述阴极焊盘连接；

所述第一共阴极部分设于所述第一化合物半导体层一侧且与所述第一化合物半导体层连接；所述第二共阴极部分设于所述第二化合物半导体层一侧且与所述第二化合物半导体层连接。

在一种较佳的实施方式中，所述第一化合物半导体层与所述第二化合物半导体层的材质相同或不同。

在一种较佳的实施方式中，所述器件主体还包括第三器件层，所述第三器件层设于所述第二器件层远离所述第一器件层的一侧表面，所述第三器件层与相应的阳极焊盘连接。

在一种较佳的实施方式中，所述背板的材质为硅、PCB、蓝宝石或玻璃中的一种。

第二方面，提供一种像素级分立器件的制作方法，所述制作方法包括：

在预先准备的背板上构造部分嵌设于其内的至少两个焊盘，所述至少两个焊盘包括N个阳极焊盘及一个阴极焊盘，N≥1；

在插设有所述至少两个焊盘的背板一侧沿远离所述背板的方向依次堆叠构造第一器件层、第二器件层以形成器件主体，所述第一器件层、所述第二器件层分别与相应的阳极焊盘连接，且所述第一器件层、所述第二器件层均通过形成的共阴极与所述阴极焊盘连接。

在一种较佳的实施方式中，所述在预先准备的背板上插设至少两个焊盘之前，所述方法还包括：

在预先准备的背板上刻蚀形成与至少两个焊盘对应的至少两个空腔；

在开设有至少两个空腔的所述背板上镀牺牲层。

在一种较佳的实施方式中，所述在插设有所述至少两个焊盘的背板一侧沿远离所述背板的方向依次堆叠第一器件层、第二器件层以形成器件主体之后，所述方法还包括：

在所述器件主体表面镀设介电材料并延伸至部分所述背板表面形成自支撑结构；

在未镀设有所述介电材料的背板的一侧表面对所述牺牲层进行刻蚀以使所述至少两个焊盘与所述背板分离；所述牺牲层与所述背板的刻蚀速率之比大于10:1，且所述牺牲层与所述自支撑结构的刻蚀速率之比大于10:1。

在一种较佳的实施方式中，在插设有所述至少两个焊盘的背板一侧堆叠构造第一器件层，包括：

在插设有所述至少两个焊盘的背板一侧表面整面镀绝缘材料，在第一化合物半导体表面预先制作的第一P型欧姆接触层表面镀整面绝缘材料；

通过所述背板与所述第一化合物半导体的绝缘材料键合；

将所述第一化合物半导体的衬底去除及外延减薄露出所述第一化合物半导体的氮接触层以形成第一化合物半导体层；

对所述第一化合物半导体层进行图形化刻蚀至所述第一P型欧姆接触层；

对所述第一化合物半导体层进行整面包裹钝化形成第一包裹钝化层；

对所述第一包裹钝化层进行图形化刻蚀形成相应的第一电气连接通道及第一部分阴极电气连接通道；

采用金属镀膜分别形成第一电气连接结构及第一阴极部分，所述第一电气连接结构一端穿过所述第一P型欧姆接触层与相应的阳极焊盘连接，所述第一阴极部分一端与所述第一化合物半导体连接，另一端穿过所述第一P型欧姆接触层与所述阴极焊盘连接。

与现有技术相比，本申请具有如下有益效果：

本申请提供一种像素级分立器件及其制作方法，该像素级分立器件包括背板、至少两个焊盘、器件主体及共阴极；至少两个焊盘包括N个阳极焊盘及一个阴极焊盘，部分阳极焊盘及部分所述阴极焊盘分别嵌设于背板中，N≥1；器件主体包括第一器件层及第二器件层，第一器件层设于背板嵌设有至少两个焊盘的一侧，且第一器件层与相应的阳极焊盘连接；第二器件层设于第一器件层远离背板的一侧表面，第二器件层与相应的阳极焊盘连接；共阴极分别与第一器件层、第二器件层及阴极焊盘连接；本申请通过在背板上设置至少两层垂直堆叠的器件层的方式实现水平方向上像素尺寸的压缩，避免了像素密度的损失，并减小了像素的布置数量，减小了巨量转移时的芯片转移数量从而提高精度及良率；以及，本申请中的器件主体中垂直堆叠的各器件层采用共阴极，以减小像素分立器件中阴极的面积占比，提高发光区域面积占比，减小尺寸效应影响，同时可提高垂直方向上器件层的堆叠数量或形成冗余电路；以及，本申请的像素分立器件是基于至少两个焊盘与外部电路连接的，在将该分立器件封装至目标背板进行电气连接时可规避共晶等金属焊接以避免对分立器件自身造成性能影响并简化工艺；

进一步，器件主体与背板分离设置，且至少两个焊盘与背板分离设置；像素级分立器件还包括自支撑结构，自支撑结构包覆器件主体及部分背板，该像素分立器件通过设置自支撑结构实现器件主体与背板分离设置下的结构稳定性及后期使用时取用的便捷性，更重要的是，该结构下背板可循环使用，从而降低成本；

进一步，自支撑结构包括依次连接的包覆部、第二连接部及固定部，所包覆部包覆器件主体，固定部覆设于基板上，第二连接部与基板分离设置，该结构下的自支撑结构，保证自支撑结构对器件层的固定作用的基础上，提高转移时在外力作用下包覆部与固定部断裂时的操作便捷性，更重要的是，断裂位置位于第二连接部而非包覆部或固定部，避免破坏基板或器件层；

进一步的，第一电气连接结构设于第一化合物发光层的侧向，第二电气连接结构设于第一化合物发光层及第二化合物发光层的侧向；第一共阴极部分设于第一化合物半导体层一侧且与第一化合物半导体层连接；第二共阴极部分设于第二化合物半导体层一侧且与第二化合物半导体层连接；本申请中的电气连接结构及共阴极均位于相应化合物半导体层的侧向，可避免造成对出光面的遮挡。

附图说明

图1～4是背景技术中涉及的分立器件的结构示意图；

图5是实施例1中像素级分立器件的俯视图；

图6是图5中像素级分立器件(包括两层器件层)的A-A方向的剖视图；

图7是图5中像素级分立器件(包括三层器件层)的A-A方向的剖视图；

图8是图5中像素级分立器件(包括三层器件层)的B-B方向的剖视图；

图9是实施例1中背板及至少一个焊盘的俯视图；

图10是图9中B-B方向的剖视图(实心焊盘)；

图11是图9中B-B方向的剖视图(空心焊盘)；

图12是实施例2中像素级分立器件(包括两层器件层)的A-A方向的剖视图；

图13是实施例2中像素级分立器件(包括两层器件层)的B-B方向的剖视图；

图14是实施例2中像素级分立器件(包括三层器件层)的B-B方向的剖视图；

图15是实施例2中像素级分立器件(包括三层器件层)的B-B方向的剖视图。

附图标记：

100-像素级分立器件，10-背板，20-器件主体，21-第一器件层，211-第一键合层，212-第一化合物发光层，2121-第一P型欧姆接触层，2122-第一化合物半导体层，213-第一绝缘包裹层，214-第一电气连接结构，22-第二器件层，221-第二键合层，222-第二化合物发光层，2221-第二P型欧姆接触层，2222-第二化合物半导体层，223-第二绝缘包裹层，224-第二电气连接结构，23-第三器件层，30-共阴极，31-第一共阴极部分，32-第二共阴极部分，33-第三共阴极部分，41-阴极焊盘，411-第一连接部，412-针刺部，42-第一阳极焊盘，43-第二阳极焊盘，44-第三阳极焊盘，50-自支撑结构，51-包覆部，52-固定部，53-第二连接部。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

实施例1

如图5～8所示，本实施例提供一种像素级分立器件100，该像素级分立器件100包括背板10、至少两个焊盘、器件主体20、共阴极30。其中，至少两个焊盘具体包括N个阳极焊盘及一个阴极焊盘41，部分阳极焊盘及部分阴极焊盘41分别嵌设于背板10中，N≥1。器件主体20包括第一器件层21及第二器件层22，第一器件层21设于背板10嵌设有至少两个焊盘的一侧，且第一器件层21与相应的阳极焊盘连接。第二器件层22设于第一器件层21远离背板10的一侧表面，第二器件层22与相应的阳极焊盘连接。为了便于描述，与第一器件层21连接的阳极焊盘记做第一阳极焊盘42，与第一器件层21连接的阳极焊盘记做第二阳极焊盘43。共阴极30分别与第一器件层21、第二器件层22及阴极焊盘41连接。

具体地，背板10的材质为硅、PCB、蓝宝石或玻璃等无源衬底中的一种，也可以采用完成单像素电路控制开关的SOI CMOS衬底，本实施例以硅作为背板为例作进一步具体描述。

需要说明的是，焊盘用于与下游封装产品预设的电气连接接口相匹配，故本实施例对焊盘结构并不限制，且为了简化结构并降低工艺难度，优选所有焊盘结构相同。焊盘可以是实心结构或者空心结构，如图9～11所示。

具体的，以阴极焊盘41为例，如图10、11所示，其包括相互连接的第一连接部411及针刺部412，其中的第一连接部411设于背板10外且与器件主体20连接，针刺部412嵌设于背板10中。针刺部412可以为椎体结构、台阶型结构、圆柱体结构、长方体结构等。以及，焊盘可以采用金、钛、钨、铝、铂的一种或多种的合金或叠层。

对应于上述N个阳极焊盘及一个阴极焊盘41，背板10开设有相应的至少两个凹槽，且背板10开设的凹槽结构与相应焊盘结构匹配。

继续参照图6、7所示，第一器件层21包括第一键合层211、第一化合物发光层212、第一绝缘包裹层213及第一电气连接结构214。其中，第一键合层211贴设于背板10上，第一化合物发光层212贴设于第一键合层211远离背板10的一侧表面，第一绝缘包裹层213包裹第一键合层211及第一化合物发光层212，第一电气连接结构214设于第一化合物发光层212的侧向。

第一键合层211的材质可以为绝缘材料或导电材料。作为优选，本实施例中的第一键合层211采用透明绝缘材料制成，如SiO₂、氧化钛、Si₃N₄、Al₂O₃、AlN等介电质材料的单层或叠对，或者SU8、BCB等有机材料。第一化合物发光层212包括朝向第一键合层211所在一侧设置的第一P型欧姆接触层2121及第一化合物半导体层2122，且第一化合物半导体层2122的面积大于第一P型欧姆接触层2121的面积。第一电气连接结构214依次穿过第一P型欧姆接触层2121及第一键合层211并与相应的第一阳极焊盘42连接。其中，第一P型欧姆接触层2121是化合物半导体通过Ni/Au合金通过高温退火完成欧姆接触形成的。作为优选，第一P型欧姆接触层2121的面积大于第一化合物发光层212的面积。

与第一器件层21相似的，第二器件层22包括第二键合层221、第二化合物发光层222、第二绝缘包裹层223及第二电气连接结构224。其中，第二键合层221贴设于第一绝缘包裹层312上；第二化合物发光层222贴设于第二键合层221远离第一器件层21的一侧表面；第二绝缘包裹层223包裹第二键合层221及第二化合物发光层222。第二电气连接结构224设于第一化合物发光层212及第二化合物发光层222的侧向。

同样作为优选，第二键合层221采用绝缘材料氮化硅制成。在此基础上，第二化合物发光层222包括朝向第二键合层221所在一侧设置的第二P型欧姆接触层2221及第二化合物半导体层2222，且第二化合物半导体层2122的面积大于第二P型欧姆接触层2121的面积。第二电气连接结构224依次穿过第二P型欧姆接触层2221、第二键合层221、第一绝缘包裹层213、第一P型欧姆接触层2121及第一键合层211并与相应的第二阳极焊盘43连接。

需要说明的是，当第一化合物半导体层2122、第二化合物半导体层2222的材质相同时，两者与同一阳极焊盘连接，及第一阳极焊盘42与第二阳极焊盘43实际为同一焊盘。进一步的，第一电气连接结构214与第二电气连接结构224相连以简化架构。该结构下，像素分立器件100通过布置相同的器件层，实现垂直方向的冗余结构，可以实现性能增强以及作为冗余进行像素良率保障。当第一化合物半导体层2122、第二化合物半导体层2222的材质不同时，第一阳极焊盘42与第二阳极焊盘43则为独立的两个焊盘。因此，阳极焊盘的数量N即为器件层数量N。该结构下，像素分立器件100可实现全彩显示，从而实现水平方向上像素尺寸的压缩，避免像素密度损失。为了便于描述，本实施例以后者为例。

从第二器件层22及开始往后的每一器件层，其键合层中可以引入光筛、光增强结构，该结构需对前一层的化合物半导体层进行匹配，保证前一层化合物半导体发出光的波长能够透过，同时也可以可对前一层化合物的光进行筛选，选取特定波段的光透过，以及可以当前层的键合材料可以对其本身或后一层有光学增强功能，如偏振、反射等。

以及，如图7、8所示，共阴极穿30设于第一绝缘包裹层213及第二绝缘包裹层223中并与阴极焊盘41连接。共阴极30包括第一共阴极部分31、与第一共阴极部分31连接的第二共阴极部分32，第一共阴极部分31与阴极焊盘41连接。第一共阴极部分31设于第一化合物半导体层2122一侧且与第一化合物半导体层连接2122；第二共阴极部分32设于第二化合物半导体层2222一侧且与第二化合物半导体层2222连接。因此，本实施例中的电气连接结构及共阴极均位于相应化合物半导体层的侧向，可避免造成对出光面的遮挡。

当然，本实施例对器件层的数量不做限制，如图8、9所示，在第一器件层21、第二器件层22的基础上，还能根据下游产品的需要设置第三器件层23，甚至第四器件层或更多。示例性的，当器件主体20还包括第三器件层23，第三器件层23设于第二器件层22远离第二器件层21的一侧表面，第三器件层23与相应的阳极焊盘连接，相应的阳极焊盘为第三阳极焊盘44。

进一步，为了便于固定及取用，该像素级分立器件100还包括自支撑结构50。该自支撑结构50包覆器件主体及部分背板10，形成栓绳结构将器件主体20与背板10固定连接。具体的，自支撑结构50包括依次连接的包覆部51及固定部52，其中，包覆部51包覆器件主体20，固定部52覆设于基板10上。并且，器件主体20与背板10分离设置，且至少两个焊盘与背板10分离设置。该分离设置可通过制作过程中预先在背板和至少两个焊盘之间设置牺牲层，在完成器件堆叠后并形成自支撑结构50之后通过刻蚀等方法除去该牺牲层实现。因此，该像素级分立器件100在转移时只需通过外力使包覆部51与固定部52断裂即可，取用便捷，并且该结构下背板可循环使用，从而降低成本。

需要说明的是，自支撑结构5覆设于背板10上的部分，其与背板10完全贴合，且边缘相较于背板10相应边缘为齐平(如图5～7)、超出或内缩状态均可，本实施例对此不作限制。

对应于上述的像素级分立器件，本实施例还提供一种像素分立器件的制作方法，包括如下步骤：

S1、在预先准备的背板上构造部分嵌设于其内的至少两个焊盘，至少两个焊盘包括N个阳极焊盘及一个阴极焊盘，N≥1；

在上述步骤S1之前，还包括：

S0、在预先准备的背板上刻蚀形成与至少两个焊盘对应的至少两个空腔；在开设有至少两个空腔的所述背板上镀牺牲层，本实施例中背板采用硅板。

具体的，牺牲层氮氧化硅膜，通过在背板表面通过镀膜、热氧化、湿氧化等形成。

本实施例中的焊盘采用金属焊盘，可以为金、钛、钨、铝、铂的一种或几种的合金或者叠层,制备的方式包括热蒸发、溅射、电镀或者化镀等，并且焊盘可以是实心的，也可以是空心的。

S2、在插设有至少两个焊盘的背板一侧沿远离背板的方向依次堆叠构造第一器件层、第二器件层以形成器件主体，第一器件层、第二器件层分别与相应的阳极焊盘连接，且第一器件层、第二器件层均通过形成的共阴极与阴极焊盘连接。

其中，在插设有至少两个焊盘的背板一侧堆叠构造第一器件层，具体包括：

S21、在插设有至少两个焊盘的背板一侧表面整面镀绝缘材料，在第一化合物半导体表面预先制作的第一P型欧姆接触层表面镀整面绝缘材料；

S22、通过背板与第一化合物半导体的绝缘材料键合形成第一键合层；故本实施例采用的键合材料为绝缘材料，具体为氮化硅等。

S23、将第一化合物半导体的衬底去除及外延减薄露出第一化合物半导体的氮接触层以形成第一化合物半导体层。

当然，在步骤S23之前，该制作方法还包括预先准备第一化合物半导体，当然，本实施例对于第一化合物半导体的类型不做限制，但是化合物半导体类型与衬底需要相对应。

示例性的，若衬底为N-GaAs，红光为AlGaInP体系，结构如下表1所示：

表1

Layer name	Material
		P contact	P-GaAs
MQW	AlGaInP
		N contact	N-AlGaInP
Etch Stop	N-AlGaInP
		Substrate	N-GaAs

若是InGaN体系，结构图可以如下表2或表3所示，并且这两种同时可以作为蓝光、绿光等波长化合物结构。

表2

Layer name	Material
		P contact	P-GaAs
MQW	InGaN&GaN
		N contact	GaN
Etch Stop	AlN&GaN
		Substrate	Si

表3

Layer name	Material
		P contact	P-GaN
MQW	InGaN&GaN
		N contact	GaN
Etch Stop	InGaN
		Substrate	GaN

作为优选，当第一化合物半导体层为红光化合物，第二化合物半导体层为绿光化合物，该第二化合物半导体层与第二键合层中引入红光光筛(Color filter)，该光筛仅允许特定波长区间的红光透过，避免厚层短波波长化合物发光时对红光的光致发光激发。

S24、对第一化合物半导体层进行图形化刻蚀至第一P型欧姆接触层。即，刻蚀后的第一化合物半导体层的面积小于第一P型欧姆接触层，且第一P型欧姆接触层超出部分用于后续电气通道的构造。

S25、对第一化合物半导体层进行整面包裹钝化形成第一包裹钝化层；第一包裹钝化层可以是氧化硅、氮化硅、氧化铝等无机介电质材料或者SU8、聚酰亚胺等有机介电质材料等，本实施例对此不做限制。

S26、对第一包裹钝化层进行图形化刻蚀形成相应的第一电气连接通道及第一部分阴极电气连接通道；

S27、采用金属镀膜分别形成第一电气连接结构及第一阴极部分，第一电气连接结构一端穿过第一P型欧姆接触层与相应的阳极焊盘连接，第一阴极部分一端与第一化合物半导体连接，另一端穿过第一P型欧姆接触层与阴极焊盘连接。

在完成第一器件层的构造后，以相类似的方法激素构造第二器件层，设置第三器件层等。

作为优选，在完成上述步骤S2以形成器件主体之后，该制作方法还包括：

在器件主体表面镀设介电材料并延伸至部分背板表面形成自支撑结构；作为优选，介电材料为氧化硅、光刻胶等。

具体的，首先对牺牲层进行图形化刻蚀以将位于基板一侧的部分牺牲层去除，裸露部分背板；然后在器件主体表面及裸露的背板处镀介电材料形成自支撑结构；最后，在未镀设有介电材料的背板的一侧表面对牺牲层进行刻蚀以使至少两个焊盘与背板分离。牺牲层与背板的刻蚀速率之比大于10:1，且牺牲层与自支撑结构的刻蚀速率之比大于10:1。

需要说明的是，在完成介电材料镀膜厚后，至少部分背板与器件主体之间具有牺牲层，在该位置相像素分立器内部进行刻蚀以进行牺牲层整面的刻蚀，在至少两个焊盘与背板之间形成缝隙层而使两者分离。该缝隙层的厚度由牺牲层厚度决定。具体的，牺牲层厚度为100nm～1000nm，优选为300～500nm。

综上，本实施例通过在背板上设置至少两层垂直堆叠的器件层的方式实现水平方向上像素尺寸的压缩，避免了像素密度的损失，并减小了像素的布置数量，减小了巨量转移时的芯片转移数量从而提高精度及良率；

以及，本申请中的器件主体中垂直堆叠的各器件层采用共阴极，以减小像素分立器件中阴极的面积占比，提高发光区域面积占比，减小尺寸效应影响，同时可提高垂直方向上器件层的堆叠数量或形成冗余电路；

以及，本申请的像素分立器件是基于至少两个焊盘与外部电路连接的，在将该分立器件封装至目标背板进行电气连接时可规避共晶等金属焊接以避免对分立器件自身造成性能影响并简化工艺；

以及，该像素分立器件通过设置自支撑结构实现器件主体与背板分离设置下的结构稳定性及后期使用时取用的便捷性，更重要的是，该结构下背板可循环使用，从而降低成本；

以及，本实施例中的电气连接结构及共阴极均位于相应化合物半导体层的侧向，可避免造成对出光面的遮挡。

实施例2

如图12～15所示，本实施例进一步提供一种像素级分立器件200及其制作方法。该像素级分立器件200与实施例1中的像素级分立器件100的结构及制作方法基本相同，区别仅在于自支撑结构50。

具体的，本实施例中的自支撑结构50包括包覆器件主体20的包覆部51、覆设于基板10上的固定部52、一端与包覆部51连接且另一端与固定部52连接的第二连接部53，第二连接部53与基板10分离设置。作为优选，第二连接部53设于固定部52上方，且第二连接部53与固定部52形成自上而下延伸的阶梯结构。相较于实施例1，本实施例中的自支撑结构50通过增设第二连接部53，从而在保证自支撑结构50对器件层20的固定作用的基础上，提高转移时在外力作用下包覆部51与固定部52断裂时的操作便捷性，更重要的是，断裂位置位于第二连接部53而非包覆部51或固定部52，避免破坏基板10或器件层20。

作为优选，如图14、15所示，在器件主体20与基板10之间未设置固定部52及第二连接部53的部分，本实施例中的自支撑结构50还包括与包覆部51成角度连接的延伸结构。延伸结构的设置，可避免刻蚀过程中偏移太大露出需要保护的器件主体30侧壁。

进一步，本实施例在制作该像素级分立器件200时，相较于实施例1的改进在于：在器件主体表面镀设介电材料并延伸至部分背板表面形成自支撑结构步骤。

具体的，在形成器件主体之后，首先对牺牲层进行图形化刻蚀以将至少一侧距离器件主体预设距离之外的牺牲层去除，裸露部分基板；然后在器件主体表面、牺牲层表面及一侧裸露的背板表面镀设介电材料形成自支撑结构；最后对未镀设有介电材料的一侧牺牲层进行刻蚀以使至少两个焊盘与背板分离。

上述所有可选技术方案，可以采用任意结合形成本申请的可选实施例，即可将任意多个实施例进行组合，从而获得应对不同应用场景的需求，均在本申请的保护范围内，在此不再一一赘述。

需要说明的是，以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (14)

1.一种像素级分立器件，其特征在于，所述像素级分立器件包括：

背板；

至少两个焊盘，包括N个阳极焊盘及一个阴极焊盘，部分所述阳极焊盘及部分所述阴极焊盘分别嵌设于所述背板中，N≥1；

器件主体，所述器件主体包括第一器件层及第二器件层；所述第一器件层设于所述背板嵌设有所述至少两个焊盘的一侧，且所述第一器件层与相应的阳极焊盘连接；所述第二器件层设于所述第一器件层远离所述背板的一侧表面，所述第二器件层与相应的阳极焊盘连接；

共阴极，所述共阴极分别与所述第一器件层、第二器件层及所述阴极焊盘连接；

所述第一器件层包括第一键合层、第一化合物发光层、第一绝缘包裹层及第一电气连接结构；所述第一键合层贴设于所述背板上；所述第一化合物发光层贴设于所述第一键合层远离所述背板的一侧表面；所述第一绝缘包裹层包裹所述第一键合层及所述第一化合物发光层；所述第一电气连接结构设于所述第一化合物发光层的侧向；

所述第一键合层采用绝缘材料制成；

所述第一化合物发光层包括朝向所述第一键合层所在一侧设置的第一P型欧姆接触层、与所述第一P型欧姆接触层贴合设置的第一化合物半导体层，所述第一P型欧姆接触层的面积大于所述第一化合物半导体层的面积；

所述第一电气连接结构依次穿过所述第一P型欧姆接触层及所述第一键合层并与相应的阳极焊盘连接。

2.如权利要求1所述的像素级分立器件，其特征在于，所述器件主体与所述背板分离设置，且所述至少两个焊盘与所述背板分离设置；

所述像素级分立器件还包括自支撑结构，所述自支撑结构包覆所述器件主体及部分所述背板。

3.如权利要求2所述的像素级分立器件，其特征在于，所述自支撑结构包括依次连接的包覆部及固定部，所述包覆部包覆所述器件主体，所述固定部覆设于所述基板上。

4.如权利要求2所述的像素级分立器件，其特征在于，所述自支撑结构包括依次连接的包覆部、第二连接部及固定部，所述包覆部包覆所述器件主体，所述固定部覆设于所述基板上，所述第二连接部与所述基板分离设置。

5.如权利要求1所述的像素级分立器件，其特征在于，所述第二器件层包括第二键合层、第二化合物发光层、第二绝缘包裹层及第二电气连接结构；

所述第二键合层贴设于所述第一绝缘包裹层上；

所述第二化合物发光层贴设于所述第二键合层远离所述第一器件层的一侧表面；

所述第二绝缘包裹层包裹所述第二键合层及所述第二化合物发光层；

所述第二电气连接结构设于所述第一化合物发光层及所述第二化合物发光层的侧向。

6.如权利要求5所述的像素级分立器件，其特征在于，所述第二键合层采用绝缘材料制成；

所述第二化合物发光层包括朝向所述第二键合层所在一侧设置的第二P型欧姆接触层、与所述第二P型欧姆接触层贴合设置的第二化合物半导体层，所述第二P型欧姆接触层的面积大于所述第二化合物半导体层的面积；

所述第二电气连接结构依次穿过所述第二P型欧姆接触层、所述第二键合层、所述第一绝缘包裹层、所述第一P型欧姆接触层及所述第一键合层并与相应的阳极焊盘连接。

7.如权利要求5所述的像素级分立器件，其特征在于，所述共阴极穿设于所述第一绝缘包裹层及所述第二绝缘包裹层中，所述共阴极包括第一共阴极部分、与所述第一共阴极部分连接的第二共阴极部分，所述第一共阴极部分与所述阴极焊盘连接；

所述第一共阴极部分设于所述第一化合物半导体层一侧且与所述第一化合物半导体层连接；所述第二共阴极部分设于所述第二化合物半导体层一侧且与所述第二化合物半导体层连接。

8.如权利要求6所述的像素级分立器件，其特征在于，所述第一化合物半导体层与所述第二化合物半导体层的材质相同或不同。

9.如权利要求1～8任意一项所述的像素级分立器件，其特征在于，所述器件主体还包括第三器件层，所述第三器件层设于所述第二器件层远离所述第一器件层的一侧表面，所述第三器件层与相应的阳极焊盘连接。

10.如权利要求1所述的像素级分立器件，其特征在于，所述背板的材质为硅、PCB、蓝宝石或玻璃中的一种。

11.一种如权利要求1～10任意一项所述像素级分立器件的制作方法，其特征在于，所述制作方法包括：

在预先准备的背板上构造部分嵌设于其内的至少两个焊盘，所述至少两个焊盘包括N个阳极焊盘及一个阴极焊盘，N≥1；

在插设有所述至少两个焊盘的背板一侧沿远离所述背板的方向依次堆叠构造第一器件层、第二器件层以形成器件主体，所述第一器件层、所述第二器件层分别与相应的阳极焊盘连接，且所述第一器件层、所述第二器件层均通过形成的共阴极与所述阴极焊盘连接；

所述在插设有所述至少两个焊盘的背板一侧沿远离所述背板的方向依次堆叠构造第一器件层包括：

在插设有所述至少两个焊盘的背板一侧表面整面镀绝缘材料，在第一化合物半导体表面预先制作的第一P型欧姆接触层表面镀整面绝缘材料；

通过所述背板与所述第一化合物半导体的绝缘材料键合第一化合物半导体的绝缘材料键合形成第一键合层；

将所述第一化合物半导体的衬底去除及外延减薄露出所述第一化合物半导体的氮接触层以形成第一化合物半导体层；

对所述第一化合物半导体层进行图形化刻蚀至所述第一P型欧姆接触层；

对所述第一化合物半导体层进行整面包裹钝化形成第一绝缘包裹层；

对所述第一绝缘包裹层进行图形化刻蚀形成相应的第一电气连接通道；

采用金属镀膜形成第一电气连接结构；

所述第一电气连接结构一端穿过所述第一P型欧姆接触层与相应的阳极焊盘连接。

12.如权利要求11所述的制作方法，其特征在于，所述在预先准备的背板上插设至少两个焊盘之前，所述方法还包括：

在预先准备的背板上刻蚀形成与至少两个焊盘对应的至少两个空腔；

在开设有至少两个空腔的所述背板上镀牺牲层。

13.如权利要求11所述的制作方法，其特征在于，所述在插设有所述至少两个焊盘的背板一侧沿远离所述背板的方向依次堆叠第一器件层、第二器件层以形成器件主体之后，所述方法还包括：

在所述器件主体表面镀设介电材料并延伸至部分所述背板表面形成自支撑结构；

在未镀设有所述介电材料的背板的一侧表面对所述牺牲层进行刻蚀以使所述至少两个焊盘与所述背板分离；所述牺牲层与所述背板的刻蚀速率之比大于10:1，且所述牺牲层与所述自支撑结构的刻蚀速率之比大于10:1。

14.如权利要求11所述的制作方法，其特征在于，在插设有所述至少两个焊盘的背板一侧堆叠构造第一器件层，还包括：

对所述第一包裹钝化层进行图形化刻蚀形成相应的第一电气连接通道的同时，形成第一部分阴极电气连接通道；

采用金属镀膜形成第一电气连接结构的同时，形成第一阴极部分，所述第一阴极部分一端与所述第一化合物半导体连接，另一端穿过所述第一P型欧姆接触层与所述阴极焊盘连接。

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