CN115083494A

CN115083494A - 半导体装置

Info

Publication number: CN115083494A
Application number: CN202210523296.XA
Authority: CN
Inventors: 苏信文; 林士豪; 林祐宽; 洪连嵘; 王屏薇
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-05-13
Filing date: 2022-05-13
Publication date: 2022-09-20
Also published as: US20220367488A1; TW202245187A; US20230371248A1; US11792977B2

Abstract

半导体装置包括在有源区上方的编程字元线和读取字元线。编程字元线和读取字元线中的每一者沿着线方向延伸。此外，编程字元线接合第一晶体管通道，并且读取字元线接合第二晶体管通道。半导体装置还包括在编程字元线上方并且电性连接至编程字元线的第一金属线和在读取字元线上方并且电性连接至读取字元线的第二金属线。半导体装置还包括在第一有源区上方并且电性连接至第一有源区的位元线。此外，编程字元线沿着垂直于线方向的通道方向具有第一宽度；读取字元线沿着通道方向具有第二宽度；以及第一宽度小于第二宽度。

Description

半导体装置

技术领域

本公开涉及一种半导体装置，尤其涉及编程字元线的栅极长度小于读取字元线的栅极长度的半导体装置。

背景技术

在半导体存储器装置中，非易失性存储器(non-volatile memory；NVM)装置可以用于储存数据，即使关闭(turn off)存储器装置的电源。在各种示例中，NVM装置可以包括只读存储器(read only memory；ROM)、磁性存储器、光学存储器或快闪存储器，以及其他类型的NVM装置。不同类型的NVM装置可以被编程一次、几次或多次。一次编程后无法重新写入的NVM装置称为一次性可编程(one-time programmable；OTP)NVM装置。OTP NVM装置通常用于嵌入式NVM应用，因为它们与现有工艺、可微缩性(scalability)、可靠性和安全性相容。根据目标应用、装置要求或工艺要求，OTP NVM装置可以使用浮置栅极、电子熔丝(e-fuse)或反熔丝(antifuse)技术实现。

管用于实现OTP NVM装置的技术如何，单元电流(Icell)在NVM装置操作中都起着重要作用。举例来说，降级(degraded)的单元电流可能导致设备故障(例如：读取故障)。此外，已知编程字元线(program word line；WLP)电压与单元电流相关。在一些示例中，增加的栅极电阻可能导致不期望的寄生电压降，导致给定存储器单元的降级WLP电压，这可能导致降级单元电流和装置故障。

因此，现有技术并非在各个方面都令人满意。

发明内容

本公开提供一种半导体装置。半导体装置包括编程字元线和读取字元线、第一金属线、第二金属线、以及位元线。编程字元线和读取字元线在有源区上方，编程字元线和读取字元线各自沿着线方向延伸，编程字元线接合第一晶体管通道，并且读取字元线接合第二晶体管通道。第一金属线在编程字元线上方，并且电性连接至编程字元线。第二金属线在读取字元线上方，并且电性连接至读取字元线。位元线在有源区上方，并且电性连接至有源区。编程字元线具有沿着垂直于线方向的通道方向的第一宽度，读取字元线具有沿着通道方向的第二宽度。第一宽度小于第二宽度。

本公开提供一种半导体装置。半导体装置包括基板、第一栅极结构和第二栅极结构、以及位元线。第一栅极结构和第二栅极结构在基板的有源区上方，并且彼此平行且相邻地延伸。第一栅极结构接合基板上的第一源极/漏极特征和第二源极/漏极特征之间的第一通道，并且第二栅极结构接合第二源极/漏极特征和第三源极/漏极特征之间的第二通道。位元线电性连接至第三源极/漏极特征。第一栅极结构在第一源极/漏极特征和第二源极/漏极特征之间具有沿着第一方向的第一栅极长度，第二栅极结构沿着第一方向具有第二栅极长度，并且第一栅极长度小于第二栅极长度。

本公开提供一种半导体装置的制造方法。半导体装置的制造方法包括接收工件。工件具有第一栅极结构和第二栅极结构。第一栅极结构夹设在第一源极/漏极特征和第二源极/漏极特征之间。第二栅极结构夹设在第二源极/漏极特征和第三源极/漏极特征之间。第一栅极结构包括第一冗余栅极和在第一冗余栅极的多个侧壁表面上的第一栅极间隔物。第二栅极结构包括第二冗余栅极和在第二冗余栅极的多个侧壁表面上的第二栅极间隔物。半导体装置的制造方法还包括移除第一冗余栅极和第二冗余栅极，以个别形成第一栅极沟槽和第二栅极沟槽；使第一栅极间隔物沿着第一方向凹陷第一量，并且使第二栅极间隔物沿着第一方向凹陷第二量，第一量小于第二量；在第一栅极沟槽和第二栅极沟槽中形成栅极介电层；在第一栅极沟槽中形成第一栅极电极；以及在第二栅极沟槽中形成第二栅极电极。

附图说明

本公开实施例可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。

图1是根据本公开的一些实施例的半导体存储器结构的一部分的布局图。

图2A和图2B是根据本公开的各个方面的制造半导体存储器结构的方法的流程图。

图3、图4、图5、图6、图7、图8、图9、图10、以及图11是根据本公开的各个方面的本公开的半导体存储器结构的一部分在各个工艺站点的示意性剖面图。

图12是根据本公开的一些实施例的半导体存储器结构的一部分的布局图。

附图标记如下：

100:半导体存储器结构

101:部分

102:半导体基板

104:有源区

104-1:金属线

104-2:金属线、位元线

104-3:金属线

104-4:金属线、位元线

104-5:金属线

104-6:金属线、位元线

104-7:金属线

108:栅极结构

110:栅极结构

112:栅极结构

114:栅极结构

116:栅极结构

118:栅极结构

120:栅极结构

122:栅极结构

140:导电通孔

142:导电通孔

144:导电通孔

156:导电通孔

158:导电通孔

160:导电通孔

162:导电通孔

190:切割金属区

334A:宽度、栅极长度

334B:宽度、栅极长度

WLP0:第一编程字元线

WLP1:第二编程字元线

WLR0:第一读取字元线

WLR1:第二读取字元线

W1:宽度

W2:宽度

W3:宽度

S1:间距

T1:晶体管

T2:晶体管

T3:晶体管

T4:晶体管

20:方法

22-34:操作

26A:方法

26A-1:操作

26A-2:操作

26A-3:操作

26A-4:操作

26B:方法

26B-1:操作

26B-2:操作

200:半导体工件

201:部分

201A:编程字元线区

201B:读取字元线区

202:基板

204:有源区

206:外延特征

208A:晶体管通道

208B:晶体管通道

210:层间介电层

212:栅极结构

214:栅极结构

216A:栅极间隔物

216B:栅极间隔物

218A:栅极间隔物

218B:栅极间隔物

223A:栅极堆叠

223B:栅极堆叠

314A:宽度尺寸、宽度

314B:宽度尺寸、宽度

402A:宽度

402B:宽度

225A:栅极沟槽

225B:栅极沟槽

502:蚀刻操作

220:掩模元件

226B:栅极沟槽

324B:宽度尺寸、宽度

412B:宽度

504:蚀刻操作

414A:宽度

414B:宽度

227A:栅极沟槽

227B:栅极沟槽

334A:宽度尺寸、宽度

334B:宽度尺寸、宽度

230:图案化掩模元件

334A’:宽度

334B’:宽度

506:蚀刻操作

Δ2’:差值

Δ4’:差值

229A:金属栅极堆叠

229B:金属栅极堆叠

224:栅极介电层

256:通孔特征

260:通孔特征

204-1:金属线

204-3:金属线

216:栅极结构

218:栅极结构

具体实施方式

本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开书叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征部件与另一个(些)元件或特征部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。

在半导体存储器装置中，非易失性存储器(NVM)装置可以用于储存数据，即使关闭(turn off)存储器装置的电源。NVM装置可以包括只读存储器(ROM)、磁性存储器、光学存储器或快闪存储器，其中各种类型的NVM装置可以被编程一次、几次或多次。一次编程后无法重新写入的NVM装置称为一次性可编程(OTP)NVM装置。OTP NVM装置通常用于嵌入式NVM应用，因为它们与现有工艺、可微缩性(scalability)、可靠性和安全性相容。根据目标应用、装置要求或工艺要求，OTP NVM装置可以使用浮置栅极、电子熔丝(e-fuse)或反熔丝(antifuse)技术实现。

在各种示例中，到个别NVM装置的电性连接可以在后段(back-end-of-line；BEOL)制造工艺期间形成。在BEOL工艺中，形成导电金属互连层(例如：铜)的网络以连接半导体集成电路(integrated circuit；IC)的各种部件。导电金属互连层的网络形成在可包括低K介电材料的层间介电(interlayer dielectric；ILD)材料内。ILD材料在给定的互连层内和互连层的相邻层级(level)之间将相邻的金属互连层彼此电性隔离。举例来说，镶嵌工艺(例如单镶嵌工艺和双镶嵌工艺)通常用于制造多层级互连结构。在镶嵌工艺中，沟槽和通孔形成在ILD层内并且穿过ILD层，并且用导电材料(例如：铜或铜基合金)填充，以在相邻互连层之间形成金属化线和垂直导电路径(通孔)。

图1提供了半导体存储器结构100的部分101的布局图。在一些实施例中，部分101可以是半导体存储器结构100的存储器单元。在一些实施例中，半导体存储器结构100可以包括存储器单元的阵列，每一个存储器单元与部分101相似或不同。部分101显示了有源区104、形成在有源区104上的栅极结构108、110、112、114、116、118、120、122，以及金属线104-1、104-2、104-3、104-4、104-5、104-6、104-7、以及与有源区104相关的编程字元线节点(WLP0、WLP1)和读取字元线节点(WLR0、WLR1)。在所示的实施例中，金属线104-1、104-2、104-3、104-4、104-5、104-6、104-7形成在相同的导电/互连层内(例如：在第零金属(metal-0；M0)互连层内)。图1还显示了切割金属区190。在一些示例中，切割金属区190包括用于电性隔离接触相邻有源区的源极/漏极区的金属层的介电区。

在一些实施例中，半导体存储器结构的部分101形成在可以包括硅基板的半导体基板102上，并且可以包括各种层(包括形成在硅基板上的导电层或绝缘层)。半导体基板102可以根据本技术领域中技术人员的设计要求包括各种掺杂配置。半导体基板102还可以包括其他半导体，例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或钻石。或者，半导体基板102可以包括化合物半导体及/或合金半导体。此外，在一些实施例中，半导体基板102可以包括外延层(epi-layer)，可以使半导体基板102应变(strain)以提高效能，半导体基板102可以包括绝缘体上硅(silicon-on-insulator；SOI)结构，及/或半导体基板102可以具有其他合适增强特征(enhancement feature)。

在一些情况下，有源区104可以包括鳍片结构，用于形成鳍式场效晶体管(finfield-effect transistor；FinFET)。在一些示例中，有源区104还可以包括掺杂区，例如掺杂半导体区，在其内可以形成晶体管源极/漏极区。在一些情况下，可以使用离子注入工艺将掺杂物种类(dopant species)引入到有源区104内的半导体基板102中。在所示的实施例中，有源区104具有被配置以容纳多个金属线的宽度“W1”，从而降低位元线电阻。举例来说，在一些实施例中，宽度“W1”为约60nm至约150nm。或者，有源区104可以被配置以仅容纳一个金属线，从而降低复杂性和制造成本。举例来说，在一些实施例中，宽度“W1”为约50nm至约70nm。

在各种示例中，可以在半导体基板102上形成隔离区(例如浅沟槽隔离(shallowtrench isolation；STI)区)以将相邻装置(例如晶体管、NVM装置等)彼此隔离。这种隔离区可以由氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低k电介质、其组合及/或本技术领域中技术人员已知的其他合适材料组成。在一个实施例中，通过在基板中蚀刻沟槽来形成隔离区。接着可以用隔离材料填充沟槽，然后进行化学机械研磨(chemical mechanical polishing；CMP)工艺。然而，其他实施例是可能的。在一些实施例中，隔离区可以包括多层结构，例如具有一或多个衬垫层。

如所示，至少一些栅极结构形成在有源区104上方。举例来说，晶体管的阵列可以形成在栅极结构和有源区104的交错处(例如：图1所示的晶体管T1、T2、T3和T4)，其中晶体管的阵列可以形成NVM存储器阵列。栅极结构可以用作存储器阵列的字元线。在一些实施例中，栅极结构108、110、112、114、116、118、120、122可以包括栅极电介质和设置在栅极电介质上的栅极电极。在一些实施例中，栅极电介质可以包括界面层，例如氧化硅层(SiO₂)或氮氧化硅(SiON)。在一些示例中，栅极电介质包括高k介电层，例如氧化铪(HfO₂)。替代地，高k介电层可以包括其他高k电介质，例如二氧化钛(TiO₂)、氧化铪锆(HfZrO)、三氧化二钽(Ta₂O₃)、硅酸铪(HfSiO₄)、二氧化锆(ZrO₂)、二氧化锆硅(ZrSiO₂)、一氧化镧(LaO)、一氧化铝(AlO)、一氧化锆(ZrO)、一氧化钛(TiO)、五氧化二钽(Ta₂O₅)、氧化钇(Y₂O₃)、钛酸锶(SrTiO₃(STO))、钛酸钡(BaTiO₃(BTO))、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氧化铪镧(HfLaO)、硅氧化铪(HfSiO)、硅氧化镧(LaSiO)、硅氧化铝(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、钛酸锶钡((Ba，Sr)TiO₃(BST))、氧化铝(Al₂O₃)、氮化硅(Si₃N₄)、氮氧化物(SiON)、其组合或其他合适材料。在其他实施例中，栅极电介质可以包括二氧化硅或其他合适电介质。在各种实施例中，栅极电极包括导电层，例如钨(W)、钛(Ti)、氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、铼(Re)、铱(Ir)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、钴(Co)、硅化钴(CoSi)、镍(Ni)、硅化镍(NiSi)、其他合适组合物或其组合。在一些实施例中，栅极电极可以替代地或额外地包括多晶硅层。在一些实施例中，侧壁间隔物形成在栅极结构的侧壁上。这种侧壁间隔物可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合。

半导体存储器结构的部分101还包括金属线。在所示的实施例中，金属线104-1、104-2、104-3、104-4、104-5、104-6、104-7被配置用于有源区104。替代地，可以为有源区104配置更多或更少的金属线。在所示的实施例中，金属线形成在相同的导电/互连层内，例如第零金属(metal-0；M0)互连层。替代地，可以在不同的互连层中形成一或多个金属线。金属线104-1、104-2、104-3、104-4、104-5、104-6、104-7可以包括铜、铝或其他合适金属或金属合金。

如图1所示，金属线104-3可以通过导电通孔156电性连接至下方的栅极结构112以提供第一编程字元线(WLP0)节点，并且金属线104-5可以通过导电通孔158电性连接至下方的栅极结构118以提供第二编程字元线(WLP1)节点。此外，金属线104-1可以通过导电通孔160电性连接至下方的栅极结构114以提供第一读取字元线(WLR0)节点，并且金属线104-7可以通过导电通孔162电性连接至下方的栅极结构116以提供第二读取字元线(WLR1)节点。

在一些示例中，金属线104-2可以通过导电通孔140电性连接至下方的有源区104(例如：其可以包括下方的源极/漏极区)，金属线104-4可以通过导电通孔142电性连接至下方的有源区104，并且金属线104-6可以通过导电通孔144电性连接至下方的有源区104。尽管图1显示了有源区104的边缘(或周边(circumference))外部的导电通孔140和144，但是它们可以通过图1中省略的特征(例如局部接点特征)电性连接至有源区104。因此，金属线104-2、104-4、104-6可以用作与有源区104相关的存储器装置的位元线。因此，金属线104-2、104-4、104-6也可以互换的称为位元线104-2、104-4和104-6。

在所示的实施例中，金属线104-1、104-3、104-5、104-7可以沿着Y方向具有约10nm至约50nm的宽度“W2”；并且位元线104-2、104-4、104-6具有约10nm至约30nm的宽度“W3”。此外，在一些实施例中，连接至栅极结构的金属线与相邻位元线之间(例如：金属线104-2和104-3之间)的间距“S1”为约10nm至约30nm。在其他实施例中，金属线104-1、104-2、104-3、104-4、104-5、104-6、104-7可以被配置用于多个有源区。因此，金属线可以具有更大的宽度。举例来说，金属线104-1、104-3、104-5、104-7可以具有约30nm至50nm的宽度；金属线104-2、104-4、104-6可以具有约50nm至约70nm的宽度。此外，导电通孔140、142和144的面积可为约400nm²至约700nm²；以及导电通孔156、158、160、162的面积为约50nm²至约200nm²。

在一些实施例中，栅极结构112和118可以具有沿着X方向的宽度334A。栅极结构114和116可以具有沿着X方向的宽度334B。在所示的实施例中，栅极结构112、114、116和118各自沿着它们相应的纵向方向具有均匀的宽度。因为在晶体管操作期间电流沿着栅极结构的宽度尺寸定向地流动，所以栅极结构的宽度尺寸也可以互换地称为“栅极长度”尺寸。因此，宽度334A和334B个别可以互换地称为栅极长度334A和334B。在一些方法中，栅极结构可以具有彼此相同的宽度。举例来说，宽度334A和334B彼此约相同。然而，由于栅极结构可能经受不同的操作条件并且提供不同的功能，因此均匀的宽度可能无法提供最佳的功能。举例来说，在所示的实施例中，栅极结构112和118提供WLP0和WLP1节点，而栅极结构114和116提供WLR0和WLR1节点。较小的宽度334A是有益的，因为它导致较小的栅极漏电流(Igi)并且为未编程状态(“0”状态)提供较大的读取余量(read margin)。更具体地，较小的栅极长度334A(例如：栅极结构112的)增加了与相邻栅极结构(例如炸极结构110和114)的分开。因此，栅极结构112与栅极结构110及/或114之间的栅极漏电流(Igi)减小。存储器单元的未编程状态(或“0”状态)的读取余量由栅极漏电流(Igi)和参考电流之间的差值确定。因此，较小的栅极漏电流导致较大的读取余量。相反地，较小的栅极长度334B可能导致在提供WLR0节点及/或WLR1节点的栅极结构下方的通道层中的击穿(punch through)。举例来说，在操作期间，晶体管T2的漏极特征连接到地(例如：在其上施加0V)；以及晶体管T2的源极特征(形成在栅极结构114上方)连接至相对高的电压。如果栅极长度太短，也就是通道长度太短，那么大的电压差可能会导致通道中的击穿，从而导致故障(malfunction)。因此，较大的栅极长度334B有益于提高装置的可靠性。换句话说，最佳装置效能要求栅极结构112和118的宽度与栅极结构114和116的宽度不同。因此，本公开提供了形成具有不同栅极长度334A和334B的这种栅极结构的方法。

图2A和图2B是根据本公开的各个方面的用于制造半导体存储器结构的部分201的方法20的流程图。图3至图10是根据本公开实施例的半导体存储器结构的部分201沿着图1的A-A’平面在不同工艺站点的示意性剖面图。

参考图2A的操作22和图3，接收半导体工件200。半导体工件200包括部分201和基板202。有源区204形成在基板202上方。基板202和有源区204可以各自与上面个别关于图1描述的基板102和有源区104相似。举例来说，有源区204可以是鳍片有源区并且包括鳍片结构。半导体工件200还包括形成在有源区204上的栅极结构212和214，例如沿着垂直于有源区204的纵向方向的方向。在所示的实施例中，有源区204沿着X方向纵向延伸与(与图1的有源区104相似)，并且栅极结构212沿着Y方向纵向延伸(与图1的栅极结构112相似)。栅极结构212稍后提供WLP0节点，并且栅极结构214稍后提供WLR0节点。因此，其中栅极结构212所在的装置区称为WLP区201A；以及栅极结构214所在的装置区域称为WLR区201B。栅极结构212包括栅极堆叠223A和栅极堆叠223A的两侧上的栅极间隔物216A，并且栅极结构214包括栅极堆叠223B和栅极堆叠223B的两侧上的栅极间隔物216B。在所示的实施例中，栅极结构212进一步包括在栅极间隔物216A的两侧上的栅极间隔物218A；以及栅极结构214进一步包括在栅极间隔物216B的两侧上的栅极间隔物218B。或者，可以省略栅极间隔物218A和218B。

栅极堆叠223A和223B各自包括冗余材料，例如多晶硅。如稍后所述，栅极堆叠223A和223B稍后可以用金属栅极堆叠代替。栅极堆叠223A具有沿着X方向的宽度尺寸314A，例如在相对两测的栅极间隔物216A的两个侧壁表面之间。栅极堆叠223B具有沿着X方向的宽度尺寸314B，例如在相对两测的栅极间隔物216B的两个侧壁表面之间。在一些实施例中，宽度尺寸314A和314B大抵相同。举例来说，具有相同的宽度尺寸简化了装置的设计和制造。栅极间隔物216A和216B可以包括相同或不同的材料。在所示的实施例中，栅极间隔物216A和216B包括相同的材料。举例来说，栅极间隔物216A和216B可以包括氧化硅、其他合适材料或其组合。相似地，栅极间隔物218A和218B可以包括相同或不同的材料。在所示的实施例中，栅极间隔物218A和218B包括相同的材料。举例来说，栅极间隔物218A和218B可以包括氮化硅、氮碳化硅、其他合适材料或其组合。在一些实施例中，栅极间隔物218A和218B的材料或材料成分可以不同于栅极间隔物216A和216B的材料或材料组成。这导致蚀刻选择性并且可能有益于在某些后续制造过程中保持装置完整性(device integrity)。此外，栅极间隔物216A具有沿着X方向的宽度402A，并且栅极间隔物216B具有沿着X方向的宽度402B。在所示的实施例中，宽度402A和宽度402B可以大抵相同。这简化了栅极间隔物216A和216B的工艺并且可以具有成本优势。替代地，在一些实施例中，宽度402A和402B可以彼此不同。举例来说，宽度402A可以被配置以大于宽度402B。这可能有益于控制后续形成的金属栅极堆叠的相对宽度尺寸，如稍后详细描述的。

栅极结构212和214各自在有源区204中个别定义晶体管通道208A和208B。部分201进一步包括形成在晶体管通道208A和208B的两侧上的外延特征206。在所示的实施例中，外延特征206的一者(“共同外延特征”)形成在晶体管通道208A和晶体管通道208B之间，并且由后续形成的两个晶体管(例如：T1和T2)共享。在一些实施例中，外延特征206可以包括硅(Si)或硅锗(SiGe)。此外，外延特征206可以掺杂有磷(P)掺杂物，从而形成硅(Si)：磷(P)或硅锗(SiGe)：磷(P)外延特征。此外，部分201包括层间介电(ILD)层210。在一些实施例中，ILD层210包括二氧化硅。在一些实施例中，ILD层210包括材料，例如四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂硅玻璃(boron doped siliconglass；BSG)及/或其他合适介电材料。

参考图2A的操作24和图4，在蚀刻操作中移除栅极堆叠223A和223B，从而个别形成栅极沟槽225A和225B。在一些实施例中，蚀刻工艺被配置以实现栅极堆叠(例如：多晶硅)和栅极间隔物(例如：二氧化硅)的材料之间的选择性，使得栅极间隔物216A和216B用作蚀刻停止机制。因此，栅极沟槽225A和225B各自个别保持宽度尺寸314A和314B。如上面所述，在所示的实施例中，宽度尺寸314A和314B彼此大抵相同。此外，栅极间隔物216A和216B各自大抵个别保持其相应的宽度402A和402B。

参考图2A的操作26，方法20继续以使栅极间隔物216A和216B凹陷不同的量(amount)。如前面所述，在所示的实施例中，栅极沟槽225A和225B个别具有大抵相同的宽度314A和314B。栅极间隔物216A和216B的不同凹陷量使相应的栅极沟槽225A和225B扩大不同的量，使得扩大的栅极沟槽具有不同的宽度。因此，后续在其中形成的栅极堆叠具有不同的宽度。图2B显示了实现此结果的两种方式，个别称为方法26A和26B。

参考图2B的操作26A-1和图5，在WLP区201A上方形成掩模元件220。掩模元件220填充栅极沟槽225A、覆盖栅极间隔物216A、218A的顶表面、以及覆盖ILD层210的相邻部分。同时，掩模元件220使WLR区201B暴露于后续工艺。掩模元件220可以是任何合适掩模元件并且可以使用任何合适方法形成。举例来说，掩模元件可以是光刻胶。

参考图2B的操作26A-2并且仍然参照图5，在部分201上执行蚀刻操作502，以使暴露在WLR区201B中的栅极间隔物216B凹陷。举例来说，在蚀刻操作502之前，栅极沟槽225B具有宽度尺寸314B(见图4)。在蚀刻操作502之后，栅极沟槽被扩大，并且成为具有宽度尺寸324B的扩大的栅极沟槽226B。宽度尺寸324B大于宽度尺寸314B。同时，栅极间隔物216B的宽度从蚀刻操作之前的宽度402B减小到蚀刻操作502之后的宽度412B。宽度412B小于宽度402B，并且宽度412B和宽度402B之间的差值被指定为Δ₁。同时，由于WLP区201A被掩模元件220覆盖和保护，栅极间隔物216A不受影响。在一些实施例中，差值Δ₁为约0.25nm至约1.5nm。因此，宽度314B与324B的差值为Δ₁的两倍，并且为约0.5nm至约3.0nm。如稍后所述，差值Δ₁确定了后续形成的栅极结构之间的宽度差。如果Δ₁太小，例如小于0.25nm，则这种差异带来的益处可能太小，而不能证明额外的工艺成本是合理的。相反地，如果Δ₁太大，例如大于1.5nm，则先进技术节点可能没有足够的物理尺寸来适应这种尺寸差异而不损害其他装置特征。在一些实施例中，蚀刻循环的数量和每一个蚀刻循环的持续时间(timeduration)被调整以调整栅极间隔物216B的蚀刻量。参考图2B的操作26A-3，在完成蚀刻操作502之后，使用任何合适方法移除掩模元件220。因此，WLP区域201A和WLR区域201B两者被暴露。

参考图2B的操作26A-4和图6，在部分201上执行蚀刻操作504，以使栅极间隔物216A和栅极间隔物216B凹陷两者凹陷。如上面所述，在所示的实施例中，栅极间隔物216A和216B包括大抵相同的材料。因此，蚀刻操作504以大抵相同的程度影响栅极间隔物216A和216B。举例来说，从栅极间隔物216A和栅极间隔物216B去除大抵相同量的介电材料。在所示的实施例中，在蚀刻操作504之后，栅极间隔物216A具有宽度414A，并且栅极间隔物216B具有宽度414B。在一些实施例中，宽度414A为约1nm至约10nm；以及宽度414B为约1nm至约10nm。宽度414A和402A之间的差值Δ₂可以与宽度414B和412B之间的差值Δ₃大抵相同。在一些实施例中，Δ₁与Δ₃(或Δ₂)的比率可以为约2:1至约4:1。如果该比率太小，例如小于2:1，则栅极结构212和214的宽度之间可能存在不足的差值。因此，上述关于不同栅极长度的益处可能无法有效实现。

因此，宽度414B和402B之间的差值Δ4大于宽度414A和402A之间的差值Δ2。如图6所示，栅极沟槽225A扩大成为扩大的栅极沟槽227A，具有宽度334A；以及栅极沟槽226B进一步扩大成为扩大的栅极沟槽227B，具有宽度334B。宽度334B大于宽度334A。举例来说，宽度334B和334A之间的差值是差值Δ₁的两倍。换句话说，宽度334B与334A之间的差值为约0.5nm至约3nm。在一些实施例中，宽度334A可以为约5nm至约30nm；以及宽度334B可以为约5.5nm至约33nm。如果宽度334A及/或宽度334B太小，电阻可能会增加，这会导致跨越线路长度的不可接受的电压下降；如果宽度334A及/或宽度334B太大，可能会不必要地阻碍微缩规模。与蚀刻操作502相似，蚀刻循环的数量和每一个蚀刻循环的持续时间被调整以在蚀刻操作504期间调整栅极间隔物216A和216B的蚀刻量。

尽管上面的公开描述了在蚀刻操作504之前执行蚀刻操作502，但是在一些实施例中，它可以替代地在蚀刻操作504之后执行。在这样的实施例中，栅极间隔物216A和216B在蚀刻操作504中凹陷相同的量。后续，栅极间隔物216B经受不影响栅极间隔物216A的额外凹陷。

如上面所述，替代地，方法26B可用于形成不同宽度的栅极沟槽。方法26B从与图2A的操作24和图4相关的工艺站点开始。参照图2B的操作26B-1和图7，在部分201上形成图案化掩模元件230。图案化掩模元件230在不同区域具有不同尺寸的开口。举例来说，图案化掩模元件可以在WLP区201A中具有沿着X方向的宽度334A’的开口，并且可以进一步在WLR区201B中具有沿着X方向的宽度334B’的开口。宽度334A’和334B’决定了后续形成的栅极结构的宽度尺寸(例如稍后描述的宽度尺寸334A和334B)。宽度334A’大于宽度尺寸314A；以及宽度334B’大于宽度尺寸314B。在所示的实施例中，图案化掩模元件230的开口被配置以对称地位在栅极间隔物上。换句话说，栅极间隔物216A的暴露侧壁和其正上方的图案化掩模元件230的侧壁之间的距离(沿着X方向)与相对的栅极间隔物216A的暴露侧壁和其正上方的图案化掩模元件230的侧壁之间的对应距离大抵相同。在一些实施例中，此距离对应差值Δ₂’。相似地，栅极间隔物216B的侧壁和其正上方的图案化掩模元件230的侧壁之间沿着X方向的距离与相对的栅极间隔物216B的侧壁和其正上方的图案化掩模元件230的侧壁之间的对应距离大抵相同。在一些实施例中，此距离对应差值Δ₄’。在一些实施例中，图案化掩模元件230被设计以从差值Δ₂’中产生差值Δ₄’。举例来说，差值Δ₄’比差值Δ₂’大约0.25nm至约1.5nm(称为ΔΔ)。如果ΔΔ太小，例如小于0.25nm，则这种差异带来的益处可能太小，而不能证明额外的工艺成本是合理的。相反地，如果ΔΔ太大，例如大于1.5nm，则先进技术节点可能没有足够的物理尺寸来适应这种尺寸差异而不损害其他装置特征。替代地，图案化掩模元件230的开口被配置以不对称地位在栅极间隔物上。在这样的实施例中，差值Δ₂’和差值Δ₄’是指栅极间隔物216A的暴露侧壁和其正上方的图案化掩模元件230的相应侧壁之间的两个距离的平均值。

参考图2B的操作26B-2并且仍然参照图7，通过图案化掩模元件230的开口在部分201上进行蚀刻操作506，从而移除栅极间隔物216A和216B的多个部分。蚀刻操作506将栅极间隔物225A和225B个别扩大成扩大的栅极沟槽227A和227B。扩大的栅极沟槽227A和227B可以个别具有宽度尺寸334A和334B。在一些实施例中，宽度尺寸334A和334B由图案化掩模元件230的开口的宽度来确定。结果，宽度尺寸334A可以小于宽度尺寸334B。举例来说，宽度尺寸334A和宽度尺寸334B之间的差异可以是ΔΔ的两倍，换句话说，约0.5nm至约3nm。

在一些实施例中，参照图8，图案化掩模元件230可以被配置以使得WLR区201B中的开口的边缘与栅极间隔物216B和218B的界面对齐。因此，宽度尺寸402B等于Δ₄’，并且栅极间隔物216B在蚀刻操作506期间被完全移除。这提供了具有由栅极间隔物218B的侧壁定义的侧壁的栅极沟槽227B。在这样的实施例中，图案化掩模元件230的开口的尺寸仍然决定了扩大的栅极沟槽227A和227B的宽度。

在一些实施例中，虽然扩大的栅极沟槽227A的宽度由图案化掩模元件230的开口定义，但扩大的栅极沟槽227B的宽度替代由栅极间隔物218B定义。如上面所述，栅极间隔物216A、216B可以具有与栅极间隔物218A、218B不同的材料。因此，可以通过适当地选择蚀刻条件来实现蚀刻选择性，使得栅极间隔物216A、216B的蚀刻速率大抵大于(例如至少大十倍)栅极间隔物218A、218B的蚀刻速率。举例来说，栅极间隔物216A、216B可以包括氧化硅，而栅极间隔物218A、218B可以具有氮化硅。在一些实施例中，此蚀刻选择性可以用于控制扩大的栅极沟槽227B的尺寸。举例来说，参照图9，图案化掩模元件230可以被配置以具有落在WLP区201A中的栅极间隔物216A的顶表面上的开口侧壁，以及落在WLR区域201B中的栅极间隔物218B的顶表面上的开口侧壁。因此，WLP区201A中的蚀刻操作506被图案化掩模元件230的开口限制；而在WLR区域201B的蚀刻操作506中，不仅限于图案化掩模元件230的开口，而且还被基于对蚀刻操作506的较小蚀刻速率(或蚀刻阻力(etching resistance))的栅极间隔物218B限制。结果，WLR区201B中的蚀刻操作可以被配置以在达到图案化掩模元件230的开口所施加的限制之前停止在栅极间隔物216B和218B之间的界面。换句话说，蚀刻操作在栅极间隔物218B的侧壁表面暴露时终止(terminate)。因此，图案化掩模元件230的开口尺寸决定了WLP区201A中扩大的栅极沟槽227A的宽度，但扩大的栅极沟槽227B的宽度替代由栅极间隔物218B的相对两侧壁之间的距离决定。换句话说，蚀刻操作506可以被配置以使用图案化掩模元件230作为WLP区201A中的蚀刻掩模，并且使用栅极间隔物218B作为WLR区201B中的蚀刻掩模。

在达到扩大的栅极沟槽227A和227B的期望宽度之后，方法20继续以个别在扩大的宅极沟槽227A和227B中形成替代金属栅极堆叠229A和229B。参照图2A的操作28和图10，个别在扩大的栅极沟槽227A、227B中和晶体管通道208A、208B上形成栅极介电层224。栅极介电层224包括任何合适介电材料，例如高k介电材料。举例来说，栅极介电层224可以包括氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化镧、二氧化钛(TiO₂)、氧化铪锆(HfZrO)、三氧化二钽(Ta₂O₃)、硅酸铪(HfSiO₄)、二氧化锆(ZrO₂)、二氧化锆硅(ZrSiO₂)、其他合适材料或其组合。栅极介电层224可以通过原子层沉积(atomic layer deposition；ALD)及/或其他合适方法形成。在一些实施例中，形成界面层以夹设在栅极介电层224和晶体管通道208A及/或208B之间。此外，栅极电极可以形成在栅极沟槽中和栅极介电层上。栅极电极可以包括钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、铼(Re)、铱(Ir)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、钴(Co)、镍(Ni)、其他合适导电材料或其组合。替代金属栅极堆叠229A具有宽度尺寸334A，并且栅极堆叠229B具有宽度尺寸334B。宽度尺寸334A和334B之间的差值为约0.5nm至约3nm。

如上面公开提供的，在一些实施例中，栅极间隔物218A、218B可以定义扩大的栅极沟槽227B的侧壁。换句话说，可以完全移除栅极间隔物216B。因此，参照图11，栅极堆叠229B可以直接与栅极间隔物218B对接(interface with)，而栅极堆叠229A直接与栅极间隔物216A对接。

因此，栅极结构212具有沿着X方向的宽度尺寸334A；以及栅极结构214具有沿着X方向的宽度尺寸334B。宽度尺寸334A小于宽度尺寸334B。如上所述，较小的宽度尺寸334A为WLP0节点提供了较小的栅极长度，使得栅极引起的漏电最小化；以及较大的宽度尺寸334B为WLR0节点提供了较大的栅极长度，使得降低了击穿的风险。

图12是半导体存储器结构200的部分201的布局图。参照图2A的操作30和32以及图12，在栅极结构212上形成通孔特征256；以及在栅极结构214上形成通孔特征260。在一些实施例中，通孔特征256沿着X方向的尺寸与栅极结构212的宽度尺寸334A大致匹配；及/或通孔特征260沿着X方向的尺寸与栅极结构214的宽度尺寸334B大致匹配。在一些实施例中，两个导电特征之间的界面电阻由界面的表面积决定。在通孔特征和栅极结构之间具有匹配的尺寸允许最小化界面电阻。因此，通孔特征256和260各自具有与它们所覆盖的栅极结构的宽度尺寸大致成比例的尺寸，使得通孔特征256的尺寸(由通孔特征256的XY剖面的表面积表示)小于通孔特征260的尺寸。举例来说，通孔特征212的尺寸与通孔特征214的尺寸的比率可以是约1:1至约4:1。如果比率太小或太大，则可能无法最小化界面电阻。此外，金属线204-3形成在通孔特征256上；以及金属线204-1形成在通孔特征260上。因此，WLP0节点由栅极结构212和上方的金属线204-3形成；以及WLR0节点由栅极结构214和上方的金属线204-1形成。如图12所示，额外的WLP节点和额外的WLR节点可以进一步由结合上述特征的栅极结构(例如分别为栅极结构218和216)形成。如图12所示，额外的WLP节点和额外的WLR节点可以进一步由结合上述特征的栅极结构(例如个别为栅极结构218和216)形成。进一步形成与金属线104-2、104-4及/或104-6相似的位元线以连接至有源区204。另外，参照图2A的操作34，形成各种其他特征以完成半导体存储器装置200的制造。

此处描述的各种实施例提供了优于现有技术的若干优点。应理解此处不必讨论所有优点，所有实施例都不需要特定的优点，并且其他实施例可以提供不同的优点。举例来说，此处讨论的实施例包括具有设计的半导体存储器结构，其提供具有宽度334A的编程字元线(WLP)、具有宽度334B的读取字元线(WLR)，其中宽度334A小于宽度334B。换句话说，WLP的栅极长度小于WLR的栅极长度。作为所公开的半导体存储器结构设计的结果，栅极漏电流(Igi)降低了三(3)倍，并且读取余量提高了3.3倍。在一些实施例中，此处所公开的半导体存储器结构包括OTP NVM装置。然而，在一些情况下，半导体存储器结构在一些情况下可以包括其他类型的NVM装置。下面提供了本公开的实施例的额外细节，并且对于受益于本公开的本技术领域中技术人员来说，额外的益处及/或其他优点将变得显而易见。

在一个通常方面，本公开涉及一种半导体装置。半导体装置包括在有源区上方的编程字元线和读取字元线。编程字元线和读取字元线中的每一者沿着线方向延伸。此外，编程字元线接合第一晶体管通道，并且读取字元线接合第二晶体管通道。半导体装置还包括在编程字元线上方并且电性连接至编程字元线的第一金属线和在读取字元线上方并且电性连接至读取字元线的第二金属线。半导体装置还包括在有源区上方并且电性连接至有源区的位元线。此外，编程字元线具有沿着垂直于线方向的通道方向的第一宽度；读取字线具有沿着通道方向的第二宽度；以及第一宽度小于第二宽度。

在一些实施例中，第一宽度和第二宽度之间的差值为约0.5nm至约3nm。在一些实施例中，第一金属线使用第一导电通孔电性连接至编程字元线，并且第二金属线使用第二导电通孔电性连接至读取字元线。第一导电通孔在第一金属线和编程字元线的界面具有第一面积。第二导电通路在第二金属线和读取字元线之间的界面具有第二面积。此外，第一面积与第二面积的比率为约1:1至约4:1。在一些实施例中，半导体装置进一步包括连接至第一晶体管通道和第二晶体管通道的第一源极/漏极特征。此外，第一源极/漏极特征包括N型掺杂物。在一些实施例中，第一金属线、第二金属线和位元线在相同的互连层内。在一些实施例中，半导体装置进一步包括在编程字元线的两侧上的间隔物材料的第一栅极间隔物，以及在读取字线的两侧上的间隔物材料的第二栅极间隔物。第一栅极间隔物具有沿着通道方向的第三宽度；第二栅极间隔物具有沿着通道方向的第四宽度；以及第三宽度大于第四宽度。在一些实施例中，半导体装置还包括在编程字元线的两侧上的第一介电材料的第三栅极间隔物；在读取字元线的两侧上的第一介电材料的第四栅极间隔物；以及夹设在第一栅极间隔物和编程字元线的侧壁表面之间的第二介电材料的第五栅极间隔物。此外，第二栅极间隔物直接接触读取字元线的侧壁表面。在一些实施例中，第一宽度为约5nm至约30nm。

在一个通常方面，本公开涉及一种半导体装置。半导体装置包括基板、在基板的有源区上方的第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构彼此平行且相邻地延伸。第一栅极结构接合基板上的第一源极/漏极特征和第二源极/漏极特征之间的第一通道，并且第二栅极结构接合第二源极/漏极特征和第三源极/漏极特征之间的第二通道。此外，半导体装置还包括电性连接至第三源极/漏极特征的位元线。第一栅极结构在第一源极/漏极特征和第二源极/漏极特征之间具有沿着第一方向的第一栅极长度。第二栅极结构沿着第一方向具有第二栅极长度。此外，第一栅极长度小于第二栅极长度。

在一些实施例中，第一栅极长度和第二栅极长度之间的差值为约0.5nm至约3nm。在一些实施例中，半导体装置进一步包括第一金属线和第二金属线。第一金属线垂直于第一栅极结构和第二栅极结构延伸，并且通过第一导电通孔电性连接至第一栅极结构；以及第二金属线垂直于第一栅极结构和第二栅极结构延伸，并且通过第二导电通孔电性连接至第二栅极结构。此外，第一导电通孔在平行于基板的顶表面的平面上具有第一剖面面积，第二导电通孔在平面上具有第二剖面面积，并且第一剖面面积与第二剖面面积的比率约为1∶1至4∶1。在一些实施例中，半导体装置进一步包括在第一栅极结构的侧壁表面上的第一栅极间隔物，以及在第二栅极结构的侧壁表面上的第二栅极间隔物。第一栅极间隔物具有第一间隔物厚度，第二栅极间隔物具有第二间隔物厚度，并且第一间隔物厚度和第二间隔物厚度的差值为约0.25nm至约1.5nm。

本公开的一个通常方面涉及一种半导体装置的制造方法。接收工件。工件包括夹设在第一源极/漏极特征和第二源极/漏极特征之间的第一栅极结构、夹设在上第二源极/漏极特征和第三源极/漏极特征之间的第二栅极结构。第一栅极结构包括第一冗余栅极和在第一冗余栅极的多个侧壁表面上的第一栅极间隔物，并且第二栅极结构包括第二冗余栅极和在第二冗余栅极的多个侧壁表面上的第二栅极间隔物。移除第一冗余栅极和第二冗余栅极，以个别形成第一栅极沟槽和第二栅极沟槽。第一栅极间隔物沿着第一方向凹陷第一量，并且第二栅极间隔物沿着第一方向凹陷第二量。第一量小于第二量。栅极介电层形成在第一栅极沟槽和第二栅极沟槽中。第一栅极电极形成在第一栅极沟槽中。并且在第二栅极沟槽中形成第二栅极电极。

在一些实施例中，形成电性连接至第一栅极结构的第一金属线。形成电性连接至第二栅极结构的第二金属线。形成电性连接至第三源极/漏极特征的位元线。在一些实施例中，凹陷操作包括首先在第一栅极结构上方形成掩模元件；接着使第二栅极间隔物沿着第一方向凹陷第三量；接着移除掩模元件；以及使第一栅极间隔物和第二栅极间隔物各自凹陷第一量。此外，第一量和第三量的总和等于第二量。在一些实施例中，第三量与第一量的比率为约2:1至约4:1。在一些实施例中，凹陷操作包括调整多个蚀刻循环的数量和蚀刻循环的每一者的持续时间，以调整第一量和第二量。在一些实施例中，半导体装置的制造方法进一步包括在基板上方形成掩模元件。掩模元件具有在第一栅极结构上方沿着第一方向的第一尺寸的第一开口和在第二栅极结构上方沿着第一方向的第二尺寸的第二开口。此外，凹陷操作包括通过掩模元件的第一开口和第二开口来凹陷。第一尺寸小于第二尺寸，第一尺寸确定第一量，并且第二尺寸确定第二量。在一些实施例中，第一尺寸和第二尺寸之间的差值为约0.5nm至约30nm。在一些实施例中，半导体装置的制造方法进一步包括形成电性连接至第一栅极结构的第一金属线、电性连接至第二栅极结构的第二金属线；以及形成电性连接至第三源极/漏极特征的第三金属线。

前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims

1.一种半导体装置，包括：

一编程字元线和一读取字元线，在一有源区上方，上述编程字元线和上述读取字元线各自沿着一线方向延伸，上述编程字元线接合一第一晶体管通道，并且上述读取字元线接合一第二晶体管通道；

一第一金属线，在上述编程字元线上方，并且电性连接至上述编程字元线；

一第二金属线，在上述读取字元线上方，并且电性连接至上述读取字元线；以及

一位元线，在上述有源区上方，并且电性连接至上述有源区，

其中上述编程字元线具有沿着垂直于上述线方向的一通道方向的一第一宽度，上述读取字元线具有沿着上述通道方向的一第二宽度，以及

其中上述第一宽度小于上述第二宽度。