CN115064550A - 存储器的制作方法、存储器及存储器系统 - Google Patents

Abstract

本申请提供一种存储器的制作方法、存储器及存储器系统，该存储器包括：半导体层；位于该半导体层上的堆叠结构，该堆叠结构包括阶梯区，该阶梯区包括至少一个阶梯区块和至少一个第一挡墙；每个阶梯区块包括在第一方向上相对设置的至少一对阶梯，每个阶梯包括多个台阶；其中，阶梯区块包括底部选择栅阶梯，第一挡墙包括沿第一方向设置的第一挡墙区块和第二挡墙区块，第二挡墙区块与底部选择栅阶梯对应；第一挡墙区块在第二方向上的第一宽度大于第二挡墙区块在第二方向上的第二宽度，第二方向垂直于第一方向，从而能有效增大第二挡墙区块与阶梯区中的接触结构之间的工艺窗口，减少第二挡墙区块和接触结构之间接触的风险。

Description

存储器的制作方法、存储器及存储器系统

【技术领域】

本发明涉及半导体技术领域，具体涉及一种存储器的制作方法、存储器及存储器系统。

【背景技术】

三维存储器(3D NAND)是一种新兴的存储器类型，不同于二维存储器(2D NAND)将存储单元放置在平面，3D NAND技术垂直堆叠了多层存储单元，从而打造出存储容量比2DNAND技术高达数倍的存储器。

在3D NAND中，存储器包括堆叠结构、以及贯穿所述堆叠结构的存储沟道结构，所述堆叠结构由交替层叠设置的栅极层和栅间隔层组成，栅极层包括底部选择栅、控制栅和顶部选择栅。堆叠结构包括阶梯结构，阶梯结构是通过对阶梯区的堆叠结构刻蚀得到，阶梯结构中的所述栅极层通过接触(contact，CT)结构与外围电路器件连通。但是，随着堆叠结构层数的不断增加，现有制备方法制备的三维存储器，其可靠性有待提升。

【发明内容】

本发明在于提供一种存储器的制作方法、存储器及存储器系统，能制作出可靠性较好的存储器。

一方面，本申请实施例提供了一种存储器，包括：

半导体层；

位于所述半导体层上的堆叠结构，所述堆叠结构包括阶梯区，所述阶梯区包括至少一个阶梯区块和至少一个第一挡墙；

其中，所述阶梯区块包括底部选择栅阶梯，所述第一挡墙包括沿第一方向设置的第一挡墙区块和第二挡墙区块，所述第二挡墙区块与所述底部选择栅阶梯对应；所述第一挡墙区块在第二方向上的第一宽度大于所述第二挡墙区块在所述第二方向上的第二宽度，所述第二方向垂直于所述第一方向。

在一些实施方式中，所述第二宽度不小于2.7um。

在一些实施方式中，所述第一宽度和所述第二宽度之间的差值不大于0.2um。

在一些实施方式中，所述阶梯区块和所述第一挡墙均包括多个，所述多个阶梯区块沿所述第二方向间隔设置，且相邻两个所述阶梯区块之间设有所述第一挡墙。

在一些实施方式中，所述堆叠结构还包括沿所述第二方向延伸且沿所述第一方向间隔设置的多个第二挡墙，所述第二挡墙沿所述纵向贯穿所述第一挡墙

在一些实施方式中，每个所述阶梯区块包括在所述第一方向上相对设置的至少一对阶梯，每个所述阶梯包括多个台阶；在所述一对阶梯中，沿所述第一方向的正方向上，其中一个所述阶梯中各个所述台阶相对于所述半导体层的投影距离呈递增趋势，另一个所述阶梯中各个所述台阶相对于所述半导体层的投影距离呈递减趋势。

在一些实施方式中，所述堆叠结构还包括核心区，所述存储器还包括存储阵列结构，所述存储阵列结构位于所述核心区，所述阶梯区块中的至少一个所述台阶通过所述第一挡墙与所述存储阵列结构电连接。

在一些实施方式中，所述存储器还包括多个接触结构、以及覆盖所述阶梯区块的阶梯填充结构，所述接触结构沿纵向贯穿所述阶梯填充结构，并延伸至所述台阶，所述纵向垂直于所述第一方向和所述第二方向。另一方面，本申请实施例还提供了一种存储器的制作方法，包括：

提供衬底；

在所述衬底上形成堆叠结构，所述堆叠结构包括阶梯区，所述阶梯区包括至少一个阶梯区块和至少一个第一挡墙；每个所述阶梯区块包括在第一方向上相对设置的至少一对阶梯，每个所述阶梯包括多个台阶；

其中，所述阶梯区块包括底部选择栅阶梯，所述第一挡墙包括沿所述第一方向设置的第一挡墙区块和第二挡墙区块，所述第二挡墙区块与所述底部选择栅阶梯对应；所述第一挡墙区块在第二方向上的第一宽度大于所述第二挡墙区块在所述第二方向上的第二宽度，所述第二方向垂直于所述第一方向。

在一些实施方式中，所述在所述衬底上形成堆叠结构，包括：

在所述衬底上形成堆叠层，所述堆叠层包括交替层叠设置的栅牺牲层和栅间隔层，所述堆叠层包括阶梯区；

对所述阶梯区进行刻蚀，以形成阶梯区块和第一挡墙；

去除所述栅牺牲层，得到栅极空隙；

在所述栅极空隙中填充栅极层，得到堆叠结构。

在一些实施方式中，所述对所述阶梯区进行刻蚀，包括：

在所述堆叠层背离所述衬底的一侧形成图案化的分区掩膜层，所述分区掩膜层上设有与所述阶梯区块对应的第一开口；

利用至少一个削减掩膜版，对所述阶梯区进行刻蚀，以形成所述阶梯区块和所述第一挡墙，每对所述阶梯对应一个所述削减掩模版，所述削减掩膜版上设有第二开口，其中，在所述第一开口和所述第二开口中，与所述底部选择栅阶梯对应的开口部分的尺寸，大于与其它阶梯对应的开口部分的尺寸。

在一些实施方式中，所述第二宽度不小于2.7um。

在一些实施方式中，所述第一宽度和所述第二宽度之间的差值不大于0.2um。

另一方面，本申请实施例还提供了一种存储器系统，所述存储器系统包括至少一个上述任一种存储器、以及与所述存储器耦合的控制器，所述控制器用于控制所述存储器存储数据。

本申请实施例提供的存储器的制作方法、存储器及存储器系统，通过使堆叠结构中的阶梯区包括至少一个阶梯区块和至少一个第一挡墙，阶梯区块包括底部选择栅阶梯，第一挡墙包括沿第一方向设置的第一挡墙区块和第二挡墙区块，第二挡墙区块与底部选择栅阶梯对应，第一挡墙区块在第二方向上的第一宽度大于第二挡墙区块在第二方向上的第二宽度，从而能增大第二挡墙区块与阶梯区中的接触结构之间的工艺窗口，有效避免了第二挡墙区块和接触结构之间发生电接触的风险，确保接触结构和第一挡墙之间能有效绝缘，进而提高了存储器的可靠性。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的存储器的俯视结构示意图；

图2是本申请实施例提供的堆叠结构的立体结构示意图；

图3是图1中阶梯区沿xy平面的剖视结构示意图；

图4是图2中阶梯对111-3沿xz平面的剖视结构示意图；

图5是图3中沿剖面线M-M的剖视结构示意图；

图6a本申请实施例提供的另一存储器中阶梯区沿xy平面的剖视结构示意图；

图6b是图6a中沿剖面线N-N的剖视结构示意图；

图7是本申请实施例提供的存储器的制作方法的流程示意图；

图8a至图8d是本申请实施例提供的不同工艺流程下阶梯区SS中局部区域的剖视结构示意图；

图9是本申请实施例提供的存储器系统的结构示意图。

【具体实施方式】

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本文描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

在本文描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

可以理解的是，本文描述中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。“多个”的含义是两个或两个以上。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

本申请实施例提供了一种存储器的制作方法、存储器及存储器系统。

请参见图1至图3，图1是本申请实施例提供的存储器10的俯视结构示意图，图2是本申请实施例提供的堆叠结构11的立体结构示意图，图3是图1中阶梯区SS沿xy平面的剖视结构示意图。具体的，存储器10包括半导体层、以及位于该半导体层上的堆叠结构11。该堆叠结构11包括阶梯区SS，该阶梯区SS包括至少一个阶梯区块111和至少一个第一挡墙112。

其中，该阶梯区块111包括底部选择栅阶梯1111，该第一挡墙112包括沿第一方向x设置的第一挡墙区块112A和第二挡墙区块112B，该第二挡墙区块112B与该底部选择栅阶梯1111对应；该第一挡墙区块112A在第二方向y上的第一宽度h1大于该第二挡墙区块112B在该第二方向y上的第二宽度h2，该第二方向y垂直于该第一方向x。

具体的，半导体层可以是衬底，衬底的材料可以包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。半导体层也可以是去除衬底后重新形成的共源极结构，具体根据实际制作工艺而定，该共源极结构的材料可以包括多晶硅。堆叠结构11包括交替层叠设置的栅极层和栅间隔层，栅极层的材料包括导电材料，栅间隔层的材料包括绝缘材料，导电材料可选用诸如钨、钴、铜、铝、掺杂晶体硅或者硅化物中的任意一种或者组合，绝缘材料可选用氧化硅。堆叠结构11中的栅极层可以被划分为顶部选择栅、控制栅和底部选择栅，且顶部选择栅、控制栅(可以称为字线)和底部选择栅各自对应的栅极层数量可以不同，具体根据需求而定。底部选择栅阶梯1111可以认为是底部选择栅在阶梯区SS中的那部分结构，图2中阶梯对111-3可以作为底部选择栅阶梯1111。

在一些实施方式中，每个该阶梯区块111可以包括在该第一方向x上相对设置的至少一对阶梯(比如图2中的一对阶梯111-3)，每个阶梯包括多个台阶。

通常情况下，阶梯区块111和第一挡墙112是一体成型的，两者具有相同的材料膜层，比如均具有交替层叠设置的栅极层和栅间隔层。第一方向x可以指存储器10的字线方向，第二方向y可以指存储器10的位线方向，纵向z可以指堆叠结构11的厚度方向，纵向z垂直于第一方向x和第二方向y。在上述一对阶梯(比如图2中的一对阶梯111-3)中，两个阶梯沿第一方向x相对设置是指，沿第一方向x的正方向上，其中一个阶梯中各个台阶相对于半导体层的投影距离(可以看成台阶的高度)可以呈递增趋势，另一个阶梯中各个台阶相对于半导体层的投影距离可以呈递减趋势，也即整个阶梯区块111中台阶的高度并非全部呈递增或递减的单一变化趋势，比如请参见图4，图4是图2中阶梯对111-3沿xz平面的剖视结构示意图，其中，沿第一方向x的正方向可以看作从左往右的方向，从图上可知，左边的阶梯中各个台阶的高度递减，右边的阶梯中各个台阶的高度递增。

一些实施方式中，该堆叠结构11还可以包括核心区AA，该存储器10还可以包括存储阵列结构(图中未示出)，该存储阵列结构位于该核心区AA，该阶梯区块111中的至少一个该台阶通过该第一挡墙112与该存储阵列结构电连接。堆叠结构11还可以包括位于核心区AA和阶梯区SS之间的过渡区(图中未示出)，过渡区可以形成提供支撑能力的虚设沟道结构，核心区AA中可以形成提供存储功能的存储沟道结构。

其中，该核心区AA可以位于该阶梯区SS一侧或者两侧，当核心区AA位于阶梯区SS两侧时，可以通过第一挡墙112连接其两侧核心区AA中的存储阵列结构，以使同一控制栅实现对两侧存储阵列结构的双向控制。该存储沟道结构沿纵向z贯穿该核心区AA的该堆叠结构11且延伸至该半导体层内，存储沟道结构和核心区AA中的堆叠结构11可以一起作为存储阵列结构。存储沟道结构包括层叠设置的存储功能层和沟道层，存储功能层围绕沟道层设置。存储功能层包括第一绝缘层、电荷捕获层和第二绝缘层，其材料分别可以包括氧化硅、氮化硅和氧化硅，从而形成“ONO”结构，沟道层的材料可以包括多晶硅，该第一绝缘层环绕该电荷捕获层，该电荷捕获层环绕该第二绝缘层，该第二绝缘层环绕该沟道层。

在一些实施方式中，除了底部选择栅阶梯1111，该阶梯区块111还可以包括顶部选择栅阶梯以及控制栅阶梯，顶部选择栅阶梯、控制栅阶梯和底部选择栅阶梯1111被划分为上述至少一对阶梯，其中顶部选择栅阶梯可以认为是顶部选择栅在阶梯区SS中的那部分，控制栅阶梯可以认为是控制栅在阶梯区SS中的那部分。

在一些实施方式中，该阶梯区块111可以包括多对上述阶梯，比如图2中对8对阶梯进行了标号，比如阶梯对111-1、111-2、111-3、111-4、111-5、111-6、111-7以及111-8，这些阶梯对中的阶梯可以通过该第一挡墙112来实现和存储阵列结构之间的电连接，比如阶梯对111-4、111-5、111-6、111-7和111-8可以通过第一挡墙112和左侧的存储阵列结构电连接，也可以直接和存储阵列结构电连接，比如阶梯对111-1、111-2和111-3均可以直接和左侧的存储阵列结构电连接。

需要说明的是，一对阶梯中的两个阶梯，可以邻接，比如由控制栅阶梯和底部选择栅阶梯1111形成的阶梯对中的两个阶梯通常是邻接的，也可以不邻接，比如由顶部选择栅阶梯组成的阶梯对中的两个阶梯通常位于阶梯区块111两侧，是不邻接的。一对阶梯中的两个阶梯可以属于同一类型的阶梯，比如图2中阶梯对111-2中的两个阶梯都属于控制栅阶梯，也可以属于不同类型的阶梯，比如可能一个阶梯属于底部选择栅阶梯1111，另一个阶梯属于控制栅阶梯，具体根据实际需求而设定。

在一些实施方式中，对于由控制栅阶梯和底部选择栅阶梯1111形成的阶梯对，一对阶梯中两个阶梯的台阶一般具有完全不同的高度，比如图2中阶梯对111-1、111-2、111-3、111-4、111-5、111-6、111-7以及111-8，任一阶梯对中每个台阶的高度是错开设置的，高度完全不同。

在一些实施方式中，请继续参见上述图1至图4、以及图5，图5是图3中沿剖面线M-M的剖视结构示意图。其中，该存储器10还可以包括接触结构12、以及覆盖该阶梯区块111的阶梯填充结构13，该接触结构12沿纵向z贯穿该阶梯填充结构13，并延伸至台阶。其中，该接触结构12的材料包括导电材料，比如金属钨、铜、多晶硅等，该阶梯填充结构13的材料包括绝缘材料，比如氧化硅。每个阶梯中相邻两个台阶在第一方向x上偏移一定的距离，偏移区域K可以作为该接触结构12的“着陆区”，用于和接触结构12连接。需要说明的是，图5所示的接触结构12的排布、数量和尺寸仅仅是一种示意性表达，并不代表实际产品结构。

需要指出的是，本申请实施例中的存储器10，由于第一挡墙112中的第一挡墙区块112A(也即第一挡墙112中未与底部选择栅阶梯1111对应的那部分区块)在第二方向y上的第一宽度h1，大于第二挡墙区块112B(也即第一挡墙112中与底部选择栅阶梯1111对应的那部分区块)在第二方向y上的第二宽度h2，相当于减薄了第一挡墙112中第二挡墙区块112B的厚度，从而增加了第二挡墙区块112B与接触结构12之间的窗口window(也即图5中的间距w)，相当于增大了相邻两个第一挡墙112之间的间距d1，进而能极大地避免接触结构12和第二挡墙区块112B之间发生电连接，增强了接触结构12和第一挡墙112之间的绝缘效果。

考虑到第一挡墙112也起到对堆叠结构11的支撑作用，故第二挡墙区块112B的厚度不能削减的过薄，过薄容易导致第一挡墙112和堆叠结构11发生坍塌。在一些实施方式中，该第二宽度h2不小于预设阈值。其中，预设阈值可以认为是堆叠结构11坍塌的截面宽度临界值，比如2.7um。第二宽度h2的范围可以为2.7um-2.85um。

在一些实施方式中，由于第一挡墙112本身的厚度不会太厚，故为使第二宽度h2大于预设阈值，第一宽度h1和第二宽度h2之间的差值不会太大，比如，该第一宽度h1和该第二宽度h2之间的差值不大于0.2um。其中，当第一宽度h1和第二宽度h2的差值为0.2um时，可以认为既能使第二挡墙区块112B和接触结构12之间较好地实现绝缘，又能保证第一挡墙112能提供很好地支撑作用。

在其他实施方式中，比如请参见图6a和图6b，图6a是本申请实施例提供的另一存储器20中阶梯区沿xy平面的剖视结构示意图，图6b是图6a中沿剖面线N-N的剖视结构示意图。其中，存储器20中堆叠结构包括阶梯区，阶梯区中的第一挡墙211位于相邻两个阶梯区块之间，第一挡墙211在第一方向x和第二方向y上均具有较均匀的宽度。对于具有高存储密度的存储器20来说，堆叠结构层数比较高，相邻存储块block之间间距(相当于相邻两个第一挡墙211之间的间距d2)比较小。

但是，较高的堆叠层数会导致在对堆叠结构(堆叠层)中阶梯区进行刻蚀以形成阶梯区块时，存在严重的横向刻蚀Footing效应，也即图6b中阶梯区块底部台阶(相当于底部选择栅阶梯2111)处，由于沿纵向z上的刻蚀深度较深，故会在刻蚀过程中形成较难去除的明显残留物Q，而其它台阶处，比如顶部选择栅或控制栅对应的阶梯台阶处，由于刻蚀深度没那么深，故不容易留下残留物Q。

其中，若存储器20在制作过程中是先形成阶梯再进行栅极置换，则这些残留物Q最初是刻蚀栅牺牲层和栅间隔层时残留的混合物，后续在栅极置换时，残留物Q中的栅间隔层材料会去除，栅牺牲层材料置换成栅极层材料，也即导电材料；而若存储器20是先栅极置换后再形成阶梯，则这些残留物Q是刻蚀栅极层时残留下来的栅极层材料，也即不管是哪种制作方式，最终的残留物Q的材料为导电材料。由于d2比较小，一方面，在填充高密度氧化物以形成覆盖阶梯区块的阶梯填充结构23时，若填充速度未控制好，比如填充速度较快，则容易出现填充空隙(空鼓)，导致填充效果不好，另一方面，在后续形成接触结构22时，不仅增加了套刻(overlay)工艺的难度，且该接触结构22容易和上述残留物Q接触连接，导致接触结构22和第一挡墙211之间无法实现电绝缘，进而会导致接触结构22和栅极层之间无法实现电绝缘。

而本申请实施例提供的存储器10，由于第一挡墙112中的第二挡墙区块112B厚度小于第一挡墙区块112A厚度，也即第一挡墙112在第二方向y上的截面宽度并非一致，而是缩小了底部选择栅阶梯1111对应的那部分区块(第二挡墙区块112B)的截面宽度，从而使相邻两个第一挡墙112之间的间距d1在此区块处进行了扩大，也即图5中的间距d1大于图6b中的间距d2，进而增大了接触结构12和此处区块之间的工艺窗口w，这样，即使依然会形成残留物Q，但由于工艺窗口w增大了，故不仅能大大降低接触结构和残留物Q之间发生接触的风险，较好地实现接触结构12和第一挡墙112之间的电绝缘，且还能有利于降低在形成接触结构12时套刻工艺的精度。与此同时，工艺窗口w增大了的话，在填充高密度氧化物以形成阶梯填充结构13时，能尽量避免出现填充空隙(空鼓)，提高填充均匀性和填充效果。

在一些实施方式中，存储器10还可以包括过孔(via)结构(图中未示出)，过孔结构的一端与该接触结构12连通，另一端可与外部电路连通，从而实现外部电路对栅极层的控制。过孔结构的材料包括导电材料，比如钨、铜、多晶硅等。

需要说明的是，当核心区AA位于阶梯区SS两侧时，通过阶梯区块111和第一挡墙112可以同时从阶梯区SS往两边的存储阵列结构驱动，也即本申请中的存储器10采用双向字线驱动方案，相对于单边驱动(也即从存储阵列结构一侧的阶梯区SS进行驱动)的结构来说，双向字线驱动的结构在驱动存储区块时，传递距离缩短，电阻降低，能明显改善驱动时间延迟问题，且能增强外界对存储器10的驱动控制能力。

在一些实施方式中，该阶梯区块111和该第一挡墙112均可以包括多个，该多个阶梯区块111沿该第二方向y间隔设置，且相邻两个该阶梯区块111之间设有该第一挡墙112。其中，任意两个阶梯区块111可以具有相同或不同的阶梯排布方式、阶梯对数量，此处不做限制。

在一些实施方式中，为减少堆叠结构11坍塌的风险，还可以在阶梯区SS中设置其它能提供支撑功能的结构，比如，该堆叠结构11还可以包括沿该第二方向y延伸且沿该第一方向x间隔设置的多个第二挡墙113，该第二挡墙113沿纵向z贯穿该第一挡墙112。其中，第二挡墙113、第一挡墙112和阶梯区块111均是对堆叠结构11刻蚀后得到的，故它们通常具有相同的材料膜层，从而第二挡墙113不仅能和第一挡墙112一起对堆叠结构11提供支撑，又不会影响第一挡墙112与存储阵列结构之间的正常电连接。

基于上述存储器10的结构实施例，本申请实施例还提供一种存储器10的制作方法，可以通过该制作方法制作上述存储器10。请参见图7、上述图1至图5、以及图8a至图8d，图7是本申请实施例提供的存储器10的制作方法的流程示意图，图8a至图8d是本申请实施例提供的不同工艺流程下阶梯区SS中局部区域的剖视结构示意图。该存储器10的制作方法，包括以下步骤S101-S102，其中：

步骤S101、提供衬底。

其中，衬底的材料可以包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。

步骤S102、在该衬底上形成堆叠结构11，该堆叠结构11包括阶梯区SS，该阶梯区SS包括至少一个阶梯区块111和至少一个第一挡墙112；

其中，该阶梯区块111包括底部选择栅阶梯1111，该第一挡墙112包括沿第一方向x设置的第一挡墙区块112A和第二挡墙区块112B，该第二挡墙区块112B与该底部选择栅阶梯1111对应；该第一挡墙区块112A在第二方向y上的第一宽度h1大于该第二挡墙区块112B在该第二方向y上的第二宽度h2，该第二方向y垂直于该第一方向x。

具体的，堆叠结构11通常包括交替层叠设置的栅极层和栅间隔层，栅极层是栅极置换工艺得到的，栅极置换工艺可以是在形成阶梯区块111之后执行，在其他实施方式中，栅极置换工艺也可以在形成阶梯区块111之前执行，此处不做限制。栅极层可以被划分为顶部选择栅、控制栅和底部选择栅，且顶部选择栅、控制栅(可以称为字线)和底部选择栅各自对应的栅极层数量可以不同，具体根据需求而定。底部选择栅阶梯1111可以认为是底部选择栅在阶梯区SS中的那部分结构，图2中阶梯对111-3可以作为底部选择栅阶梯1111。

在一些实施方式中，每个该阶梯区块111可以包括在该第一方向x上相对设置的至少一对阶梯(比如图2中的一对阶梯111-3)，每个阶梯包括多个台阶。

通常情况下，阶梯区块111和第一挡墙112是一体成型的，两者具有相同的材料膜层，比如均具有交替层叠设置的栅极层和栅间隔层。第一方向x可以指存储器10的字线方向，第二方向y可以指存储器10的位线方向，纵向z可以指堆叠结构11的厚度方向，纵向z垂直于第一方向x和第二方向y。在上述一对阶梯(比如图2中的一对阶梯111-3)中，两个阶梯沿第一方向x相对设置是指，沿第一方向x的正方向上，其中一个阶梯中各个台阶相对于半导体层的投影距离(可以看成台阶的高度)可以呈递增趋势，另一个阶梯中各个台阶相对于半导体层的投影距离可以呈递减趋势，也即整个阶梯区块111中台阶的高度并非全部呈递增或递减的单一变化趋势，比如请参见图4，图4是图2中阶梯对111-3沿xz平面的剖视结构示意图，其中，沿第一方向x的正方向可以看作从左往右的方向，从图上可知，左边的阶梯中各个台阶的高度递减，右边的阶梯中各个台阶的高度递增。

在一些实施方式中，请继续参见图8a至图8d、以及图2和图1，其中，图8a至图8d只是示意性的画出了阶梯区SS中局部区域的剖视结构。此时，上述步骤S102具体可以包括：

在该衬底上形成堆叠层11’，该堆叠层11’包括交替层叠设置的栅牺牲层114和栅间隔层115，该堆叠层11’包括阶梯区SS；

对该阶梯区SS进行刻蚀，以形成阶梯区块111和第一挡墙112；

去除该栅牺牲层114，得到栅极空隙J；

在该栅极空隙J中填充栅极层116，得到堆叠结构11。

其中，可以采用诸如化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)或等离子体辅助沉积等工艺形成堆叠层11’。可以通过形成沿纵向贯穿堆叠层的栅线缝隙，并经由栅线缝隙，通过干法刻蚀或湿法刻蚀去除栅牺牲层114。栅极层116的材料包括导电材料，栅间隔层115的材料包括绝缘材料，导电材料可选用诸如钨、钴、铜、铝、掺杂晶体硅或者硅化物中的任意一种或者组合，绝缘材料可选用氧化硅。

在一些实施方式中，上述步骤“对该阶梯区SS进行刻蚀，以形成阶梯区块111和第一挡墙112”具体可以包括：

在该堆叠层背离该衬底的一侧形成图案化的分区掩膜层，该分区掩膜层上设有与该阶梯区块111对应的第一开口；

利用至少一个削减掩膜版，对该阶梯区SS进行刻蚀，以形成该阶梯区块111和该第一挡墙112，每对阶梯对应一个削减掩模版，该削减掩膜版上设有第二开口。

其中，分区掩膜层通常为硬掩膜层，其主要用于将堆叠层划分为多个区域，每个区域对应一个阶梯区块111。分区掩膜层上第一开口的数量和需要形成的阶梯区块111的数量一致，其可以由例如多晶硅、高介电常数电介质、氮化钛或任何其它适当的硬掩模材料制成。通常情况下，被分区掩膜层遮盖的堆叠层部分即为后续不需要进行刻蚀的部分，比如第一挡墙112所在的位置，而第一开口对应的堆叠层部分即为后续需要进行刻蚀的部分，比如各个阶梯台阶所在的位置。

在一些实施方式中，该阶梯区块111和该第一挡墙112均可以包括多个，该多个阶梯区块111沿该第二方向y间隔设置，且相邻两个该阶梯区块111之间设有该第一挡墙112。其中，任意两个阶梯区块111可以具有相同或不同的阶梯排布方式、阶梯对数量，此处不做限制。

在一些实施方式中，为减少堆叠结构11坍塌的风险，还可以在阶梯区SS中设置其它能提供支撑功能的结构，比如，该堆叠结构11还可以包括沿该第二方向y延伸且沿该第一方向x间隔设置的多个第二挡墙113，该第二挡墙113沿纵向z贯穿该第一挡墙112。

此时，上述步骤“利用至少一个削减掩膜版，对该阶梯区SS进行刻蚀，以形成该阶梯区块111和该第一挡墙112”具体包括：利用至少一个削减掩膜版，对该阶梯区SS进行刻蚀，以形成该阶梯区块111、该第一挡墙112和该第二挡墙113。

其中，第二挡墙113、第一挡墙112和阶梯区块111均是对堆叠结构11刻蚀后得到的，故它们通常具有相同的材料膜层，从而第二挡墙113不仅能和第一挡墙112一起对堆叠结构11提供支撑，又不会影响第一挡墙112与存储阵列结构之间的正常电连接。在一些实施方式中，除了底部选择栅阶梯1111，该阶梯区块111还可以包括顶部选择栅阶梯以及控制栅阶梯，顶部选择栅阶梯、控制栅阶梯和底部选择栅阶梯1111被划分为上述至少一对阶梯，其中顶部选择栅阶梯可以认为是顶部选择栅在阶梯区SS中的那部分，控制栅阶梯可以认为是控制栅在阶梯区SS中的那部分。

在一些实施方式中，该阶梯区块111可以包括多对上述阶梯，比如图2中示出了8对阶梯，比如阶梯对111-1、111-2、111-3、111-4、111-5、111-6、111-7以及111-8，这些阶梯可以通过该第一挡墙112来实现和存储阵列结构之间的电连接，比如阶梯对111-4、111-5、111-6、111-7和111-8可以通过第一挡墙112和左侧的存储阵列结构电连接，也可以直接和存储阵列结构电连接，比如阶梯对111-1、111-2和111-3均可以直接和左侧的存储阵列结构电连接。

需要说明的是，在对阶梯区SS进行刻蚀以形成高度不同的各个阶梯对时，分区掩膜层可以一直保留，以保护堆叠层上被其覆盖的部分不被刻蚀。可以为不同高度的阶梯对设置一个相应的削减掩模版，通过各自的削减掩模版来对堆叠层进行刻蚀，形成相应高度的阶梯对。比如，当需要形成某一对阶梯时，可以通过相应削减掩模版在分区掩膜层上形成对应的阶梯掩膜层，之后刻蚀形成该阶梯对后，去除该削减掩膜层，以便制作下一对阶梯，如此循环往复，直至所有阶梯对制作完成后，再去除该分区掩膜层。

需要指出的是，由于本申请实施例中的第一挡墙112在第二方向y上的截面宽度并非一致，而是缩小了底部选择栅阶梯1111对应的那部分区块(第二挡墙区块112B)的截面宽度，也即第一挡墙区块112A(也即第一挡墙112中未与底部选择栅阶梯1111对应的那部分区块)在第二方向y上的第一宽度h1，大于第二挡墙区块112B在第二方向y上的第二宽度h2，故在对堆叠层进行分区、以及在每个区域中形成阶梯对时，所使用的掩模版或形成的掩膜层中，与底部选择栅阶梯1111对应的那部分开口口径，需要大于其它阶梯对应的那部分开口口径，也即，在上述第一开口和第二开口中，其与底部选择栅阶梯1111对应的开口部分的尺寸，大于其与其它阶梯对应的开口部分的尺寸，从而使最终形成的第一挡墙112中，在第二方向y上，第二挡墙区块112B的宽度小于第一挡墙区块112A的宽度。

考虑到第一挡墙112也起到对堆叠结构11的支撑作用，故第二挡墙区块112B的厚度不能削减的过薄，过薄容易导致第一挡墙112和堆叠结构11发生坍塌。在一些实施方式中，该第二宽度h2不小于预设阈值。其中，预设阈值可以认为是堆叠结构11坍塌的截面宽度临界值，比如2.7um。第二宽度h2的范围可以为2.85um-2.7um。

在一些实施方式中，由于第一挡墙112本身的厚度不会太厚，故为使第二宽度h2大于预设阈值，第一宽度h1和第二宽度h2之间的差值不会太大，比如，该第一宽度h1和该第二宽度h2之间的差值不大于0.2um。其中，当第一宽度h1和第二宽度h2的差值为0.2um时，可以认为既能使第二挡墙区块112B和后续形成的接触结构12之间较好地实现绝缘，又能保证第一挡墙112能很好地提供对堆叠结构11的支撑作用。

在一些实施方式中，该堆叠结构11还可以包括核心区AA，核心区AA中可以形成有存储沟道结构，存储沟道结构可以在阶梯区块111形成之前形成，也可以在之后形成，此处不做具体限制。比如，在上述步骤“在该衬底上形成堆叠层”之后，该存储器10的制作方法还可以包括：形成沿纵向z贯穿该堆叠层的核心区AA的存储沟道结构。

其中，存储沟道结构可以包括层叠设置的存储功能层和沟道层，存储功能层围绕沟道层设置。存储功能层包括第一绝缘层、电荷捕获层和第二绝缘层，其材料分别可以包括氧化硅、氮化硅和氧化硅，从而形成“ONO”结构，沟道层的材料可以包括多晶硅，该第一绝缘层环绕该电荷捕获层，该电荷捕获层环绕该第二绝缘层，该第二绝缘层环绕该沟道层。

在一些实施方式中，在形成阶梯区块111和第一挡墙112之后，还可以形成覆盖阶梯区块111的阶梯填充结构13、以及沿纵向贯穿阶梯填充结构13并延伸至对应阶梯台阶上的接触结构12。其中，该接触结构12的材料包括导电材料，比如金属钨、铜、多晶硅等，该阶梯填充结构13的材料包括绝缘材料，比如氧化硅。

在一些实施方式中，在形成接触结构12之后，还可以形成过孔(via)结构(图中未示出)，过孔结构的一端与该接触结构12连通，另一端可与外部电路连通，从而实现外部电路对栅极层的控制。过孔结构的材料包括导电材料，比如钨、铜、多晶硅等。在一些实施方式中，在形成过孔结构之后，还可以去除衬底，在堆叠结构11去除衬底的一侧形成共源极结构(图中未示出)，该共源极结构的材料可以包括多晶硅。

应当理解的是，上述制作方法中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。

综上所述，本申请实施例提供的存储器10及其制作方法，通过使堆叠结构11中的阶梯区SS包括至少一个阶梯区块111和至少一个第一挡墙112，其中，阶梯区块111包括底部选择栅阶梯1111，第一挡墙112包括沿第一方向x设置的第一挡墙区块112A和第二挡墙区块112B，第二挡墙区块112B与底部选择栅阶梯1111对应，第一挡墙区块112A在第二方向y上的第一宽度h1大于第二挡墙区块112B在第二方向y上的第二宽度h2，从而不仅能有效增大第二挡墙区块112B与阶梯区SS中的接触结构12之间的工艺窗口，减少第二挡墙区块112B和接触结构12之间接触的风险，确保接触结构12和第一挡墙112之间有效绝缘，还能提高阶梯填充结构13的填充均匀性，避免出现空鼓现象。

此外，本申请实施例还提供一种存储器系统。请参见图9，图9是本申请实施例提供的存储器系统的结构示意图。存储器系统100包括至少一个上述任一存储器10、以及与存储器10电性连接的控制器30，其中，控制器30还与外部主机连接，外部主机可以向控制器30传输用户指令和存储数据，用户指令可以包括写入指令、擦除指令以及读取指令等，控制器30可以根据这些内容来决定在存储器10中的哪个存储位置进行写入、擦除和读取。

在本申请的示例中，存储器10并不限于三维NAND存储器，在未违背本申请公开或教导的状态下，该存储器10可实现为当断开电源时能够保持所存储的数据的其它各种类型的非易失性存储器。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种存储器，其特征在于，包括：

半导体层；

位于所述半导体层上的堆叠结构，所述堆叠结构包括阶梯区，所述阶梯区包括至少一个阶梯区块和至少一个第一挡墙；

其中，所述阶梯区块包括底部选择栅阶梯，所述第一挡墙包括沿第一方向设置的第一挡墙区块和第二挡墙区块，所述第二挡墙区块与所述底部选择栅阶梯对应；所述第一挡墙区块在第二方向上的第一宽度大于所述第二挡墙区块在所述第二方向上的第二宽度，所述第二方向垂直于所述第一方向。

2.根据权利要求1所述的存储器，其特征在于，所述第二宽度不小于0.27um。

3.根据权利要求1或2所述的存储器，其特征在于，所述第一宽度和所述第二宽度之间的差值不大于0.2um。

4.根据权利要求1所述的存储器，其特征在于，所述阶梯区块和所述第一挡墙均包括多个，所述多个阶梯区块沿所述第二方向间隔设置，且相邻两个所述阶梯区块之间设有所述第一挡墙。

5.根据权利要求1所述的存储器，其特征在于，所述堆叠结构还包括沿所述第二方向延伸且沿所述第一方向间隔设置的多个第二挡墙，所述第二挡墙沿纵向贯穿所述第一挡墙，所述纵向垂直于所述第一方向和所述第二方向。

6.根据权利要求1所述的存储器，其特征在于，每个所述阶梯区块包括在所述第一方向上相对设置的至少一对阶梯，每个所述阶梯包括多个台阶；在所述一对阶梯中，沿所述第一方向的正方向上，其中一个所述阶梯中各个所述台阶相对于所述半导体层的投影距离呈递增趋势，另一个所述阶梯中各个所述台阶相对于所述半导体层的投影距离呈递减趋势。

7.根据权利要求6所述的存储器，其特征在于，所述堆叠结构还包括核心区，所述存储器还包括存储阵列结构，所述存储阵列结构位于所述核心区，所述阶梯区块中的至少一个所述台阶通过所述第一挡墙与所述存储阵列结构电连接。

8.根据权利要求6所述的存储器，其特征在于，所述存储器还包括多个接触结构、以及覆盖所述阶梯区块的阶梯填充结构，所述接触结构沿纵向贯穿所述阶梯填充结构，并延伸至所述台阶，所述纵向垂直于所述第一方向和所述第二方向。

9.一种存储器的制作方法，其特征在于，包括：

提供衬底；

在所述衬底上形成堆叠结构，所述堆叠结构包括阶梯区，所述阶梯区包括至少一个阶梯区块和至少一个第一挡墙；

其中，所述阶梯区块包括底部选择栅阶梯，所述第一挡墙包括沿第一方向设置的第一挡墙区块和第二挡墙区块，所述第二挡墙区块与所述底部选择栅阶梯对应；所述第一挡墙区块在第二方向上的第一宽度大于所述第二挡墙区块在所述第二方向上的第二宽度，所述第二方向垂直于所述第一方向。

10.根据权利要求9所述的存储器的制作方法，其特征在于，所述在所述衬底上形成堆叠结构，包括：

在所述衬底上形成堆叠层，所述堆叠层包括交替层叠设置的栅牺牲层和栅间隔层，所述堆叠层包括阶梯区；

对所述阶梯区进行刻蚀，以形成阶梯区块和第一挡墙；

去除所述栅牺牲层，得到栅极空隙；

在所述栅极空隙中填充栅极层，得到堆叠结构。

11.根据权利要求10所述的存储器的制作方法，其特征在于，每个所述阶梯区块包括在所述第一方向上相对设置的至少一对阶梯，所述对所述阶梯区进行刻蚀，包括：

在所述堆叠层背离所述衬底的一侧形成图案化的分区掩膜层，所述分区掩膜层上设有与所述阶梯区块对应的第一开口；

利用至少一个削减掩膜版，对所述阶梯区进行刻蚀，以形成所述阶梯区块和所述第一挡墙，每对所述阶梯对应一个所述削减掩模版，所述削减掩膜版上设有第二开口，其中，在所述第一开口和所述第二开口中，与所述底部选择栅阶梯对应的开口部分的尺寸，大于与其它阶梯对应的开口部分的尺寸。

12.根据权利要求9所述的存储器的制作方法，其特征在于，所述第二宽度不小于2.7um。

13.根据权利要求9或12所述的存储器的制作方法，其特征在于，所述第一宽度和所述第二宽度之间的差值不大于0.2um。

14.一种存储器系统，其特征在于，包括至少一个如权利要求1-8中任一项所述的存储器、以及与所述存储器耦合的控制器，所述控制器用于控制所述存储器存储数据。

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